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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1329591
審判番号 不服2016-9751  
総通号数 212 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-08-25 
種別 拒絶査定不服の審決 
審判請求日 2016-06-29 
確定日 2017-06-22 
事件の表示 特願2014-152410「半導体素子及びその製造方法、並びに結晶積層構造体」拒絶査定不服審判事件〔平成28年 3月 7日出願公開、特開2016- 31953〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成26年7月25日の出願であって、その手続の経緯は以下のとおりである。
平成27年 2月24日 審査請求
平成27年 5月26日 拒絶理由通知(起案日)
平成27年 8月 3日 意見書及び手続補正書の提出
平成27年10月30日 拒絶理由通知(起案日)
平成27年12月28日 意見書及び手続補正書の提出
平成28年 3月24日 拒絶査定(起案日)
平成28年 6月29日 審判請求、手続補正書の提出
平成28年12月19日 上申書の提出


第2 補正却下の決定
[補正却下の決定の結論]
平成28年6月29日に提出された手続補正書によりなされた手続補正を却下する。

[理由]
1 本件補正の内容
(1)本件補正の概要
平成28年6月29日に提出された手続補正書による補正(以下「本件補正」という。)は、本願の特許請求の範囲と明細書を補正するものであって、そのうち、特許請求の範囲の補正の概要は、補正前の請求項2、9、10、14及び16を削除し、これに伴い、補正前の請求項3?8を補正後の請求項2?7に繰り上げ、補正前の請求項11?13を補正後の請求項8?10に繰り上げ、補正前の請求項15を補正後の請求項11に繰り上げるとともに、補正前の請求項1、8及び15を、以下のとおり、補正後の請求項1、7及び11に補正するものである。
<本件補正前>
「 【請求項1】
0.05μm以上かつ50μm以下の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板と、
Ga_(2)O_(3)系結晶からなり、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、半導体素子。」
「 【請求項8】
Ga_(2)O_(3)系結晶からなる、主面の面方位が(010)である下地基板上にGa_(2)O_(3)系結晶をエピタキシャル成長させて、エピタキシャル層を形成する工程と、
前記下地基板を薄くして、その厚さを0.05μm以上かつ50μm以下にする工程と、
を含む、半導体素子の製造方法。」
「 【請求項15】
0.05μm以上かつ50μm以下の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板と、
Ga_(2)O_(3)系結晶からなる、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、結晶積層構造体。」

<本件補正後>
「 【請求項1】
0.05μm以上かつ10μm未満の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板と、
Ga_(2)O_(3)系結晶からなり、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、半導体素子。」
「 【請求項7】
Ga_(2)O_(3)系結晶からなる、主面の面方位が(010)である下地基板上にGa_(2)O_(3)系結晶をエピタキシャル成長させて、エピタキシャル層を形成する工程と、
前記下地基板を薄くして、その厚さを0.05μm以上かつ10μm未満にする工程と、
を含む、半導体素子の製造方法。」
「 【請求項11】
0.05μm以上かつ10μm未満の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板と、
Ga_(2)O_(3)系結晶からなる、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、結晶積層構造体。」

(2)補正事項
特許請求の範囲についてする本件補正の補正事項は、以下のとおりである。
ア 補正事項1
補正前の請求項2、9、10、14及び16を削除し、これに伴い、補正前の請求項3?8を補正後の請求項2?7に繰り上げ、補正前の請求項11?13を補正後の請求項8?10に繰り上げ、補正前の請求項15を補正後の請求項11に繰り上げる。

イ 補正事項2
補正後の請求項1、7及び11において、「Ga_(2)O_(3)系結晶」からなる「下地基板」の「厚さ」が、補正前は「0.05μm以上かつ50μm以下」であったものを、補正後は「0.05μm以上かつ10μm未満」に補正する。

2 新規事項の追加の有無、及び、補正の目的等について
以下、各補正事項について、新規事項の追加の有無、及び、補正の目的等を検討する。
(1)補正事項1について
補正事項1の本件補正が、特許法第17条の2第3項の規定に適合することは明らかである。
そして、補正事項1の本件補正は、特許法第17条の2第5項第1号に掲げる請求項の削除を目的とすると認められる。

(2)補正事項2について
ア 補正事項2は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面における、請求項2、請求項10及び請求項18の記載と、段落【0040】の「上記の研磨処理の後にエッチングにより下地基板11をさらに薄くする場合、下地基板11の厚さを10μm未満にして、放熱効果をより高めることができる。ただし、カソード電極13とオーミック接触させるために、下地基板11の厚さは0.05μm以上であることが好ましい。」という記載に基づくものと認められる。
したがって、補正事項2の本件補正は、特許法第17条の2第3項の規定に適合する。

イ そして、補正事項2は、「Ga_(2)O_(3)系結晶」からなる「下地基板」の「厚さ」を、補正前は「0.05μm以上かつ50μm以下」であったものを、補正後は「0.05μm以上かつ10μm未満」に限定するものである。
したがって、補正事項2の本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とすると認められる。

(3)発明の特別な技術的特徴について
なお、補正事項1ないし2の本件補正は、発明の特別な技術的特徴を変更する補正はないことは明らかである。
したがって、補正事項1ないし2は、特許法第17条の2第4項の規定に適合する。

(4)検討のまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項ないし第5項に規定する要件を満たす。

3 独立特許要件について
(1)検討の前提
以上のとおり、補正事項2の本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的としている。
そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項1に係る発明について検討する。

(2)補正発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定されるとおりのものであり、再掲すると次のとおりである。

「0.05μm以上かつ10μm未満の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板と、
Ga_(2)O_(3)系結晶からなり、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、半導体素子。」

(3)引用例の記載事項及び引用発明
ア 引用例1の記載事項
原査定の根拠となった平成27年10月30日付けの拒絶理由通知において「引用文献1」として引用され、本願の出願前に外国において頒布された刊行物である、国際公開第2013/035464号(以下「引用例1」という。)には、「結晶積層構造体及びその製造方法」(発明の名称)について、図1?図7とともに、次の事項が記載されている(下線は当審で付加。以下同様である。)。
(ア)背景技術
「[0002] 従来、β-Ga_(2)O_(3)単結晶からなる素子基板にGa含有酸化物を積層した半導体素子が知られている(例えば、特許文献1参照)。
[0003] この種の半導体素子は、β-Ga_(2)O_(3)単結晶基板の主面にMBE(Molecular Beam Epitaxy)法等の物理的気相成長法やCVD(Chemical Vapor Deposition)法等の化学的気相成長法により、n型やp型の導電性を示す層を積層することで形成される。
[0004] また、β-Ga_(2)O_(3)単結晶基板の主面としては、劈開性が強く、平坦な面が容易に得られる(100)面が多く用いられている(例えば、特許文献2参照)。」
(イ)発明が解決しようとする課題
「[0006] 一般に、異相が混入しない品質の高い結晶をエピタキシャル成長により形成するためには、成長温度をある程度高く設定することが求められる。しかし、(100)面を主面とするβ-Ga_(2)O_(3)単結晶基板上に結晶をエピタキシャル成長させる場合、結晶の成長温度を高くするほど成長速度が低下する傾向がある。これは、結晶の原料が基板上から再蒸発することによると考えられ、原料が無駄に消費されてしまうという問題もある。
[0007] 従って、本発明の目的は、β-Ga_(2)O_(3)系基板上に結晶を効率よくエピタキシャル成長させて高品質なβ-Ga_(2)O_(3)系結晶膜を得ることができる結晶積層構造体及びその製造方法を提供することにある。」
(ウ)発明を実施するための形態
「[0017] 〔第1の実施の形態〕
本実施の形態によれば、β-Ga_(2)O_(3)系基板上にβ-Ga_(2)O_(3)系結晶を効率よくエピタキシャル成長させて、異相が混入しない高品質なβ-Ga_(2)O_(3)系結晶膜を形成することができる。(100)面を主面とするβ-Ga_(2)O_(3)系基板上にβ-Ga_(2)O_(3)系結晶をエピタキシャル成長させる従来の方法によれば、高品質な結晶を成長させるために求められる成長温度、例えば700℃以上の成長温度では十分な成長速度が得られず、結晶を効率的に成長させることができない。しかし、本発明者等は、(100)面から50°以上90°以下回転させた面を主面として有するβ-Ga_(2)O_(3)系基板をエピタキシャル結晶成長の下地として用いることにより、高品質なβ-Ga_(2)O_(3)系結晶を十分な速度で成長させられることを見出した。以下、その実施の形態の一例について詳細に説明する。
[0018] (結晶積層構造体の構成)
図1は、第1の実施の形態に係る結晶積層構造体の断面図である。結晶積層構造体2は、β-Ga_(2)O_(3)系基板1及びβ-Ga_(2)O_(3)系基板1の主面10上に形成されたβ-Ga_(2)O_(3)系結晶膜20を含む。
[0019] β-Ga_(2)O_(3)系基板1の主面10は、(100)面から50°以上90°以下回転させた面である。すなわち、β-Ga_(2)O_(3)系基板1において主面10と(100)面のなす角θ(0<θ≦90°)が50°以上である。(100)面から50°以上90°以下回転させた面として、例えば、(010)面、(001)面、(-201)面、(101)面、及び(310)面が存在する。
[0020] β-Ga_(2)O_(3)系基板1の主面10が、(100)面から50°以上90°以下回転させた面である場合、β-Ga_(2)O_(3)系基板1上にβ-Ga_(2)O_(3)系結晶をエピタキシャル成長させるときに、β-Ga_(2)O_(3)系結晶の原料のβ-Ga_(2)O_(3)系基板1からの再蒸発を効果的に抑えることができる。具体的には、β-Ga_(2)O_(3)系結晶を成長温度500℃で成長させたときに再蒸発する原料の割合を0%としたとき、β-Ga_(2)O_(3)系基板1の主面10が、(100)面から50°以上90°以下回転させた面である場合、再蒸発する原料の割合を40%以下に抑えることができる。そのため、供給する原料の60%以上をβ-Ga_(2)O_(3)系結晶の形成に用いることができ、β-Ga_(2)O_(3)系結晶の成長速度や製造コストの観点から好ましい。
[0021] β-Ga_(2)O_(3)系基板1は、例えば、β-Ga_(2)O_(3)単結晶からなる。β-Ga_(2)O_(3)結晶は単斜晶系の結晶構造を有し、その典型的な格子定数はa=12.23Å、b=3.04Å、c=5.80Å、α=γ=90°、β=103.7°である。
[0022] β-Ga_(2)O_(3)結晶においては、c軸を軸として(100)面を52.5°回転させると(310)面と一致し、90°回転させると(010)面と一致する。また、b軸を軸として(100)面を53.8°回転させると(101)面と一致し、76.3°回転させると(001)面と一致し、53.8°回転させると(-201)面と一致する。
[0023] なお、このβ-Ga_(2)O_(3)系基板1は、上記のようにβ-Ga_(2)O_(3)単結晶からなることを基本とするが、Cu、Ag、Zn、Cd、Al、In、Si、Ge及びSnからなる群から選ばれる1種以上の元素を添加した、Gaを主成分とする酸化物であってもよい。これらの元素を添加することにより、格子定数あるいはバンドギャップエネルギー、電気伝導特性を制御することができる。例えば、β-Ga_(2)O_(3)結晶にAl及びInを添加した(Ga_(x)Al_(y)In_((1-x-y)))_(2)O_(3)(0<x≦1、0≦y≦1、0<x+y≦1)結晶からなるβ-Ga_(2)O_(3)系基板1を用いることができる。Alを加えた場合にはバンドギャップが広がり、Inを加えた場合にはバンドギャップが狭くなる。
[0024] β-Ga_(2)O_(3)結晶に上記の元素を添加した場合、格子定数が僅かに変化する場合があるが、その場合であっても(010)面、(001)面、(-201)面、(101)面、及び(310)面は、(100)面から50°以上90°以下回転させた面に該当する。」
「[0053] 〔第3の実施の形態〕
第3の実施の形態として、第1の実施の形態に係るβ-Ga_(2)O_(3)系基板1及びβ-Ga_(2)O_(3)系結晶膜20を含む半導体装置の1つであるMESFET(Metal-Semiconductor Field Effect Transistor)について説明する。
[0054] 図4は、第3の実施の形態に係るMESFETの断面図である。このMESFET5は、第1の実施の形態に係るβ-Ga_(2)O_(3)系基板1及びβ-Ga_(2)O_(3)系結晶膜20を含む。さらに、MESFET5は、β-Ga_(2)O_(3)系結晶膜20上のゲート電極52、ソース電極53、及びドレイン電極54を含む。ゲート電極52は、ソース電極53とドレイン電極54との間に配置される。
[0055] ゲート電極42はβ-Ga_(2)O_(3)系結晶膜20の表面21aに接触してショットキー接合を形成する。また、ソース電極53及びドレイン電極54は、β-Ga_(2)O_(3)系結晶膜20の表面21aに接触してオーミック接合を形成する。」
(エ)実施例
「[0067] 本実施例において、主面の面方位が異なる複数のβ-Ga_(2)O_(3)系基板上におけるそれぞれのβ-Ga_(2)O_(3)系結晶の成長速度を評価した。
[0068] まず、FZ法によって製造したβ-Ga_(2)O_(3)インゴットをワイヤーソーを用いてスライスし、厚さ1mmのβ-Ga_(2)O_(3)単結晶基板を形成した。ここで、β-Ga_(2)O_(3)系基板1としての(-201)面、(101)面、(001)面、(310)面、及び(010)面をそれぞれ主面とする5種のβ-Ga_(2)O_(3)単結晶基板と、比較例としての(100)面を主面とするβ-Ga_(2)O_(3)単結晶基板を形成した。
[0069] 次に、研削研磨工程において厚さが600μm程度になるまで各β-Ga_(2)O_(3)単結晶基板を研削、研磨した。
[0070] 次に、メタノール、アセトン、メタノールをこの順序で3分間ずつ用いる有機洗浄、超純水を用いた流水洗浄、15分間のフッ酸浸漬洗浄、5分間の硫酸過水浸漬洗浄、超純水を用いた流水洗浄を各β-Ga_(2)O_(3)単結晶基板に施し、さらに、800℃10分間の条件下でサーマルクリーニングを施した。
[0071] 次に、酸素系ガス雰囲気下でMBE法により各β-Ga_(2)O_(3)単結晶基板上にβ-Ga_(2)O_(3)結晶を成長させ、β-Ga_(2)O_(3)系結晶膜20としてのβ-Ga_(2)O_(3)結晶膜を形成した。Gaの等価ビーム圧は、3×10^(-5)Paとした。
[0072] β-Ga_(2)O_(3)結晶の成長温度及び成長時間は、それぞれ700℃、1時間であった。また、(100)面及び(010)面を主面とするβ-Ga_(2)O_(3)単結晶基板上には、成長温度500℃の条件下でもβ-Ga_(2)O_(3)結晶を成長させた。
[0073] 図6は、各β-Ga_(2)O_(3)単結晶基板上におけるそれぞれのβ-Ga_(2)O_(3)結晶の成長速度を示すグラフである。
[0074] 図6に示されるように、十分な品質のβ-Ga_(2)O_(3)結晶が成長する700℃での結晶成長を行った場合、(100)面を主面とするβ-Ga_(2)O_(3)単結晶基板上においては、成長速度は約30nm/hourであった。一方、(-201)面(101)面、(001)面、(310)面、及び(010)面を主面とするβ-Ga_(2)O_(3)単結晶基板上においては、成長速度は約90?130nm/hourであった。
[0075] この結果から、実施の形態に係るβ-Ga_(2)O_(3)系基板1としての(-201)面(101)面、(001)面、(310)面、及び(010)面を主面とするβ-Ga_(2)O_(3)系基板上のβ-Ga_(2)O_(3)結晶の成長速度は、(100)面を主面とするβ-Ga_(2)O_(3)単結晶基板上のβ-Ga_(2)O_(3)結晶の成長速度よりも著しく大きいことがわかる。なお、一般的に、基板の主面の面方位を変えただけで結晶の成長速度がこれほど向上することは稀有であり、当業者の予想の範疇を超えた結果であるといえる。
[0076] また、(100)面を主面とするβ-Ga_(2)O_(3)単結晶基板上に、成長温度700℃でβ-Ga_(2)O_(3)結晶を成長させた場合、成長速度が成長温度500℃でβ-Ga_(2)O_(3)結晶を成長させた場合の約1/5であることが確認された。これは、β-Ga_(2)O_(3)結晶の原料が基板上から再蒸発することによると考えられる。
[0077] 一方、(310)面及び(010)面を主面とするβ-Ga_(2)O_(3)単結晶基板上に、成長温度700℃でβ-Ga_(2)O_(3)結晶を成長させた場合は、成長速度が成長温度500℃でβ-Ga_(2)O_(3)結晶を成長させた場合とほぼ同じであることが確認された。(010)面を主面とするβ-Ga_(2)O_(3)単結晶基板を用いた場合は、β-Ga_(2)O_(3)結晶の原料の基板上からの再蒸発が抑えられるものと考えられる。(-201)面(101)面、及び(001)面を主面とするβ-Ga_(2)O_(3)単結晶基板を用いた場合も同様であると考えられる。」

イ 引用発明
(ア)第2の3(3)ア(ウ)には、「第1の実施の形態」として、「(100)面から50°以上90°以下回転させた面を主面として有するβ-Ga_(2)O_(3)系基板をエピタキシャル結晶成長の下地として用いることにより、高品質なβ-Ga_(2)O_(3)系結晶を十分な速度で成長させられる」(段落[0017])ことが記載されている。そうすると、引用例1において、「(100)面から50°以上90°以下回転させた面を主面として有するβ-Ga_(2)O_(3)系基板」は、「エピタキシャル結晶成長」の「下地」基板である。
また、前記「下地」基板である「β-Ga_(2)O_(3)系基板」は「(100)面から50°以上90°以下回転させた面を主面として有する」から、結晶性基板であると認められるところ、引用例1には、「β-Ga_(2)O_(3)系基板1は、上記のようにβ-Ga_(2)O_(3)単結晶からなることを基本とするが……β-Ga_(2)O_(3)結晶にAl及びInを添加した(Ga_(x)Al_(y)In_((1-x-y)))_(2)O_(3)(0<x≦1、0≦y≦1、0<x+y≦1)結晶からなるβ-Ga_(2)O_(3)系基板1を用いることができる。」(段落[0023])ことが記載されている。
そして、第2の3(3)ア(エ)には、「実施例」として、「β-Ga_(2)O_(3)系結晶膜」を成長させるための「β-Ga_(2)O_(3)単結晶基板」は、「厚さ1mmのβ-Ga_(2)O_(3)単結晶基板」を「厚さが600μm程度になるまで研削、研磨した」(段落[0068]?[0069])ものであることが記載されている。
以上から、引用例1には、厚さが600μm程度である、β-Ga_(2)O_(3)系結晶からなるエピタキシャル結晶成長の下地基板、が記載されている。
(イ)第2の3(3)ア(ウ)には、「第1の実施の形態」として、「β-Ga_(2)O_(3)系基板1上にβ-Ga_(2)O_(3)系結晶をエピタキシャル成長させる」(段落[0020])ことが記載されている。
また、第2の3(3)ア(エ)には、「実施例」として、「酸素系ガス雰囲気下でMBE法により各β-Ga_(2)O_(3)単結晶基板上にβ-Ga_(2)O_(3)結晶を成長させ、β-Ga_(2)O_(3)系結晶膜20としてのβ-Ga_(2)O_(3)結晶膜を形成した。」(段落[0071])と記載されている。
したがって、引用例1には、β-Ga_(2)O_(3)系結晶からなり、前記下地基板上にエピタキシャル成長させたβ-Ga_(2)O_(3)系結晶膜、が記載されている。
(ウ)第2の3(3)ア(イ)には、「発明が解決しようとする課題」は、「結晶の原料が基板上から再蒸発すること」で「原料が無駄に消費されてしまうという問題もある」ことから、「本発明の目的は、β-Ga_(2)O_(3)系基板上に結晶を効率よくエピタキシャル成長させて高品質なβ-Ga_(2)O_(3)系結晶膜を得ること」(段落[0006]?[0007])であると記載されている。
一方、第2の3(3)ア(エ)には、「実施例」として、「(010)面を主面とするβ-Ga_(2)O_(3)単結晶基板を用いた場合は、β-Ga_(2)O_(3)結晶の原料の基板上からの再蒸発が抑えられるものと考えられる。」(段落[0077])と記載されている。
そうすると、β-Ga_(2)O_(3)系結晶からなるエピタキシャル結晶成長の下地基板は、(010)面を主面とすることが、引用例1には記載されていると認められる。
(エ)第2の3(3)ア(ウ)には、「第3の実施の形態」として、「第1の実施の形態に係るβ-Ga_(2)O_(3)系基板1及びβ-Ga_(2)O_(3)系結晶膜20を含む半導体装置の1つであるMESFET(Metal-Semiconductor Field Effect Transistor)」(段落[0053])が記載されている。
(オ)以上の(ア)?(エ)から、引用例1には、次の発明(以下「引用発明」という。)が記載されていると認められる。
「厚さが600μm程度である、β-Ga_(2)O_(3)系結晶からなるエピタキシャル結晶成長の下地基板と、
β-Ga_(2)O_(3)系結晶からなり、前記下地基板上にエピタキシャル成長させたβ-Ga_(2)O_(3)系結晶膜と、
を有し、
前記下地基板は(010)面を主面とすることを特徴とする、前記下地基板と前記β-Ga_(2)O_(3)系結晶膜を含むMESFET。」

ウ 引用例2の記載事項
原査定の根拠となった平成27年10月30日付けの拒絶理由通知において「引用文献2」として引用され、本願の出願前に日本国内において頒布された刊行物である、特表2003-533051号公報(以下「引用例2」という。)には、「炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法」(発明の名称)について、図1?図14とともに、次の事項が記載されている。
(ア)「【0044】
図1は、本発明のMESFETの第1の実施形態を示している。p型又はn型のいずれかの導電性又は半絶縁性の単結晶体の炭化ケイ素基板10上に、p型で導電性の第1のエピタキシャル層12を成長させる。基板10とn型エピタキシャル層14との間に、この炭化ケイ素の第1のエピタキシャル層12を配置する。任意に金属被覆層32を、第1のエピタキシャル層12とは反対側の基板上に形成することができる。この金属被覆層32は、図5を参照して後で説明するように形成することが好ましい。」
(イ)「【0060】
図5は、図1?図3の金属被覆層32に対する好ましい実施形態を示す。図5に示すように、金属被覆層32は、基板10の背面に蒸着される。金属被覆層を形成する前に、研磨又はラップ仕上げのような機械的薄板化加工によって、ウェーファを厚さが約100μm以下、できれば50μm又は25μmに薄くすることが好ましい。金属被覆層32は、AuGeの共融合金の上部層52で被覆されたTiPtAuの層50を含む。そのような金属被覆層32を使用することにより、回路基板への素子の取付けをより容易にできるため、素子のパッケージングを向上することができる。さらに、金属被覆化の前にウェーファを薄くすることにより、素子の熱的性能を向上させることができる。」

エ 引用例3の記載事項
原査定の根拠となった平成27年10月30日付けの拒絶理由通知において「引用文献3」として引用され、本願の出願前に日本国内において頒布された刊行物である、特開平5-243277号公報(以下「引用例3」という。)には、「半導体装置の製造方法」(発明の名称)について、図1及び図2とともに、次の事項が記載されている。
(ア)「【0002】
【従来の技術】高周波電力用電界効果トランジスタ(以下、FETと略称)では、チャネルの温度上昇を抑え素子の信頼性を高めるために熱抵抗の低減を図る必要がある。そのため、FETチップを薄くして、チップ裏面に金めっき層から成るPHSを形成している。
【0003】以下に、PHS構造を有するFETチップの従来方法による製造工程につき、図2(a)?(c)に示す工程順の断面図を用いて説明する。
【0004】半導体基板1上にバッファ層としての半導体層2とチャネルの半導体層3をエピタキシャル成長させた後、前記半導体層3表面にFETパターン4を形成する(図2(a))。
【0005】次に、前記半導体基板1裏面にラッピング及び化学研磨を施して、例えば基板厚を30μmまで薄くする。図中の11は板厚を小にした半導体基板を示す(図2(b))。
【0006】次に、前記半導体基板11の裏面にPHSとなる金めっき層16を形成してPHS構造を有するFETが実現する(図2(c))。」
(イ)「【0007】
【発明が解決しようとする課題】従来の製造工程では、図2(b)に示す段階においてラッピング及び化学研磨を用いるため、半導体基板厚のばらつきは10μm以下に抑えることが困難である。このため、実際には歩留りを考慮すると基板厚は30μm程度が限界であり、しかもラッピング及び化学研磨装置の精密な制御が必要である。」
(ウ)「【0011】
【実施例】
(実施例1)以下、本発明の一実施例について図面を参照して説明する。図1(a)?(d)は、半導体基板に砒化ガリウム(以下、GaAs)を用いたマイクロ波電力用FETの製造方法を工程順に示す断面図である。
【0012】図1(a)に示すように、GaAs半絶縁性基板1表面に例えば第1の半導体層としてバッファ層となる層厚3μmのAlGaAs層2を、続いて第2の半導体層として、FETのチャネルとなる層厚0.3μmのn型GaAs層3をそれぞれエピタキシャル成長させた後、FETパターン4を形成する。
【0013】次に前記GaAs基板1裏面にラッピング及び化学研磨を施して基板厚を50μm程度まで薄くしGaAs基板11とした後、リアクティブイオンエッチング(以下、RIE)5を施す(図1(b))。
【0014】前記RIEの反応性ガスとして塩素(Cl_(2))と三塩化ホウ素(BCl_(3))を用い、これにフロン22(CHClF_(2))を添加する。この方法では、GaAs層はエッチングされるが、AlGaAs層はエッチングされないことが分かっている。よって、RIE5により前記GaAs基板1はドライエッチングされるが、AlGaAs層までエッチングが到達した時、エッチングが自動的に停止する(図1(c))。それゆえ、RIE5の前に実施するラッピング及び化学研磨によりできた10μm程度の基板厚のばらつきは、AlGaAs層2でエッチングが止まるため、完全に吸収される。
【0015】次に、前記AlGaAs層2裏面にPHSとなる金めっき層6を形成する(図1(d))。
【0016】叙上の如くしてチャネル層3とバッファ層2のみをもった基板厚3.3μmの超薄層PHS構造FETが実現する。
【0017】本発明は、熱抵抗低減のため半導体基板を薄層化する際、従来方法のラッピング及び化学研磨に加え、フロン系ガスを添加したドライエッチングを用いることにより、PHS構造を有するFETを高性能化するための半導体基板超薄層化が達成でき、さらに、基板厚の精度が従来に比べ格段に向上する。」

(4)対比
ア 補正発明と引用発明との対比
補正発明と引用発明とを対比する。
(ア)引用発明の「厚さが600μm程度である、β-Ga_(2)O_(3)系結晶からなるエピタキシャル結晶成長の下地基板」と、補正発明の「0.05μm以上かつ10μm未満の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板」とは、所定の「厚さ」を有する「Ga_(2)O_(3)系結晶からなる下地基板」である点で共通する。
(イ)引用発明の「β-Ga_(2)O_(3)系結晶からなり、前記下地基板上にエピタキシャル成長させたβ-Ga_(2)O_(3)系結晶膜」は、補正発明の「Ga_(2)O_(3)系結晶からなり、前記下地基板上のエピタキシャル層」に相当する。
(ウ)引用発明において「前記下地基板は(010)面を主面とする」ことは、補正発明において「前記下地基板の主面の面方位が(010)である」ことに相当する。
(エ)そして、引用発明の「前記下地基板と前記β-Ga_(2)O_(3)系結晶膜を含むMESFET」は、補正発明の「半導体素子」に相当する。

イ 一致点と相違点
以上を総合すると、補正発明と引用発明とは、以下の点で一致するとともに、以下の点で相違している。
(一致点)
「所定の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板と、
Ga_(2)O_(3)系結晶からなり、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、半導体素子。」

(相違点)
補正発明の「下地基板」は「0.05μm以上かつ10μm未満の厚さを有する」のに対して、引用発明の「下地基板」は「厚さが600μm程度である」点。

(5)相違点についての当審の判断
ア 第2の3(3)ウ(ア)?(イ)及び同エ(ア)で摘記したように、表面上に半導体素子の活性層となるエピタキシャル層を形成した半導体基板を、その裏面側からラッピングして基板厚30μm程度にまで薄板化することで、熱抵抗を低減させて半導体素子の熱的性能を向上させ、当該半導体素子の信頼性を高めることは、引用例2及び引用例3にみられるように半導体素子において周知技術である。

イ 引用発明の「MESFET」において、その熱的性能を向上させて信頼性を高めることは、当然に要求される技術的課題であると認められる。
したがって、引用発明の「MESFET」の熱的性能を向上させて信頼性を高めるために、「下地基板」の厚さを可能な限り薄くしようとすることは、引用例2及び引用例3にみられる周知技術を参酌すれば、当業者が当然に想起したものと認められる。このとき、「下地基板」をどの程度薄くするかは、必要とされる「下地基板」の熱抵抗に応じて、当業者が適宜に設定し得たものと認められる。

ウ これに対して、審判請求人は、平成28年12月19日付けで提出した上申書において、「下地基板の厚さを0.05μm以上かつ10μm未満の厚さとすることには明確な臨界的意義が存在します。」と主張する。
そこで、本願明細書の記載を検討すると、「下地基板の厚さ」に関して、本願明細書には以下の記載がある。
「【0038】
下地基板11は、ショットキーダイオード10の製造過程において薄型化加工が施されるため、従来の半導体素子に用いられる下地基板よりも薄い。下地基板11が薄いため、ショットキーダイオード10に生じた熱を下地基板11側から効率的に逃がすことができる。このため、ショットキーダイオード10は優れた放熱特性を有する。放熱効果をより高めるため、下地基板11の厚さは50μm以下であることが好ましい。下地基板11の厚さが薄いほど、ショットキーダイオード10の放熱特性が向上する。
【0039】
研磨処理により下地基板11を薄くする場合、基板面内の厚さのばらつきを抑えるために、下地基板11の厚さを10μm以上にすることが好ましい。
【0040】
上記の研磨処理の後にエッチングにより下地基板11をさらに薄くする場合、下地基板11の厚さを10μm未満にして、放熱効果をより高めることができる。ただし、カソード電極13とオーミック接触させるために、下地基板11の厚さは0.05μm以上であることが好ましい。」
すなわち、本願明細書には、
(ア)「半導体素子」であるショットキーダイオード10に生じた熱を下地基板11側から効率的に逃がすため、下地基板11の厚さは50μm以下であることが好ましい。下地基板11の厚さが薄いほど放熱特性が向上する。
(イ)研磨処理により下地基板11を薄くする場合、基板面内の厚さのばらつきを抑えるために、下地基板11の厚さを10μm以上にすることが好ましい。
(ウ)研磨処理の後にエッチングにより下地基板11をさらに薄くすることで、下地基板11の厚さを10μm未満にして、放熱効果をより高めることができる。ただし、カソード電極13とオーミック接触させるために、下地基板11の厚さは0.05μm以上であることが好ましい。
ことが記載されている。

エ 上記の(ウ)のとおり、本願明細書には、「下地基板」の「厚さ」を「10μm未満」にすると「放熱効果をより高めることができる」ことが記載されている。しかし、他の記載を参照しても、「下地基板」の「厚さ」の上限が「10μm未満」が好ましいことを定量的に裏付ける具体的な実施例は、本願明細書には何ら記載されていない。
また、上記の(ウ)のとおり、本願明細書には、「カソード電極13とオーミック接触させるために、下地基板11の厚さは0.05μm以上であることが好ましい」と、「下地基板」の「厚さ」の下限について上記と同様に定性的な説明があるだけである。そして、補正発明の「半導体素子」は、本件補正後の請求項1を引用する請求項3に係る「前記下地基板が電流経路とならない横型の素子」を包含するものであり、当該「横型の素子」を説明する本願明細書の段落【0138】?【0190】を参照しても、「下地基板」にオーミック接触する電極を設けることは、記載も示唆もされていない。したがって、補正発明において、「下地基板」の「厚さ」を「0.05μm以上」にすることに、技術的な意義があるとは認められない。
以上から、補正発明の「下地基板」が「0.05μm以上かつ10μm未満の厚さを有する」ことに、臨界的な意義があるとは認められない。

オ そして、表面上に半導体素子の活性層となるエピタキシャル層を形成した半導体基板を、その裏面側からラッピングして基板厚30μm程度にまで薄板化することで、熱抵抗を低減させて半導体素子の熱的性能を向上させ、当該半導体素子の信頼性を高めることが周知技術であることを示す引用例3には、第2の3(3)エ(イ)?(ウ)で摘記したように、半導体基板をラッピングや化学研磨のみで薄板化する場合は基板厚30μm程度が限界であるため、薄板化に従来方法のラッピング及び化学研磨に加えエッチングを用いることにより、前記半導体基板を除去するという程度まで半導体基板を超薄層化することが記載されている。
そうすると、「MESFET」の熱的性能を向上させて信頼性をより一層高めるために、引用発明において、「下地基板」を研削、研磨に加えエッチングによっても薄くすることによって、前記「下地基板」の厚さを、可能な限り薄くすることで当該「下地基板」が実質的には除去されたとみなし得る「0.05μm以上かつ10μm未満」に設定することは、引用例2及び引用例3にみられる周知技術と引用例3に記載の技術を参酌すれば、当業者が適宜に設定し得たものと認められる。

(6)独立特許要件の検討のまとめ
以上から、引用発明を相違点に係る構成とすることは、引用例2及び引用例3にみられる周知技術と引用例3に記載の技術を参酌すれば、当業者が容易に想到し得たものと認められる。
そして、補正発明の効果も、引用例2及び引用例3にみられる周知技術と引用例3に記載の技術を参酌すれば、当業者が引用発明から予期し得たものと認められる。
したがって、補正発明は、特許法第29条2項の規定により、特許出願の際独立して特許を受けることができない。

4 小括
以上検討したとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明について
1 本願発明
平成28年6月29日付けの手続補正は上記のとおり却下されたので、本願の請求項1?16に係る発明は、平成27年12月28日に提出された手続補正書により補正された特許請求の範囲の請求項1?16に記載された事項により特定されるものであり、その内の請求項1に係る発明(以下「本願発明」という。)は、再掲すると、次のとおりのものである。

「0.05μm以上かつ50μm以下の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基
板と、
Ga_(2)O_(3)系結晶からなり、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、半導体素子。」

2 引用例の記載事項及び引用発明
引用例1ないし引用例3の記載事項は、第2の3(3)ア、ウ及びエで摘記したとおりである。
また、引用発明は、第2の3(3)イで認定したとおりのものである。

3 対比
本願発明と引用発明とを対比すると、第2の3(4)アでの検討から、以下の点で一致するとともに、以下の点で相違している。
(一致点)
「所定の厚さを有する、Ga_(2)O_(3)系結晶からなる下地基板と、
Ga_(2)O_(3)系結晶からなり、前記下地基板上のエピタキシャル層と、
を有し、
前記下地基板の主面の面方位が(010)である、半導体素子。」

(相違点)
補正発明の「下地基板」は「0.05μm以上かつ50μm以下の厚さを有する」のに対して、引用発明の「下地基板」は「厚さが600μm程度である」点。

4 判断
ア 第2の3(3)ウ(ア)?(イ)及び同エ(ア)で摘記したように、表面上に半導体素子の活性層となるエピタキシャル層を形成した半導体基板を、その裏面側からラッピングして基板厚30μm程度にまで薄板化することで、熱抵抗を低減させて半導体素子の熱的性能を向上させ、当該半導体素子の信頼性を高めることは、引用例2及び引用例3にみられるように半導体素子において周知技術である。

イ 引用発明の「MESFET」において、その熱的性能を向上させて信頼性を高めることは、当然に要求される技術的課題であると認められる。
したがって、引用発明の「MESFET」の熱的性能を向上させて信頼性を高めるために、「下地基板」の厚さを、引用例2及び引用例3にみられる周知技術のように30μm程度とすることで、相違点に係る構成とすることは、当業者が適宜に設定し得たものと認められる。
したがって、本願発明は、引用例2及び引用例3にみられる周知技術を参酌すれば、引用発明に基づいて当業者が容易に発明をすることができたものである。


第4 結言
以上のとおりであるから、本願発明は、引用例2及び引用例3にみられる周知技術を参酌すれば、引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2017-04-12 
結審通知日 2017-04-18 
審決日 2017-05-09 
出願番号 特願2014-152410(P2014-152410)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 桑原 清  
特許庁審判長 河口 雅英
特許庁審判官 加藤 浩一
鈴木 匡明
発明の名称 半導体素子及びその製造方法、並びに結晶積層構造体  
代理人 平田 忠雄  
代理人 遠藤 和光  
代理人 岩永 勇二  
代理人 岩永 勇二  
代理人 平田 忠雄  
代理人 遠藤 和光  
代理人 伊藤 浩行  
代理人 伊藤 浩行  

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