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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1329810 |
| 審判番号 | 不服2015-2963 |
| 総通号数 | 212 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2017-08-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2015-02-17 |
| 確定日 | 2017-06-28 |
| 事件の表示 | 特願2012-116380「複数の独立したシリアルリンクメモリ」拒絶査定不服審判事件〔平成24年 9月20日出願公開,特開2012-181916〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
1 手続の経緯 本願は,平成18年9月29日(パリ条約による優先権主張外国庁受理2005年9月30日,アメリカ合衆国,2005年12月30日,アメリカ合衆国)を国際出願日とする特願2008-532550号(以下「原出願」という。)の一部を平成24年5月22日に新たな特許出願としたものであって,平成24年5月22日付けで審査請求がなされ,同年7月5日付けで上申書の提出がなされ,平成25年1月15日付けで手続補正書の提出がなされ,同年4月23日付けで拒絶理由の通知がなされ,同年7月31日付けで意見書と上申書の提出がなされ,同年10月17日付けで拒絶理由の通知がなされ,平成26年4月22日付けで意見書及び手続補正書の提出がなされ,同年6月18日付けで拒絶理由の通知がなされ,同年9月24日付けで意見書及び手続補正書の提出がなされ,同年10月14日付けで拒絶査定がなされた。 これに対して平成27年2月17日付けで拒絶査定不服審判の請求がなされ,当審において,平成28年5月12日付けで拒絶理由が通知され,同年11月16日付けで意見書及び手続補正書の提出がなされたものである。 2 当審による拒絶理由通知の概要 審判合議体が平成28年5月12日付けで通知した拒絶理由通知における,特許法第29条第2項の判断(本願に係る発明の容易想到性の判断)の概要は次のとおりである。 平成26年9月24日付け手続補正書により補正された,本願の特許請求の範囲の請求項1ないし12に記載された各請求項に係る発明は,下記の引用文献1ないし4に記載の発明に基いて,当業者が容易に想到し得たものであるから,上記手続補正書により補正された,本願の特許請求の範囲の請求項1ないし12に記載された各請求項に係る発明は,特許法第29条第2項の規定により特許を受けることができない。 ・引用文献1 特開平2-136945号公報 ・引用文献2 特開2001-52495号公報 ・引用文献3 特開2003-257189号公報 ・引用文献4 特開2002-183700号公報 3 本願発明 本願の請求項1に係る発明は,平成28年11月16日付け手続補正書によって補正された特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである(以下「本願発明」という。)。 「複数の独立的に制御可能なNANDフラッシュメモリブロックと, 複数のステータスインジケータを格納するためのレジスタであって,前記ステータスインジケータのそれぞれは前記複数の独立的に制御可能なNANDフラッシュメモリブロックのなかの1つがビジーであるか否かを示す,レジスタと, 複数のデータリンクインターフェイスであって,前記複数のデータリンクインターフェイスのうちのいずれか1つと,前記複数の独立的に制御可能なNANDフラッシュメモリブロックのうちのいずれか1つとの間で読み取りデータまたは書き込みデータを独立的に転送するように動作する複数のデータリンクインターフェイスと, 前記複数のデータリンクインターフェイスの少なくとも2つへ,およびそこから,前記複数の独立的に制御可能なNANDフラッシュメモリブロックが独立的に動作している間,実質的に同時にデータ転送する制御をするように構成された制御モジュールと を含む半導体メモリ装置。」 4 引用文献 (1)引用文献1について 平成28年5月12日付けの拒絶理由通知において引用された,原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である引用文献1(特開平2-136945号公報)には,下記の事項が記載されている。 ア 「発明の構成 本発明のメモリ制御装置は,複数のバンクを有するメモリと,前記バンクの1つが使用状態であることを示すビジー信号の入力に応答して該バンクへのアクセスを抑止するアクセス抑止手段と,前記ビジー信号と同等の信号である擬似ビジー信号を所定時間毎に送出する擬似ビジー信号送出手段とを含むことを特徴とする。 実施例 以下,図面を用いて本発明の実施例を説明する。 第1図は本発明によるメモリ制御装置の一実施例の構成を示すブロック図である。図において,本発明の一実施例によるメモリ制御装置3は,演算処理装置11及び12,入出力処理装置21及び22からのメモリアクセスを受取り,メモリアクセス31を主メモリ装置4に対して行うものである。 また,メモリ制御装置3はメモリアクセス受付回路51?54と,主メモリアクセス回路6と,メモリアクセス選択制御回路7と,バンクビジー制御回路8と,擬似バンクビジー信号発生回路30とを含んで構成されるものである。 ビジー信号発生回路30はカウンタ10と,初期設定回路13と,擬似バンクビジーメモリ9とを含んで構成されている。 かかる構成において,演算処理装置11,12や入出力処理装置21,22からメモリアクセスがメモリ制御装置3に送出されると,メモリ制御装置3ではこのメモリアクセスを各処理装置に対応して設けられたメモリアクセス受付回路51?54により受取る。各メモリアクセス受付回路51?54は,処理すべきメモリアクセスがあるとメモリアクセス制御情報501?504をメモリアクセス選択制御回路7に送出する。 そのメモリアクセス制御情報501?504にはメモリアクセスの有無を示すビット,メモリアクセスの種類を示すビット,メモリアクセスアドレスの一部である主メモリのバンク番号ビット等が含まれている。 一般に,主メモリ装置4の内部は独立動作可能な複数のバンクに分けられている。本実施例においてはバンク1?4の4バンク構成とする。このバンク構成は,各処理装置の処理速度に比較して処理速度か遅い主メモリ素子の性能を補い,メモリスループットの強化を行う目的で設けられている。 つまり,メモリアクセス処理中のバンクと同じバンクにアクセスする後続のメモリアクセスは先の処理が終わるまで待たされることになるが,別のバンクへのアクセスであれば同時処理を可能とすることにより,メモリスループットを向上させ主メモリ装置4の処理ビジーによる待時間を短縮する構成である。 また,メモリアドレスと各バンクとの対応は,4バンク構成の場合にはメモリアドレスの特定の2ビットをバンク番号とすることにより行っている。 メモリアクセス選択制御回路7では,各メモリアクセス受付回路51?54から送られてきたメモリアクセス制御情報501?504により,各メモリアクセスに対する主メモリ装置4のビジー状態を判断する。主メモリ装置4のビジー状態は主メモリの各バンクのバンクビジー信号80としてバンクビジー制御回路8から受取るのである。 ある処理装置からのメモリアクセスに対応するバンクがビジーでなく,かつ他に同様なメモリアクセスが存在していなければ,メモリアクセス選択制御回路7から主メモリアクセス回路6に対し,メモリアクセス選択指示信号72が送出される。このメモリアクセス選択指示信号72により,主メモリアクセス回路6は指定されたメモリアクセス受付回路からのメモリアクセス情報500を引取り,主メモリ装置4へのメモリアクセス31を行う。 メモリアクセス選択制御回路7では,バンクビジーでないメモリアクセスが複数個あったときには,所定の優先度にしたがって1つのメモリアクセスを選択しメモリアクセス選択指示信号72を発生する。」(2頁左上欄12行?3頁左上欄10行) イ 「次に,第2図を用いてメモリアクセス選択制御回路7とバンクビジー制御回路8との具体例について詳細に説明する。図において,バンクビジー制御回路8は各バンクに対応して設けられた同じ構成のバンク制御回路81?84により構成されている。なお,バンク制御回路81?84は夫々バンク1?4を制御するものとする。 メモリアクセス選択制御回路7は,バンクビジーチェック回路241?244と,優先度判定回路25とを含んで構成されている。 バンクビジーカウンタ85は対応するバンクビジー設定信号71により,バンクビジー時間相当のカウント値が設定されるものである。そのバンクビジーカウンタ85の内容はマシンサイクル毎に-1カウント(減算)される。そして,ナンドゲートからなる ALL0判定ゲート86でカウント値のALL0が検出されると,そのカウント動作は停止する。 つまり,バンクビジーカウンタ85の内容がALL0でないときにはバンク1がビジー状態であることが示される。ALL0判定ゲート86からのバンクビジー信号はオアゲートからなる擬似バンクビジー合成ゲート23で擬似バンクビジー信号300と論理和がとられバンクビジー信号80としてメモリアクセス選択制御回路7に送られる。 メモリアクセス選択制御回路7内では,メモリアクセス制御情報501?504とバンクビジー信号80とによりバンクビジーチェック回路241?244で各メモリアクセスに対応するバンクビジーのチェックが行われる。そのチェック結果は優先度判定回路25に送られ,ここで各メモリアクセスの優先度が判定されてその結果がメモリアクセス選択指示信号72として主メモリアクセス回路6に送られる。 このとき選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号71が同時にバンクビジー制御回路8に送られてバンクビジーカウンタにバンクビジー時間相当のカウント値が設定され,そのバンクがビジー状態となる。」(3頁右上欄19行?同右下欄17行) ウ 第2図には,バンクビジー制御回路8内に4つのバンク制御回路81?84が設けられ,バンク制御回路81はバンクビジーカウンタ85を有する構成が記載されている。 エ 第1図には,メモリ制御装置3が,演算処理装置11及び12,入出力処理装置21及び22に接続され,主メモリ装置4がメモリ制御装置3に接続された構成が記載されている。 オ 上記アないしエの記載について検討する。 (ア)装置の構成について 上記アには,「本発明のメモリ制御装置は,複数のバンクを有するメモリと,前記バンクの1つが使用状態であることを示すビジー信号の入力に応答して該バンクへのアクセスを抑止するアクセス抑止手段と,前記ビジー信号と同等の信号である擬似ビジー信号を所定時間毎に送出する擬似ビジー信号送出手段とを含むことを特徴とする」ことが記載され,上記エから図1には,メモリ制御装置3が,演算処理装置11及び12,入出力処理装置21及び22に接続され,主メモリ装置4がメモリ制御装置3に接続された構成が記載されている。 よって,引用文献1には,「演算処理装置11及び12,入出力処理装置21及び22からのメモリアクセスを受取るメモリ制御装置3と,メモリ制御装置3からメモリアクセスを受ける主メモリ装置4とから構成される装置」が記載されていると認められる。 (イ)メモリ制御装置3について 上記アには,メモリ制御装置3が,「メモリアクセス受付回路51?54と,主メモリアクセス回路6と,メモリアクセス選択制御回路7と,バンクビジー制御回路8」を含んで構成されることが記載されている。 (ウ)メモリアクセス受付回路51?54について 上記アには,メモリアクセス受付回路51?54について,「演算処理装置11,12や入出力処理装置21,22からメモリアクセスがメモリ制御装置3に送出されると,メモリ制御装置3ではこのメモリアクセスを各処理装置に対応して設けられたメモリアクセス受付回路51?54により受取る。各メモリアクセス受付回路51?54は,処理すべきメモリアクセスがあるとメモリアクセス制御情報501?504をメモリアクセス選択制御回路7に送出する。」ことが記載されている。 よって,引用文献1には,「演算処理装置11,12や入出力処理装置21,22からのメモリアクセスをそれぞれ受取り,処理すべきメモリアクセスがあるとメモリアクセス制御情報501?504を送出するメモリアクセス受付回路51?54」が記載されていると認められる。 (エ)バンクビジー制御回路8について 上記イには,「バンクビジー制御回路8は各バンクに対応して設けられた同じ構成のバンク制御回路81?84により構成されている。なお,バンク制御回路81?84は夫々バンク1?4を制御するものとする。」ことが記載され,上記アには,「主メモリ装置4のビジー状態は主メモリの各バンクのバンクビジー信号80としてバンクビジー制御回路8から受取る」ことが記載されている。 よって,引用文献1には,「夫々がバンク1?4を制御するバンク制御回路81?84により構成され,主メモリ装置4の各バンクのビジー状態をバンクビジー信号80として出力するバンクビジー制御回路8」が記載されていると認められる。 (オ)メモリアクセス選択制御回路7について 上記イには,「メモリアクセス選択制御回路7内では,メモリアクセス制御情報501?504とバンクビジー信号80とによりバンクビジーチェック回路241?244で各メモリアクセスに対応するバンクビジーのチェックが行われる。」ことが記載され,上記アには,「ある処理装置からのメモリアクセスに対応するバンクがビジーでなく,かつ他に同様なメモリアクセスが存在していなければ,メモリアクセス選択制御回路7から主メモリアクセス回路6に対し,メモリアクセス選択指示信号72が送出される。」ことが記載されている。 よって,引用文献1には,「メモリアクセス制御情報501?504とバンクビジー信号80とにより各メモリアクセスに対応するバンクビジーのチェックを行い,ある処理装置からのメモリアクセスに対応するバンクがビジーでなく,かつ他に同様なメモリアクセスが存在していなければ,メモリアクセス選択指示信号72を送出するメモリアクセス選択制御回路7」が記載されていると認められる。 (カ)主メモリアクセス回路6について 上記アには,「このメモリアクセス選択指示信号72により,主メモリアクセス回路6は指定されたメモリアクセス受付回路からのメモリアクセス情報500を引取り,主メモリ装置4へのメモリアクセス31を行う。」ことが記載されている。 よって,引用文献1には,「メモリアクセス選択指示信号72により,指定されたメモリアクセス受付回路からのメモリアクセス情報500を引取り,主メモリ装置4へのメモリアクセス31を行う主メモリアクセス回路6」が記載されていると認められる。 (キ)主メモリ装置4について 上記アには,「一般に,主メモリ装置4の内部は独立動作可能な複数のバンクに分けられている。本実施例においてはバンク1?4の4バンク構成とする。」ことが記載されている。 よって,引用文献1には,「主メモリ装置4は,独立動作可能な4バンクから構成」されることが記載されていると認められる。 (ク)ビジー状態の設定について 上記イには,「メモリアクセス選択制御回路7内では,メモリアクセス制御情報501?504とバンクビジー信号80とによりバンクビジーチェック回路241?244で各メモリアクセスに対応するバンクビジーのチェックが行われる。そのチェック結果は優先度判定回路25に送られ,ここで各メモリアクセスの優先度が判定されてその結果がメモリアクセス選択指示信号72として主メモリアクセス回路6に送られる。このとき選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号71が同時にバンクビジー制御回路8に送られてバンクビジーカウンタにバンクビジー時間相当のカウント値が設定され,そのバンクがビジー状態となる。」ことが記載されている。 よって,引用文献1には,「メモリアクセス選択制御回路7からメモリアクセス選択指示信号72が送出されると,選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号71が同時にバンクビジー制御回路8に送られ,バンク制御回路内のバンクビジーカウンタにバンクビジー時間相当のカウント値が設定されてそのバンクがビジー状態」となることが記載されていると認められる。 (ケ)同時処理について 上記アには,「メモリアクセス処理中のバンクと同じバンクにアクセスする後続のメモリアクセスは先の処理が終わるまで待たされることになるが,別のバンクへのアクセスであれば同時処理を可能とすることにより,メモリスループットを向上させ主メモリ装置4の処理ビジーによる待時間を短縮する構成である。」ことが記載されている。 よって,引用文献1には,「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とすることにより,メモリスループットを向上させ主メモリ装置4の処理ビジーによる待時間を短縮する」ことが記載されていると認められる。 カ 上記オの検討から,引用文献1には,下記の発明(以下,「引用発明」という。)が記載されていると認められる。 「演算処理装置11及び12,入出力処理装置21及び22からのメモリアクセスを受取るメモリ制御装置3と,メモリ制御装置3からメモリアクセスを受ける主メモリ装置4とから構成される装置であって, メモリ制御装置3は, 演算処理装置11,12や入出力処理装置21,22からのメモリアクセスをそれぞれ受取り,処理すべきメモリアクセスがあるとメモリアクセス制御情報501?504を送出するメモリアクセス受付回路51?54と, 夫々がバンク1?4を制御するバンク制御回路81?84により構成され,主メモリ装置4の各バンクのビジー状態をバンクビジー信号80として出力するバンクビジー制御回路8と, メモリアクセス制御情報501?504とバンクビジー信号80とにより各メモリアクセスに対応するバンクビジーのチェックを行い,ある処理装置からのメモリアクセスに対応するバンクがビジーでなく,かつ他に同様なメモリアクセスが存在していなければ,メモリアクセス選択指示信号72を送出するメモリアクセス選択制御回路7と, メモリアクセス選択指示信号72により,指定されたメモリアクセス受付回路からのメモリアクセス情報500を引取り,主メモリ装置4へのメモリアクセス31を行う主メモリアクセス回路6とから構成され, 主メモリ装置4は,独立動作可能な4バンクから構成され, ており, メモリアクセス選択制御回路7からメモリアクセス選択指示信号72が送出されると,選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号71が同時にバンクビジー制御回路8に送られ,バンク制御回路内のバンクビジーカウンタにバンクビジー時間相当のカウント値が設定されてそのバンクがビジー状態となるものであり, メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とすることにより,メモリスループットを向上させ主メモリ装置4の処理ビジーによる待時間を短縮する, 装置。」 (2)引用文献2について 平成28年5月12日付けの拒絶理由通知において引用された,原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である,引用文献2 (特開2001-52495号公報)には,下記の事項が記載されている。 ア 「【0026】[実施の形態2]図3及び図4は、RWW(Read While Write)仕様のEERPOMについて、カラム冗長回路を備えた実施の形態である。RWW仕様のEEPROMは、メモリセルアレイが少なくとも二つのバンクに分けられ、一方のパンクでデータ書込み又は消去が行われている間に、他方のバンクでのデータ読み出しを並行して行うことを可能としたものである。図3の例では、メモリセルアレイ101が二つのバンクBANK0,BANK1により構成される場合を示している。 【0027】二つのバンクBANK0,BANK1に同時アクセスを可能とするために、それぞれに301,ロウデコーダ302、カラムデコーダ303が設けられている。また各バンクBANK0,BANK1にそれぞれ、一本のスペアビット線からなる冗長カラムセルアレイ304が設けられている。また二つのバンクBANK0,BANK1の一方でデータ書込み又は消去を行い、他方でデータ読出しを行うことを可能とするために、二つのバンクに共通にアドレスバス線とデータバス線が2系統設けられている。即ち、アドレスバス線305aがデータ読出し用であり、アドレスバス線305bがデータ書込み又は消去用である。データバス線306aはデータ読み出し用であり、データバス線306bはデータ書込み又は消去用である。 【0028】データ書込み又は消去のコマンドは、制御回路310に入力される。書込みアドレスは、書込みコマンド入力時にアドレスラッチ308に取り込まれる。データ消去は、メモリセルアレイの消去ブロック単位で行われるが、消去ブロックアドレスは、消去コマンド入力時に選択ブロックに対応するブロック選択レジスタ(図示せず)にセットされる。データ読出し時は、アドレスはアドレスバッファ307を介してアドレスバス線305aに供給される。アドレス切り換え回路311は、データ書込み時はアドレスラッチ308にラッチされたアドレスを、消去時はアドレスカウンタ309から順次インクリメントされるアドレスを選択して、アドレスバス線305bに供給する。 【0029】各バンクBANK0,BANK1にはそれぞれ、そのバンクがどの動作モードとして選択されているかを示すビジーレジスタ315が設けられている。書込み又は消去対象となるバンクについて、ビジーレジスタ315には、制御回路310からのコマンドにより“H”がセットされる。書込み又は消去対象でないバンクについては、ビジーレジスタ315は“L”を保持する。」 イ 上記アから,引用文献2には,下記の事項が記載されていると認められる。 「同時に一方のバンクへデータ書込みを行い他方のバンクからデータ読出しを行う半導体メモリにおいて,ビジーレジスタ315にバンクがビジーである情報を格納すること。」 (3)引用文献3について 平成28年5月12日付けの拒絶理由通知において引用された,原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である引用文献3(特開2003-257189号公報)には,下記の事項が記載されている。 ア 「【0070】コアブロックレジスタ42は、各コア毎に、コア内のブロック数n に等しい数のレジスタRO?Rn-1 を有する。データ書き込み信号WRITE または消去信号ERASEが入ると、選択されたコアの選択されたブロックに対応するレジスタにフラグ"H" が動作終了まで保持される。コアビジー出力回路43は、コアレジスタブロック42の各レジスタの出力の論理和をとるオア(OR)ゲート431 を有する。あるコアについて、書き込みまたは消去のブロックが一つでも選択されると、コアビジー出力回路43ではORゲート431 がコアビジー出力(即ち、書き込みまたは消去イネーブル信号)ENBb="H" を出す。書き込みまたは消去の選択がなされていないコアにおいては、ENBb="L" であり、これは読み出しイネーブルであることを示す。」 イ 「【0078】次に、上記構成のフラッシュメモリにおけるデータ書き込み動作とデータ読み出し動作の同時実行の詳細、具体的にはあるコアについてデータ書き込み中に他のコアでのデータ読み出しを行う場合の動作を説明する。 【0079】チップに対して書き込みコマンドが入力されると、インターフエース回路14から書き込みフラグWRITE が出力される。この内部信号を受けて、アドレスバッファ10では、書き込みを行うメモリセルのアドレス信号が書き込み終了までラッチされ、同時にライト/イレーズ用アドレスバス線6bにラッチしたアドレスデータが出力される。同時に書き込み対象となったセルを含むブロックの情報がコアブロックレジスタ42の対応するレジスタにビジー情報"H" として書き込まれる。 【0080】こうして選択されたコア(例えばコアA )では、コアビジー出力回路43がコアビジー出力"H" (イネーブル信号ENBb="H" )を出力する。これにより、コアAのコア選択信号SELbが"H" となり、コアA への読み出し要求は禁止される。 【0081】また、イネーブル信号ENBbとコア選択信号SELbとにより、ライト/イレーズ用アドレスバス線6b上の書き込み用アドレス信号が選択されたコアA のデコーダ2に入力され、同時に各デコーダ2 の電源にはライト/イレーズ用電源線8bの電源電位が供給され、コアA のデータ線4 にライト/イレーズ用データバス線7bが接続される。これにより、選択されたコアA の選択されたメモリセルでのデータ書き込みが実行される。 【0082】書き込みモードでは、I/O パッドから入力され、データ入力バッファ907 を介してデータ比較回路905 にラッチされた書き込みデータに対応して、書き込み負荷回路が制御される。その間に、コアA 以外の例えばコアB のメモリセルに対してデータ読み出し要求が入ると、コアB では、コアピジー出力即ちイネーブル信号ENBbが"L" 、コア選択信号SELbが"L" であるので、データ読み出しが実行される。」 ウ よって,上記ア及びイから,引用文献3には,下記の事項が記載されていると認められる。 「フラッシュメモリにおいて,一方のコアへデータの書込み中に他方のコアからデータを読み出す場合,コアブロックレジスタ42の一方のコアに対応するレジスタにフラグHが保持されてコアビジー出力が“H”となり,該一方のコアへの読み出し要求は禁止されるが,他方のコアのコアビジー出力は“L”のため該他方のコアからの読み出しが実行されること。」 (4)引用文献4について 平成28年5月12日付けの拒絶理由通知において引用された,原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である引用文献4(特開2002-183700号公報)には,下記の事項が記載されている。 ア 「【0031】CPU17は、ライトプロテクトがオンになっていないと判断したときは、ライト・ページ・バッファ命令を発行するとともに、例えばハードディスク11から512バイトの画像データを読み出して、これらのライト・ページ・バッファ命令と画像データをシリアルI/F15を介してメモリカード2に送信する(ステップS4)。 【0032】CPU17は、さらに、セットコマンド命令を発行して、メモリカード2に上記画像データを書き込むアドレスを指定して書込み命令を発行する(ステップS5)。CPU17は、これらのコマンド命令をシリアルI/F15を介してメモリカード2に送信する。 【0033】メモリカード2において、コマンド・ジェネレータ35は、S/P＆P/Sシーケンサ31を介してホストコンピュータ1からのセットコマンド命令を受信すると、動作中であることを示すビジー(busy)状態をレジスタにセットして、このレジスタ内容を示すビジー信号をS/P＆P/Sシーケンサ31を介してホストコンピュータ1に送信する(ステップS12)。なお、このビジー信号は、レジスタにレディ(ready)状態がセットされるまで、ホストコンピュータ1に送信され続ける。」 イ よって,上記アから,引用文献4には,下記の事項が記載されていると認められる。 「ホストコンピュータ1から書込み命令等のコマンド,データ,アドレス,シリアルクロックが入力されるメモリカード2において,ホストコンピュータ1から命令を受信するとビジー状態をレジスタにセットすること。」 (5)周知技術について 上記(2)ないし(4)に記載された引用文献2ないし4の記載から,半導体メモリの分野では,下記の事項は周知技術であると認められる。 「複数のメモリブロック(バンク,アレイ,メモリ)に対する書き込み等のアクセス時にアクセス対象のメモリブロックがビジーである情報をレジスタに格納すること。」 5 対比 (1)本願発明と引用発明との対応関係について ア メモリの独立制御可能な単位について 引用発明では,主メモリ装置4内の各「バンク」が独立動作可能なものとなっている。また,本願明細書には,メモリの独立的に制御可能な単位であり,また,ビジー等のステータス管理が行われるメモリの単位として,段落【0014】?【0024】及び図1?図2に「メモリバンク」が記載されている。 よって,本願発明と引用発明は,「複数の独立的に制御可能なメモリブロック」である点で共通している。 イ メモリのステータス管理について 引用発明の「バンクビジー制御回路8」は,「夫々がバンク1?4を制御するバンク制御回路81?84により構成」され,「メモリアクセス選択制御回路7からメモリアクセス選択指示信号72が送出されると,選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号71が同時にバンクビジー制御回路8に送られ,バンク制御回路内のバンクビジーカウンタにバンクビジー時間相当のカウント値が設定されてそのバンクがビジー状態」となるものであるから,引用発明の「バンクビジー制御回路8」は,複数のバンクのそれぞれについて,当該バンクがビジーであるという情報が格納されることになり,メモリバンクのなかの1つがビジーであるか否かの情報を格納したものといえる。 してみると,本願発明の「レジスタ」と引用発明の「バンクビジー制御回路8」とは,「複数のステータスインジケータを格納するための格納手段であって,前記ステータスインジケータのそれぞれは前記複数の独立的に制御可能なメモリブロックのなかの1つがビジーであるか否かを示す,格納手段」である点で共通している。 ウ 入出力のインターフェイス構成とメモリの同時動作について 引用発明の「メモリ制御装置3」は,複数の演算処理装置等からのメモリアクセスを受取って主メモリ装置4との間でメモリアクセスを行うための,メモリアクセス受付回路51?54,メモリアクセス選択制御回路7,主メモリアクセス回路6を備えており,「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」ものである。 そして,引用発明において,主メモリ装置4との間のメモリアクセスとしては,主メモリ装置から読み取ったデータを演算処理装置等へ読み出す態様や,演算処理装置等から入力した書き込みデータを主メモリ装置へ書き込む態様が当然に含まれ得るものであるところ,「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能」であることから,例えば,主メモリ装置4のバンク1から読み取ったデータが,メモリアクセス選択制御回路7の制御により,主メモリアクセス回路6とメモリアクセス受付回路51を介して演算処理装置11へ読み出す処理と,演算処理装置12から入力された書き込みデータが,メモリアクセス選択制御回路7の制御により,メモリアクセス受付回路52と主メモリアクセス回路6を介して主メモリ装置4のバンク2へ書き込む処理とが同時に行われる態様も含まれ得ることになる。 そうすると,本願発明の「データリンクインターフェイス」と引用発明の「メモリアクセス受付回路51?54」及び「主メモリアクセス回路6」とは,「複数のデータリンクインターフェイスであって,前記複数のデータリンクインターフェイスのうちのいずれか1つと,前記複数の独立的に制御可能なメモリブロックのうちのいずれか1つとの間で読み取りデータまたは書き込みデータを独立的に転送するように動作する複数のデータリンクインターフェイス」である点で共通し,本願発明の「制御モジュール」と引用発明の「メモリアクセス選択制御回路7」は,「前記複数のデータリンクインターフェイスの少なくとも2つへ,およびそこから,前記複数の独立的に制御可能なメモリブロックが独立的に動作している間,実質的に同時にデータ転送する制御をするように構成された制御モジュール」である点で共通しいると認められる。 エ 引用発明のメモリ制御装置3と主メモリ装置4とから構成される「装置」は,主メモリ装置が半導体メモリで構成されていると認められるので,「半導体メモリ装置」と呼び得るものである。 (2)本願発明と引用発明の一致点および相違点について 上記の対応関係から,本願発明と引用発明は,下記のアの点で一致し,下記イ及びウの点で相違する。 ア 一致点 「複数の独立的に制御可能なメモリブロックと, 複数のステータスインジケータを格納するための格納手段であって,前記ステータスインジケータのそれぞれは前記複数の独立的に制御可能なメモリブロックのなかの1つがビジーであるか否かを示す,格納手段と, 複数のデータリンクインターフェイスであって,前記複数のデータリンクインターフェイスのうちのいずれか1つと,前記複数の独立的に制御可能なメモリブロックのうちのいずれか1つとの間で読み取りデータまたは書き込みデータを独立的に転送するように動作する複数のデータリンクインターフェイスと, 前記複数のデータリンクインターフェイスの少なくとも2つへ,およびそこから,前記複数の独立的に制御可能なメモリブロックが独立的に動作している間,実質的に同時にデータ転送する制御をするように構成された制御モジュールと を含む半導体メモリ装置。」 イ 相違点1 本願発明は,複数の独立的に制御可能な「メモリブロック」を「NANDフラッシュメモリブロック」で構成しているのに対し,引用発明の複数の独立的に制御可能な「メモリブロック」は「NANDフラッシュメモリブロック」で構成されていない点。 ウ 相違点2 本願発明は,「格納手段」を「レジスタ」で構成しているのに対し,引用発明は,「レジスタ」で格納していない点。 6 当審の判断 (1)相違点1について 引用文献1には,上記4(1)アに摘記した「本発明のメモリ制御装置は,複数のバンクを有するメモリと,前記バンクの1つが使用状態であることを示すビジー信号の入力に応答して該バンクへのアクセスを抑止するアクセス抑止手段と,前記ビジー信号と同等の信号である擬似ビジー信号を所定時間毎に送出する擬似ビジー信号送出手段とを含むことを特徴とする。」ことが記載され,また,引用発明は,「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」ものである。 そうすると,引用発明の「主メモリ」としては,「複数のバンクを有するメモリ」であり,かつ,「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」メモリが態様として含まれるものであるが,そのようなメモリとしてフラッシュメモリが用いられることは,引用文献3に記載されているように周知技術である。そして,フラッシュメモリとしてNAND構成を用いるか他の構成を用いるかは,一般にメモリに記憶されるデータの種別や用途に応じて適宜決定される事項である。 よって,引用発明の主メモリとして,「NANDフラッシュメモリブロック」を用いることは,当業者がメモリに記憶させるデータに応じて適宜決定する事項であり,格別なことではない。 (2)相違点2について 複数のメモリブロック(バンク,アレイ,メモリ)に対する書き込み等のアクセス時にアクセス対象のメモリブロックがビジーである情報をレジスタに格納することは,上記4(5)に記載したように周知技術である。 そして,上記5(1)イに記載したように,引用発明の「バンクビジー制御回路8」は,複数のバンクのそれぞれについて,当該バンクがビジーであるという情報が格納するものであるところ,そのような情報の格納手段としてレジスタを用いることは周知技術であるから,引用発明において,ビジーであるという情報を格納する構成としてレジスタを用いることで,相違点2に係る構成とすることは,当業者が普通に行うことである。 (3)本願発明の作用効果について 本願発明の作用効果も,引用発明,引用文献1ないし引用文献4に記載された事項及び周知技術から当業者が予測できる範囲のものである。 (4)審判請求人の主張について 審判請求人は,平成28年11月16日付け意見書において, 「引用文献1に記載されているのは「半導体メモリ装置」ではなく、半導体メモリ装置を制御する「メモリ制御装置」です。「半導体メモリ装置」に関しては、第2頁左下欄第11行?第12行に「主メモリ装置4の内部は独立動作可能な複数のバンクに分けられている。」との記載があるのみで、その他の構成は不明です。これに対し、本発明は「メモリ制御装置」ではなく、「半導体メモリ装置」自体に関する発明ですから、引用文献1は、本発明の進歩性を判断する上での先行技術文献として不適格であると思料いたします。 しかも、引用文献1に記載された主メモリ装置4は、「複数の独立的に制御可能なNANDフラッシュメモリブロック」を備えておりません。引用文献1に記載された主メモリ装置4はRAMであることが常識であり、NANDフラッシュメモリではありません。さらに、上述の通り、引用文献1に記載された主メモリ装置4は、「独立動作可能な複数のバンクに分けられている」だけですから、請求項1に規定する「複数のデータリンクインターフェイス」や「制御モジュール」を備えておりません。」 と主張している。 しかしながら,引用文献1には,上記2(1)アに摘記されているように「本発明のメモリ制御装置は,複数のバンクを有するメモリと,・・・中略・・・とを含むことを特徴とする。」と記載されていることから,引用文献1には,「複数のバンクを有するメモリ」を含まないメモリ制御装置ではなく,「複数のバンクを有するメモリ」を含むメモリ制御装置が記載されており,また,「複数のバンクを有するメモリ」として半導体メモリを用いることが一般であることを踏まえれば,引用文献1に記載された「複数のバンクを有するメモリ」を含む「メモリ制御装置」は,「半導体メモリ装置」と呼び得るものである。また,上記6(1)に記載したように,引用発明の「主メモリ」としては,「複数のバンクを有するメモリ」であり,かつ,「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」メモリが態様として含まれるものであり、このような態様のメモリとしてNANDフラッシュメモリを採用することが容易であることは、前記(1)で述べたとおりであるから、上記審判請求人の主張は,採用することができない。 7 むすび 以上のとおり,本願発明は,引用発明,引用文献1ないし引用文献4に記載された事項及び周知技術に基いて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 したがって,本願は,他の請求項について検討するまでもなく,拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2017-01-30 |
| 結審通知日 | 2017-01-31 |
| 審決日 | 2017-02-13 |
| 出願番号 | 特願2012-116380(P2012-116380) |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 堀 拓也、後藤 彰 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
深沢 正志 飯田 清司 |
| 発明の名称 | 複数の独立したシリアルリンクメモリ |
| 代理人 | 黒瀬 泰之 |
| 代理人 | 緒方 和文 |
| 代理人 | 鷲頭 光宏 |
