• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1330039
審判番号 不服2016-7949  
総通号数 212 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-08-25 
種別 拒絶査定不服の審決 
審判請求日 2016-05-31 
確定日 2017-07-05 
事件の表示 特願2011- 34896「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成24年 9月10日出願公開、特開2012-174866〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成23年2月21日の出願であって,その手続の経緯は以下のとおりである。
平成26年 2月12日 審査請求
平成26年11月20日 拒絶理由通知
平成27年 2月24日 意見書・手続補正
平成27年 4月14日 拒絶理由通知(最後)
平成27年10月16日 意見書・手続補正
平成28年 1月27日 補正却下の決定・拒絶査定
平成28年 5月31日 審判請求・手続補正

第2 補正の却下の決定
[補正却下の決定の結論]
平成28年5月31日にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。
(1)本件補正前の特許請求の範囲
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「【請求項1】
第1および第2の溝を有する半導体基板と,
前記第1の溝の中の分離用電極と,
前記第2の溝の中のゲート電極と,
前記半導体基板と前記ゲート電極との間のゲート絶縁膜と,
前記分離用電極の少なくとも下に延在する第1の絶縁膜とを備え,前記第1の絶縁膜は,前記分離用電極の下において,前記ゲート電極の下の前記ゲート絶縁膜よりも厚く,
前記分離用電極は,分離トレンチの中でライン状に延在し,
前記ゲート電極は,隣接するライン状の分離用電極同士の間に配置されたワード線として延在する,半導体装置。」
(2)本件補正後の特許請求の範囲
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。補正個所に下線を付した。下記(3)も同じ。)
「【請求項1】
第1および第2の溝を有する半導体基板と,
前記第1の溝の中の分離用電極と,
前記第2の溝の中のゲート電極と,
前記半導体基板と前記ゲート電極との間のゲート絶縁膜と,
前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜と,
前記分離用電極の少なくとも下に延在する第1の絶縁膜とを備え,前記第1の絶縁膜は,前記分離用電極の下において,前記ゲート電極の下の前記ゲート絶縁膜よりも厚く,
前記分離用電極は,分離トレンチの中でライン状に延在し,
前記ゲート電極は,隣接するライン状の分離用電極同士の間に配置されたワード線として延在する,半導体装置。」
(3)補正事項
本件補正は,本件補正前の請求項1に「前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜と,」を付加する補正(以下,「本件補正事項」という。)を含むものである。
2 補正の適否
本願の願書に最初に添付した明細書の段落【0024】及び図1Bからみて,本件補正事項は,当初明細書等に記載した事項の範囲内においてされたものであるから,特許法17条の2第3項の規定に適合する。
また,本件補正事項は,特許請求の範囲の減縮を目的とするから,特許法17条の2第4項の規定に適合し,同条5項2号に掲げるものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,更に検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「第1および第2の溝を有する半導体基板と,
前記第1の溝の中の分離用電極と,
前記第2の溝の中のゲート電極と,
前記半導体基板と前記ゲート電極との間のゲート絶縁膜と,
前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜と,
前記分離用電極の少なくとも下に延在する第1の絶縁膜とを備え,前記第1の絶縁膜は,前記分離用電極の下において,前記ゲート電極の下の前記ゲート絶縁膜よりも厚く,
前記分離用電極は,分離トレンチの中でライン状に延在し,
前記ゲート電極は,隣接するライン状の分離用電極同士の間に配置されたワード線として延在する,半導体装置。」
(2)引用文献1の記載
ア 引用文献1
原査定の拒絶の理由に引用された,特開2008-305961号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。
(ア)「【技術分野】
【0001】
本発明は,トレンチゲート構造を備えた半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体装置は一般に,半導体基板表面にn型拡散層,ゲート絶縁膜,ゲート電極が形成された構造であるが,ULSI(Ultra Large Scale Integration)デバイスの微細化に伴い,短チャネル効果の問題が顕在化してきている。
短チャネル効果とは,ゲート長が短くなるにつれてソース電極とドレイン電極が近づくとき,シリコンが比較的伝導性の高い半導体であるためにゲートを閉じていてもソースとドレインの間でリーク電流が流れてしまう現象(パンチスルー)である。」
(イ)「【0029】
「半導体装置」
図1は本発明の実施の形態である半導体装置Hの平面構造を示す概念図,図2は図1のA-A’線に沿う断面構造を示す概念図である。
これらの図において,半導体装置Hに適用される半導体基板1は所定濃度の不純物を含有する半導体,例えばシリコンにて形成されている。
素子分離絶縁膜(トレンチ分離絶縁膜)2は,上記半導体基板1の表面にSTI(Shallow Trench Isolation)法により,活性領域K以外の部分に形成され,隣接する活性領域Kを絶縁分離する。この実施形態では1つの活性領域Kに2ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。
【0030】
本実施形態の構造では図1に示す平面構造の如く,細長い短冊状の活性領域Kが複数,個々に所定間隔をあけて整列形成され,各活性領域Kの両端部と中央部に個々に不純物拡散層が配置され,この形態では中央部にドレイン3,その両端部側にソース4a,4bが形成され,それらの真上に配置される形で基板コンタクト部5c,5a,5bが規定される。
なお,この図のような平面形状の活性領域Kが規定されているのは,本実施形態に特有の形状であるが,活性領域Kの形状や方向は特に規定されるべきものではないので図1に示す活性領域Kの形状はその他一般的なトレンチゲートトランジスタに適用される活性領域の形状で良いのは勿論であり,本発明の形状に規定されるものではない。
【0031】
次に,図1の横(X)方向に折れ線状にビット配線6が延設され,このビット配線6が図1の縦(Y)方向に所定の間隔で複数配置されている。また,図1の縦(Y)方向に直線状のワード配線7が延出配線され,これらのワード配線7が図1の横(X)方向に所定の間隔で複数配置され,ワード線7は各活性領域Kと交差する部分において,図2に示されるゲート電極8を含むように構成されている。
【0032】
図2に示す断面構造の如く,半導体基板1は,p型ウェル層1aと,p型ウェル層1aの上にチャネルドープ層1bが形成され,その上に素子分離絶縁膜2に区画された活性領域Kにソース4a,ドレイン3,ソース4bが離間して形成されている。
ソース4aとドレイン3との間の位置と,ドレイン3とソース4bとの間の位置に,半導体基板1を掘り下げて形成した溝11,11が形成され,これら溝11,11の両側に位置する素子分離絶縁膜2の上にも溝13が形成されている。
これらの溝11,11はワード配線7に沿って連続形成され,両端部がトレンチ分離絶縁膜2と接するように形成されている。
【0033】
溝11の内周面と各溝周縁部の基板上面位置までゲート絶縁膜17が形成され,溝11の各ゲート絶縁膜17の内側には,各ゲート絶縁膜17に接するようにゲート電極8が各溝から若干上方にまで突出するように形成され,各ゲート電極8上にはワード配線7と絶縁膜ハードマスク15が積層形成され,半導体基板1から上方に突出されているゲート電極8の上部側とその上に位置するワード配線7の一部とその上に位置する絶縁膜ハードマスク15の両側に位置するようにLDDサイドウォール16が形成されている。なお,素子分離絶縁膜2に形成された溝13の内部にもゲート電極材料8aが形成され,その上にワード配線7と絶縁膜ハードマスク15が積層形成されている。
【0034】
本実施形態の構造においては,溝11の一方に形成されたゲート絶縁膜17とゲート電極8とその両側に配置されているソース4a,ドレイン3により1つのトレンチゲートトランジスタが構成され,もう一方の溝11に形成されたゲート絶縁膜17とゲート電極8とその両側に配置されているドレイン3,ソース4bにより他の1つのトレンチゲートトランジスタが構成されている。そしてそれらのトレンチゲートトランジスタが図1の横(X)方向と縦(Y)方向に複数整列形成されることによりDRAMメモリセル用の選択トランジスタ部が構成される。
このようなトレンチゲートトランジスタの構造において,一例として,ゲート絶縁膜17は熱酸化によりシリコン酸化膜として形成され,ゲート電極8は多結晶シリコン膜から形成され,ワード配線7は金属膜から形成され,サイドウォール16は窒化シリコンなどの絶縁膜から形成されている。」
(ウ)図1には,ワード配線7がライン状に延在すること,が記載されていると認められる。
(エ)図2には,素子分離絶縁膜2に形成された溝13の内部のゲート電極材料8aの下にある素子分離絶縁膜2は,ゲート電極8の下のゲート絶縁膜17よりも厚いこと,ゲート電極8は,隣接するゲート電極材料8a同士の間に配置されること,が記載されていると認められる。
イ 引用発明
(ア)引用文献1に記載された「ゲート電極8」及び「ゲート電極材料8a」は,それぞれ「ワード配線7」と「積層形成」され(前記ア(イ)【0033】),ワード配線7はライン状に延在すること(前記ア(ウ))から,「ゲート電極8」及び「ゲート電極材料8a」は,それぞれライン状に延在するものと認められる。
(イ)そして,「ゲート電極8」は,隣接するゲート電極材料8aの間に配置されること(前記ア(エ))及び前記(ア)から,「隣接するライン状のゲート電極材料8aの間に配置されて延在する」ものと認められる。
(ウ)すると,前記アより,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「溝11と溝13を有する半導体基板と,
素子分離絶縁膜2に形成された溝13の内部にゲート電極材料8aが形成され,
溝11のゲート絶縁膜17の内側に,ゲート絶縁膜17に接するようにゲート電極8が形成され,
素子分離絶縁膜2に形成された溝13の内部のゲート電極材料8aの下にある素子分離絶縁膜2は,ゲート電極8の下のゲート絶縁膜17よりも厚く,
ゲート電極材料8aは,ライン状に延在し,
ゲート電極8は,隣接するライン状のゲート電極材料8aの間に配置されて延在する,半導体装置。」
(3)引用文献2の記載
ア 引用文献2
原査定の拒絶の理由に引用された,特開平07-066297号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(ア)「【0001】
【産業上の利用分野】本発明は,半導体記憶装置に係り,特にダイナミック型RAM(DRAM)を用いた半導体記憶装置の構造に関する。
・・・
【0006】この問題を解決する方法として,基板表面にトレンチを形成し,このトレンチ内にトランジスタを形成する埋め込み電極型(以下コンケーブ)トランジスタが提案されている。このコンケーブトランジスタを用いた場合,コンタクトの形成は容易になるが,チャネルが長くなることによるチャネル抵抗の増大によって,トランジスタの駆動能力が低いという問題がある。このため高速化には不向きであり,周辺の駆動回路あるいは信号処理回路など高速化の必要な回路には,従来型の平面トランジスタを用いなければならない。しかしながら,ただセル部と周辺回路部のトランジスタを単純に変えただけでは工程数の増大につながるという問題があった。」
(イ)「【0016】
【実施例】以下,本発明の実施例について図面を参照しつつ詳細に説明する。
【0017】本発明の半導体記憶装置の実施例として,コンケーブトランジスタを用いたDRAMについて説明する。図1,図2(a) ,図2(b) および図2(c) は,本発明実施例のDRAMの平面図,そのA-A断面図,BB断面図および周辺回路の断面図を示す。
【0018】このDRAMは,nシリコン基板1表面に,コンケーブトランジスタとこの上層に形成されるキャパシタとで構成されるメモリセルを形成するとともに,このメモリセル部のビット線9Bと同一工程で形成されたポリサイド層9で周辺回路部のゲート電極9Gを形成したことを特徴とするものである。
【0019】すなわちこのDRAMは,内部に酸化シリコン膜の充填されたトレンチ2によって絶縁分離せしめられL字状をなすように形成された素子領域3内に,浅いトレンチ4が形成され,このトレンチ4内に,ゲート絶縁膜5を介してゲート電極6が充填され,このトレンチ4に自己整合的に,ソース・ドレインとしてのp型拡散層7が形成され,MOSFETを構成するとともに,このp型拡散層7の一方に接続するようにビット線コンタクト8が形成され,多結晶シリコン膜9aとタングステンシリサイド9bとからなるポリサイド構造のビット線9Bが形成され,一方ビット線9Bの側壁を覆う側壁絶縁膜10を介してビット線9Bに自己整合的にストレージノードコンタクト11が形成され,ビット線9Bの上層にストレージノード電極12,キャパシタ絶縁膜13,プレート電極14からなるキャパシタが構成されてメモリセルが構築されている。一方,周辺回路部では図2(c) に示すように前記メモリセル部のトランジスタのビット線9Bと同一の工程で形成されたポリサイド配線がゲート電極9Gを構成し,このゲート電極9Gと,自己整合的にソース・ドレインとしてのp型拡散層17が形成され,MOSFETを構成している。ここでメモリセル部のプレート電極14を構成するタングステン膜は配線層14Cとして用いられている。」
(ウ)「【0020】次に,このDRAMの製造工程について説明する。以下の工程において(a) はメモリセル部の断面図を示し,(b) は周辺回路部の断面図を示す。
【0021】先ず,図3(a) および図3(b) に示すように比抵抗5Ωcm程度のn型シリコン基板1表面に酸化シリコン膜sを形成した後,CVD法により形成した窒化シリコン膜パターンをマスクとして,反応性イオンエッチング法によりエッチングして各メモリセル領域内にトレンチ2を形成する。そしてこの内部に酸化シリコン膜を充填し素子分離領域を形成する。ここでこのトレンチの深さは5μm程度とする。そして新たにトレンチマスクを形成して反応性イオンエッチング法によりエッチングして各メモリセル領域内にコンケーブトレンチ4を形成する。
【0022】次いで,図4(a) および図4(b) に示すように,コンケーブトレンチ4の表面処理を行った後,表面酸化を行いゲート絶縁膜5を形成し,さらにこの上層に多結晶シリコン膜からなるゲート電極6を埋め込む。ここでゲート電極の高さは基板表面よりも低くなるようにして完全に埋め込まれた形状となるようにする。そしてこの上層にCVD法により酸化シリコン膜12を形成するこの後,マスクMを剥離し,表面に酸化シリコン膜を形成し,周辺回路部ではこれをゲート絶縁膜15として用いる。そしてこの周辺回路部のゲート絶縁膜15を保護するために,全面に多結晶シリコン膜16を形成し,さらに表面の酸化シリコン膜12とともにこれをパターニングしたのち拡散層7を形成する。この後,さらにこの多結晶シリコン膜16にビット線コンタクト8を形成し,多結晶シリコン9aとタングステンシリサイド膜9bとからなるポリサイド層9を形成する。これは後に,メモリセル部ではビット線9Bとして用い,周辺回路部ではゲート電極9Gとして用いる(図5(a) および図5(b) )。」
(エ)「【0030】素子領域を図11に示すように斜めに形成する際のビット線9Bのレイアウトは図13,図14に概念図,図15および図16にその平面パターンおよび断面図の一例を示すようにすれば入出力が同じ位置にくるようにすることができる。このようにすれば微細化に際しても,特性が良好で信頼性の高いDRAMを形成することができる。ここでは6F^(2) (2F×3F)(F:最小デザインルール)のセルサイズのパターン例について示している。」
(オ)図16には,素子分離領域において,トレンチ2の幅とコンケーブトレンチ4の幅が等しく,ゲート電極6の側壁が基板に近接すること,が記載されている。
イ 技術的事項
前記アより,引用文献2には次の技術的事項が記載されていると認められる。
「DRAMの微細化のために,素子分離領域において,内部に酸化シリコン膜が充填されたトレンチの幅とコンケーブトレンチの幅が等しく,ゲート電極の側壁が基板に近接すること。」
(4)本願補正発明と引用発明との対比
ア 引用発明の「溝11と溝13を有する半導体基板」は,本願補正発明の「第1および第2の溝を有する半導体基板」に相当すると認められる。
イ 引用発明の「ゲート電極材料8a」は「素子分離絶縁膜2」に形成されるから素子分離の目的で用いられるものと認められる。すると,引用発明の「ゲート電極材料8a」は「素子分離絶縁膜2に形成された溝13の内部に」形成されるから,本願補正発明の「第1の溝の中の分離用電極」に相当すると認められる。
ウ 引用発明の「ゲート電極8」は,「溝11のゲート絶縁膜17の内側に」形成されるから,本願補正発明の「第2の溝の中のゲート電極」に相当すると認められる。
エ 引用発明の「ゲート絶縁膜17」は,「半導体基板」の「溝11」に形成され,その内側に接するように「ゲート電極8」が形成されるから,本願補正発明の「前記半導体基板と前記ゲート電極との間のゲート絶縁膜」に相当すると認められる。
オ 引用発明の「素子分離絶縁膜2に形成された溝13の内部のゲート電極材料8aの下にある素子分離絶縁膜2は,ゲート電極8の下のゲート絶縁膜17よりも厚く」は,本願補正発明の「前記分離用電極の少なくとも下に延在する第1の絶縁膜とを備え,前記第1の絶縁膜は,前記分離用電極の下において,前記ゲート電極の下の前記ゲート絶縁膜よりも厚く」に相当すると認められる。
カ 引用発明の「ゲート電極材料8aは,ライン状に延在し」は,前記本願補正発明の「前記分離用電極は分離トレンチの中でライン状に延在し」に相当すると認められる。
キ 引用発明の「ゲート電極8は,隣接するライン状のゲート電極材料8aの間に配置されて延在する」は,下記相違点2を除いて,本願補正発明の「前記ゲート電極は,隣接するライン状の分離用電極同士の間に配置されて延在する」に相当すると認められる。
ク すると,本願補正発明と引用発明とは,下記ケの点で一致し,下記コの点で相違すると認められる。
ケ 一致点
「第1および第2の溝を有する半導体基板と,
前記第1の溝の中の分離用電極と,
前記第2の溝の中のゲート電極と,
前記半導体基板と前記ゲート電極との間のゲート絶縁膜と,
前記分離用電極の少なくとも下に延在する第1の絶縁膜とを備え,前記第1の絶縁膜は,前記分離用電極の下において,前記ゲート電極の下の前記ゲート絶縁膜よりも厚く,
前記分離用電極は,分離トレンチの中でライン状に延在し,
前記ゲート電極は,隣接するライン状の分離用電極同士の間に配置されて延在する,半導体装置。」
コ 相違点
(ア)相違点1
本願補正発明は,「前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜」を備えるが,引用発明はこの熱酸化膜を備えるか不明である点。
(イ)相違点2
本願補正発明の「ゲート電極」は「ワード線として」あるのに対し,引用発明の「ゲート電極8」についてはこの旨が明示されていない点。

(5)相違点についての検討
ア 相違点1について
引用文献1には微細化することが示唆されており(前記(2)ア(ア)),この示唆に従い,引用発明において,引用文献2に記載されている微細化のためのレイアウトを採用し,素子分離絶縁膜2の幅と溝13の幅を等しくすることは,当業者が容易になしうることである。すると,ゲート電極材料8aの側壁が半導体基板1に近接することになるから,電流が漏れることを防止するために,その間を絶縁しなければならないことは当業者に自明のことであり,また,溝11の内側のゲート絶縁膜17は熱酸化により形成される(前記(2)ア(イ)【0034】)から,このときに,溝13の半導体基板1に近接した部分に熱酸化膜が形成されることも,当業者が容易に想到することである。
してみると,引用発明において相違点1に係る構成を得ることは,当業者が容易になし得ることである。
イ 相違点2について
引用発明は具体的にはメモリセルに適用されるものであり(前記(2)ア(イ)【0029】),ワード線を備えるべきことは自明のことである。そして,実際に,ワード配線7がゲート電極8と積層形成されている(前記(2)ア(イ)【0033】)。すると,引用発明のゲート電極8は,電気的にワード配線7と一体となっており,ワード配線上の信号を通すものであるから,ワード線として機能していると言える。
よって,引用発明のゲート電極8はワード線としてあるから,相違点2は実質的には相違点ではない。
(6)本願補正発明の効果について
本願補正発明の効果は,引用発明の構成から当業者が予測できる程度のもので,格別なものではない。
(7)まとめ
本願補正発明は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について
1 本願発明について
平成28年5月31日にされた手続補正は前記第2のとおり却下された。
そして,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成27年2月24日にされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。
「第1および第2の溝を有する半導体基板と,
前記第1の溝の中の分離用電極と,
前記第2の溝の中のゲート電極と,
前記半導体基板と前記ゲート電極との間のゲート絶縁膜と,
前記分離用電極の少なくとも下に延在する第1の絶縁膜とを備え,前記第1の絶縁膜は,前記分離用電極の下において,前記ゲート電極の下の前記ゲート絶縁膜よりも厚く,
前記分離用電極は,分離トレンチの中でライン状に延在し,
前記ゲート電極は,隣接するライン状の分離用電極同士の間に配置されたワード線として延在する,半導体装置。」
2 引用発明
引用発明は,前記第2の2(2)のとおりである。
3 対比・判断
本願発明は,本願補正発明から「前記半導体基板と前記分離用電極の側壁との間に設けられた熱酸化膜」という発明特定事項を削除したものである。
そうすると,前記第2の2(4)より,本願発明と引用発明とは相違点2で相違し,その余の点で一致すると認められる。
しかし,前記第2の2(5)イのとおり,相違点2は実質的には相違点ではないから,本願発明と引用発明との間には相違点はない。
よって,本願発明は,引用文献1に記載された発明である。
4 まとめ
以上のとおり,本願発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第1項第3号に該当し,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2017-02-01 
結審通知日 2017-02-07 
審決日 2017-02-21 
出願番号 特願2011-34896(P2011-34896)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 113- Z (H01L)
最終処分 不成立  
前審関与審査官 小山 満  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
小田 浩
発明の名称 半導体装置およびその製造方法  
代理人 黒瀬 泰之  
代理人 鷲頭 光宏  
代理人 緒方 和文  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ