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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1330367
審判番号 不服2016-14929  
総通号数 213 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-09-29 
種別 拒絶査定不服の審決 
審判請求日 2016-10-05 
確定日 2017-08-01 
事件の表示 特願2015-560318「3Dメモリにおけるサブブロックの無効化」拒絶査定不服審判事件〔平成26年 9月 4日国際公開、WO2014/134322、平成28年 4月21日国内公表、特表2016-511909、請求項の数(14)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年2月27日を国際出願日とする出願(パリ条約による優先権主張 外国庁受理 2013年2月28日,米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成27年10月 7日 審査請求・手続補正
平成28年 2月 2日 拒絶理由通知
平成28年 4月28日 意見書・手続補正
平成28年 6月21日 拒絶査定(以下,「原査定」という。)
平成28年10月 5日 審判請求
平成29年 5月18日 拒絶理由通知
平成29年 6月15日 意見書・手続補正

第2 原査定の概要
原査定の概要は次のとおりである。

この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

・請求項1-20
・引用文献等1
(請求項1、9、10、18、19について)
引用文献1(特に段落[0140]-[0154],Fig1,4,5,13)には、メモリセルの複数のブロック(column layer)であって、前記複数のブロックの少なくとも1つは、2つ以上のサブブロック(string)を含み、前記2つ以上のサブブロックの少なくとも1つは、メモリセルの垂直ストリング(Fig.1参照)を含み、前記垂直ストリングは、複数のメモリセルと選択トランジスタとを含む、メモリセルの複数のブロックと、欠陥があると判定されたサブブロックに関連付けられたブロックアドレス(column layer address CL_ADDR)及びサブブロックアドレス(string select address SS_ADDR) を記憶するためのメモリ(fuses)を含むサブブロックディスエーブル回路(160や明記はないが存在は明らかな制御回路等)と、を備える装置であって、前記サブブロックディスエーブル回路は、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記記憶されたブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックを無効にする(明記はないものの、置換対象となった欠陥のあるサブブロックは明らかに選択されておらず、すなわち無効にされるものである)ように構成された装置が記載されている。

ドレイン選択ゲートは各ストリング毎に選択可能となっているから、無効化の際にドレイン選択ゲートを用いることは格別ではなく、上記技術思想を具体化する際に、当業者には適宜選択しうる設計事項である。また格別の効果も認められない。


ここで、出願人は意見書において、要するに引用文献1のものは、「所定のアクセスアドレスが入力されると、それ以降のアクセス経路が冗長ブロックに向かうように構成されているのであり、デフェクティブサブブロックを含むブロックに対するアクセス自体が生じません。アクセス自体が生じませんので、本願の補正後の請求項1、9、17、18、19に係る発明の技術的特徴である「デフェクティブサブブロック内のドレイン選択ゲートトランジスタに対する無効化」という概念が、引用文献1には記載も示唆もされて」はいない旨を主張する。

上記主張について検討する。
引用文献1のものは、欠陥があるビット線に接続されるページバッファを無効化することで、デフェクティブサブブロックを無効化するものである。そして、先の拒絶理由通知においても指摘したとおり、 ドレイン選択ゲートは各ストリング毎に選択可能となっているから、(ページバッファを無効化する代わりに)無効化の際にドレイン選択ゲートを用いることは格別ではなく、上記技術思想を具体化する際に、当業者には適宜選択しうる設計事項である。また格別の効果も認められない。

よって、出願人の意見は採用できない。

したがって、請求項1、9、10、18、19に係る発明は、引用文献1に記載されたものに基づいて、当業者が容易に想到し得たことである。


(請求項2、12、17、20について)
引用文献1(Fig.12)には、ブロック(column layer)単位での置換が記載されており、当該置換手法を更に用いることは当業者にとって容易に想到し得たことである。

したがって、請求項2、12、17、20に係る発明は、引用文献1に記載されたものに基づいて、当業者が容易に想到し得たことである。

(請求項3、15について)
引用文献1(Fig.1)の垂直ストリングもピラーを有している。
したがって、請求項3、15に係る発明は、引用文献1に記載されたものに基づいて、当業者が容易に想到し得たことである。

(請求項4、5について)
引用文献1(Fig.1,4,5等)のものも、別々の層に配線された少なくとも4つのアクセス線を有するものである。

したがって、請求項4、5に係る発明は、引用文献1に記載されたものに基づいて、当業者が容易に想到し得たことである。

(請求項6、7について)
引用文献1のものも、3次元NAND型メモリデバイスである。

したがって、請求項6、7に係る発明は、引用文献1に記載されたものに基づいて、当業者が容易に想到し得たことである。

(請求項8について)
引用文献1(Fig.13)のものも、複数のサブブロックを無効にしている。

したがって、請求項8に係る発明は、引用文献1に記載されたものに基づいて、当業者が容易に想到し得たことである。

(請求項11について)
欠陥アドレスとの一致を検出する際に、連想記憶装置を用いることは周知技術である。

したがって、請求項11に係る発明は、引用文献1に記載されたもの及び上記周知技術に基づいて、当業者が容易に想到し得たことである。

(請求項13、14について)
読み出しや書き込み中に欠陥を検出するものは周知である。

したがって、請求項13、14に係る発明は、引用文献1に記載されたもの及び上記周知技術に基づいて、当業者が容易に想到し得たことである。

(請求項16について)
欠陥アドレスとの一致を検出する際に、SRAMを用いることは周知技術である。

したがって、請求項16に係る発明は、引用文献1に記載されたもの及び上記周知技術に基づいて、当業者が容易に想到し得たことである。


<引用文献等一覧>
1.米国特許出願公開第2011/0205796号明細書


第3 当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・請求項1?16、18?20
・引用文献等 1、2
・備考
引用文献1の、特に、Fig.1?4、11?14に開示されたsemiconductor pillars 1113に形成された2つ以上のNAND string NS11等(本願発明の「垂直ストリング」に対応)、string select transistor SST(本願発明の「ドレイン選択トランジスタ」に対応)を含むcolumn layer CL1等(本願発明において「サブブロック」に対応)、2つ以上のcolumn layer CL1等を含む main memory cell array 110等(本願発明の「ブロック」に対応)を備えたnonvolatile memory device cell 100等及び関連技術において、欠陥があると判定されたstring及びcolumnに関するアドレスを記憶するfuse block 160(本願発明の「欠陥があると判定されたサブブロックに関連づけられたブロックアドレス及びサブブロックアドレスを記憶するためのメモリ」に対応)に、欠陥があると判定されたstringを含むcolumn layer CL1等を無効化するため、引用文献2の、特に、[0032]、[0043]及びFig.3に開示された、欠陥があると判断されたアドレスに対応してstring select line SSLをswitch transistor NM(本願発明の「選択トランジスタ」に対応)を用いてdisabling(本願発明の「無効化」に対応)する無効化回路技術を採用する事は、当業者が容易に想到し得た事項である。(特に、請求項1、3、6、7、9、10、15、18、19)
また、引用文献1のFig.12には、column layer CL1等単位、すなわちブロック単位で欠陥セルの情報を管理するメモリコントローラ技術(特に、請求項2、12、20)、引用文献1のFig.1、4、5には、異なる半導体層に形成された4本以上のword line 1211?1291、WL1?WL7を有すること(本願発明の「4つ以上のアクセス線を有すること」に対応)(特に、請求項4、5)、引用文献1のFig.13には複数のcolmn layer CL1等、すなわちサブブロックを無効化の対象にし得ること(特に、請求項8)が開示されている。
さらに、欠陥セルのアドレスの記憶装置にCAM、SRAMを用いること(特に、請求項11、16)、読み出し、書き込み中に欠陥を検出すること(請求項13、14)は半導体メモリの欠陥セル対策技術分野において慣用手段である。
したがって、本願発明は、引用文献1、引用文献2に記載された発明及び前記慣用手段に基づいて、当業者が容易に発明をすることができたものである。

<拒絶の理由を発見しない請求項>
請求項17に係る発明については、現時点では、拒絶の理由を発見しない。拒絶の理由が新たに発見された場合には拒絶の理由が通知される。

引 用 文 献 等 一 覧
引用文献1 米国特許出願公開第2011/0205796号明細書
引用文献2 米国特許出願公開第2008/0266956号明細書

第4 本願発明
本願の請求項1ないし14に係る発明(以下、それぞれ「本願発明1」ないし「本願発明14」という。)は、平成29年6月15日付けの手続補正で補正された特許請求の範囲の請求項1ないし14に記載された事項により特定される発明であり、本願発明1ないし14は以下のとおりの発明である。

「【請求項1】
メモリセルの複数のブロックであって、前記複数のブロックの少なくとも1つは、2つ以上のサブブロックを含み、前記2つ以上のサブブロックの少なくとも1つは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、複数のメモリセルとドレイン選択ゲート(SGD)トランジスタである選択トランジスタとを含む、メモリセルの複数のブロックと、
欠陥があると判定された欠陥サブブロックに関連付けられた第一欠陥ブロックアドレス及び欠陥サブブロックアドレスを記憶するためのメモリ、及び、ドレイン選択ゲート(SGD)ドライバを含む、サブブロックディスエーブル回路と、
前記複数のブロックの内で過半数以上のサブブロックに欠陥がある欠陥ブロックに関連付けられた第二欠陥ブロックアドレスを記憶するためのラッチを含む、ブロックディスエーブル回路と、
を備える装置であって、
前記サブブロックディスエーブル回路は、前記第一欠陥ブロックアドレス及び前記欠陥サブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記SGDトランジスタを無効にすることにより、前記欠陥サブブロックを無効にするように構成され、
前記ブロックディスエーブル回路は、前記第二欠陥ブロックアドレスに一致するブロックアドレスの受信に応答して、前記欠陥ブロックを無効にするように構成される、装置。
【請求項2】
前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項1に記載の装置。
【請求項3】
メモリセルの前記複数のブロックの各ブロックは、少なくとも4つのアクセス線に関連付けられ、前記少なくとも4つのアクセス線の各々は、半導体構造の別々の層に配置されている、請求項2に記載の装置。
【請求項4】
前記垂直ストリングは、前記半導体構造の第1の層に配置された第1のアクセス線と、前記半導体構造の第2の層に配置された第2のアクセス線に接続されている、請求項3に記載の装置。
【請求項5】
前記装置は、メモリデバイスを備える、請求項4に記載の装置。
【請求項6】
前記装置は、三次元NOT AND(NAND)メモリデバイスを備える、請求項5に記載の装置。
【請求項7】
前記サブブロックディスエーブル回路は、複数のサブブロックを無効にするように構成された、請求項6に記載の装置。
【請求項8】
メモリデバイスへのアクセスの制御方法であって、
ブロックアドレスとサブブロックアドレスの受信と、
受信されたブロックアドレス及びサブブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックに関連付けられて記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定と、
前記受信されたブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックが過半数以上あるブロックに関連付けされて記憶された第二ブロックアドレスに一致するか否かの判定と、
前記受信されたブロックアドレス及びサブブロックアドレスが、前記記憶された第一ブロックアドレス及びサブブロックアドレスに一致するとの判定に応答して、前記記憶された第一ブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックの無効化と、
前記受信されたブロックアドレスが、前記記憶された第二ブロックアドレスに一致するとの判定に応答して、前記記憶された第二ブロックアドレスに関連付けられたブロックの無効化と、
を含み、
前記サブブロックの無効化は、メモリセルの垂直ストリングのドレイン選択ゲートトランジスタの無効化を含む、方法。
【請求項9】
前記受信されたブロックアドレス及びサブブロックアドレスが、前記記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、メモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項8に記載の方法。
【請求項10】
前記受信されたブロックアドレス及びサブブロックアドレスが、前記メモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、連想記憶装置に記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項9に記載の方法。
【請求項11】
サブブロックの書き込み操作中に、前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられた第一ブロックアドレス及びサブブロックアドレスを、前記メモリに記憶することと、
をさらに含む、請求項9に記載の方法。
【請求項12】
サブブロックの読取操作中に、前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられた第一ブロックアドレス及びサブブロックアドレスを、前記メモリに記憶することと、
をさらに含む、請求項9に記載の方法。
【請求項13】
メモリセルのサブブロックは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項9に記載の方法。
【請求項14】
前記受信されたブロックアドレス及びサブブロックアドレスが、前記メモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、スタティックランダムアクセスメモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項9に記載の方法。」

第5 引用文献、引用発明等
1.引用文献1について
(1)引用文献1
平成29年5月18日付けの拒絶の理由に引用された引用文献1には、図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)

ア 「[0049]FIG. 1 is a perspective view of a three-dimensional memory cell array 1000 according to an embodiment of the inventive concept.
[0050]Referring to FIG. 1, three-dimensional memory cell array 1000 comprises a substrate 1111, semiconductor pillars 1113, data storage layers 1116, word lines 1211-1293, common source lines 1311-1314, drains 1320, and bit lines 1331-1333.」

(訳文) (訳文は当審で作成した。以下同じ。)
「[0049]図1は、本発明の一実施形態による3次元メモリセルアレイ1000の斜視図である。」
[0050]図1を参照すると、3次元メモリセルアレイ1000は、基板1111と半導体ピラー1113と、データ記憶層1116と、ワード線1211-1293と、コモンソース線1311-1314、1320とビット線1331-1333を備えている。」

イ 「[0075]FIG. 4 is an equivalent circuit diagram of three-dimensional memory cell array 1000 of FIGS. 1 through 3.
[0076]Referring to FIG. 4, NAND strings NS11-NS31 are electrically connected between first bit line BL1 and common source line CSL. Similarly, NAND strings NS12-NS32 are electrically connected between second bit line BL2 and common source line CSL, and NAND strings NS13-NS33 are electrically connected between third bit line BL3 and common source line CSL.」
(中略)
「[0081]The gates of string select transistors SST in the same layer are electrically connected to a string select line SSL extending in the first direction. In this example, the same layer means string select transistors SST having the same depth from common source line CSL. For example, the gates of string select transistors SST of NAND strings NS11-NS13 are electrically connected to first string select line SSL1 extending in the first direction. Similarly, string select transistors SST of NAND strings NS21-NS23 are electrically connected to second string select line SSL2, and string select transistors SST of NAND strings NS31-NS33 are electrically connected to third string select line SSL3.」

(訳文)
「[0075]図4は、図1から図3の3次元メモリセルアレイ1000の等価回路図である。
[0076]図4を参照して、NANDストリングNS11-NS31は、第一ビット線BL1と共通ソース線CSLの間に電気的に接続されている。同様に、NANDストリングNS12-NS32は、第2のビット線2と共通ソース線CSLの間に電気的に接続され、NANDストリングNS13-NS33は、第3のビット線3と共通ソース線CSLの間に電気的に接続されている。」
(中略)
「[0081]同層にストリング選択トランジスタSSTのゲートは、第1の方向に延在するストリング選択線SSLに接続されている。この例で、同層とは、共通ソース線CSLから同じ深さを有するストリング選択トランジスタSSTを意味する。例えば、NANDストリングNS11-NS13のストリング選択トランジスタSSTのゲートは、第1の方向に延在する第1ストリング選択ラインSSL1に電気的に接続されている。同様に、NANDストリングNS21-NS23のストリング選択トランジスタSSTは、第2ストリング選択ラインSSL2に電気的に接続され、NANDストリングNS31-NS33のストリング選択トランジスタSSTが第3ストリング選択ラインSSL3に電気的に接続されている。」

ウ 「[0113]FIG. 11 is a block diagram of a nonvolatile memory device 100 according to an embodiment of the inventive concept.
[0114]Referring to FIG. 11, nonvolatile memory device 100 comprises a main memory cell array 110, a redundancy memory cell array 120, a page buffer block 130, an input/output (I/O) interface 140, an address decoder 150, a fuse block 160, and control logic 170.
[0115]Main memory cell array 110 comprises a plurality of memory cells. Main memory cell array 110 is connected to address decoder 150 through word lines WL. Main memory cell array 110 is connected to page buffer block 130 via bit lines BL. Main memory cell array 110 comprises a three-dimensional memory cell array such as those illustrated in FIGS. 1 through 10.」

(訳文)
「[0113]図11は、本発明の概念の実施形態に係る不揮発性記憶装置100のブロック図である。
[0114]図11を参照して、不揮発性記憶装置100は、メインメモリセルアレイ110、冗長メモリセルアレイ120と、ページバッファブロック130、入力/出力(I/O)インターフェース140、アドレスデコーダ150、ヒューズブロック160と、制御ロジック170とを備えている。
[0115]メインメモリセルアレイ110は、複数のメモリセルを備えている。メインメモリセルアレイ110は、ワード線WLを介してアドレスデコーダ150に接続されている。メインメモリセルアレイ110には、ビット線BLを介してページバッファブロック130に接続されている。メインメモリセルアレイ110は、図1-図10に示すような3次元メモリセルアレイを備えている。」

エ 「[0140]FIG. 13 is a diagram illustrating a repair operation of nonvolatile memory device 100 of FIG. 11 according to an embodiment of the inventive concept. The repair operation of FIG. 13 is performed on a NAND string basis. In the example of FIG. 13 , it will be assumed that a defective cell is present in each of NAND strings NS 11 and NS 2m.
[0141]Referring to FIG. 13 , fuse block 160 comprises a plurality of fuse boxes FB_ 11 - FB_n3 . Each of fuse boxes FB_ 11 #FB_n3 stores address information of a defective cell. Where a repair operation is performed on a NAND string basis, each of fuse boxes FB_ 11 - FB_n3 stores the string select address and the column layer address of a NAND string including a defective cell.
[0142]Specifically, column layer address CL_ADDR and string select address SS_ADDR are necessary to select one NAND string NS. For instance, referring to FIGS. 1 through 10 , one bit line BL and one string select line SSL are selected to select one NAND string NS. Accordingly, where a repair operation is performed on a NAND string basis, each of fuse boxes FB_ 11 - FB_n3 stores string select address SS_ADDR and column layer address CL_ADDR of a defective cell.
[0143]Referring to FIG. 13 , fuse block 160 receives column layer address CL_ADDR and string select address SS_ADDR from the external device. Fuse block 160 compares the received addresses with the addresses of defective cells stored in fuse boxes FB_ 11 - FB_n3 , to determine whether to perform a repair operation.
[0144]In one example, the string select address and the column layer address of NAND string NS 11 are stored in fuse box FB_ 11, and string select address SS_ADDR and column layer address CL_ADDR received from the external device are equal to the string select address and the column layer address stored in fuse box FB_ 11 .」

(訳文)
「[0140]図13は、本発明の概念の実施形態に従った図11の不揮発性記憶装置100の救済動作を示す図である。図13の救済動作は、NANDストリング単位で行われる。図13の例では、不良セルは、NANDストリングNS11及びNS2m毎に存在するものとする。
[0141]図13に示すように、ヒューズブロック160は、複数のヒューズボックスFB_11 - FB_n3とを備えている。ヒューズボックスFB_11 - FB_n3は不良セルのアドレス情報を記憶する。NANDストリング単位で救済動作を行う場所は、ヒューズボックスFB_11 - FB_n3毎に不良セルを含むNANDストリングのストリング選択アドレスとコラム層アドレスが格納されている。
[0142]すなわち、1つのNANDストリングNSを選択するためには、カラム層アドレスCL_ADDRおよびストリング選択アドレスSS_ADDR必要となる。例えば、図1-図10を参照すると、1つのNANDストリングNSを選択するために1本のビット線BLと1本のストリング選択線SSLが選択される。NANDストリング単位で行われる救済動作が行われる場所は、ヒューズボックスFB_11 - FB_n3毎に、不良セルのストリング選択アドレスSS_ADDRおよびコラム層アドレスCL_ADDRが格納されている。
[0143]図13に示すように、ヒューズブロック160は外部装置からコラム層アドレスCL_ADDRおよびストリング選択アドレスSS_ADDRを受信する。ヒューズブロック160は、受信したアドレスとヒューズボックスFB_11 - FB_n3に記憶された不良セルのアドレスを比較して、救済処理を実行するかを決定する。
[0144]一例では、NANDストリング11のストリング選択アドレスとコラム層アドレスはヒューズボックスFB_11に格納されており、外部機器から受信したストリング選択アドレスSS_ADDRおよびコラム層アドレスCL_ADDRヒューズボックスFB_11に記憶されているストリング選択アドレスとコラム層アドレスに等しい。」

オ「[0160]FIG. 15 is a block diagram of a nonvolatile memory device 200 according to embodiment of the inventive concept. 」
(中略)
「[0162]Referring to FIG. 15, nonvolatile memory device 200 comprises a main memory cell array 211, a redundancy memory cell array 212, a spare block 213, a page buffer block 220, an I/O interface 230, a repair address storage circuit 240, an address decoder 250, a repair control unit 260, a control logic 270, and a power-up detector 280.」
(中略)
「[0173]Repair control unit 260 receives address information of a defective cell from repair address storage circuit 240. Repair control unit 260 receives a column layer address CL_ADDR and a string select address SS_ADDR from address decoder 250. Based on the received addresses, repair control unit 260 determines whether to perform a repair operation. 」
(中略)
「[0176]In certain embodiments, where a repair operation is performed on a NAND string basis, repair control unit 260 receives a string select address SS_ADDR and a column layer address CL_ADDR from address decoder 250. Repair control unit 260 compares string select address SS_ADDR and column layer address CL_ADDR with the string select address and the column layer address of the defective cell.
[0177]Where string select address SS_ADDR and column layer address CL_ADDR received from address decoder 250 are equal to the string select address and the column layer address of the defective cell, repair control unit 260 controls I/O interface 230 to select redundancy memory cell array 212.」

(訳文)
「[0160]図15は、本発明の概念の実施形態に係る不揮発性記憶装置200のブロック図である。」
(中略)
「[0162]図15を参照して、不揮発性記憶装置200は、メインメモリセルアレイ211、冗長メモリセルアレイ212と、スペアブロック213、ページバッファブロック220、I/Oインターフェース230、救済アドレス記憶回路240、アドレスデコーダ250、救済制御部260、制御論理回路270と、電源投入検出部280を備えている。」
(中略)
「[0173]救済制御部260は、救済アドレス記憶回路240から不良セルのアドレス情報を受信する。救済制御部260は、アドレスデコーダ250からの列層アドレスCL_ADDRおよびストリング選択アドレスSS_ADDRを受信する。受信したアドレスに基づいて、救済制御部260は、救済作業を行うか否かを判定する。」
(中略)
「[0176]特定の実施形態では、NANDストリング単位で行われる救済動作を行う場合、救済制御部260は、アドレスデコーダ250からのストリング選択アドレスSS_ADDRおよびコラム層アドレスCL_ADDRを受信する。救済制御部260は、ストリング選択アドレスSS_ADDRおよびコラム層アドレスCL_ADDRと欠陥セルのストリング選択アドレスとコラム層アドレスを比較する。
[0177]アドレスデコーダ250からのストリング選択アドレスSS_ADDRおよびコラム層アドレスCL_ADDRが不良セルのストリング選択アドレスとコラム層アドレスに等しい場合、救済制御部260は、I/Oインターフェース230を制御して、冗長メモリセルアレイ212を選択する。」

カ 「[0180]FIG. 16 is a flow chart illustrating a repair operation of nonvolatile memory device 200 of FIG. 15 according to an embodiment of the inventive concept. In the description that follows, example method steps will be indicated by parentheses.」
(中略)
「[0183]Next, repair control unit 260 compares the address of a defective cell, received from repair address storage circuit 240, with the address received from address decoder 250 (S130). Where a repair operation is performed on a column layer basis, repair control unit 260 compares the column layer address of a defective cell with column layer address CL_ADDR received from address decoder 250. Alternatively, where a repair operation is performed on a NAND string basis, repair control unit 260 compares the string select address and the column layer address of a defective cell with string select address SS_ADDR and column layer address CL_ADDR received from address decoder 250.
[0184]Next, it is determined whether the address of a defective cell is equal to the address received from address decoder 250 (S140). Where the address of a defective cell is equal to the address received from address decoder 250 (S140=Yes), a repair operation is performed (S150). Otherwise (S140=No), the method ends.
[0185]Where a repair operation is performed on a column layer basis, repair control unit 260 controls I/O interface 230 so that the column layer of a defective cell is replaced with the column layer of redundancy memory cell array 212. Alternatively, where a repair operation is performed on a NAND string basis, repair control unit 260 controls I/O interface 230 so that the NAND string of a defective cell is replaced with the NAND string of redundancy memory cell array 212.」

(訳文)
「[0180]図16は、本発明の概念の実施形態に従った図15の不揮発性記憶装置200の救済動作を示すフローチャートである。以下の説明では、例示的な方法ステップは、括弧を付して説明する。」
(中略)
「[0183]次に、救済制御部260は、救済アドレス記憶回路240から供給される不良セルのアドレスとアドレスデコーダ250から入力されたアドレスを比較する(S 130 )。救済制御部260は、不良セルのコラム層アドレスとアドレスデコーダ250から受けるコラム層アドレスCL_ADDRを比較して、コラム層単位で行われる救済動作を実行する。あるいは、救済制御部260は、アドレスデコーダ250から受けるストリング選択アドレスSS_ADDRおよびコラム層アドレスCL_ADDRと不良セルのストリング選択アドレスとコラム層アドレスとを比較してNANDストリング単位で行われる救済動作を実行する。
[0184]次に、不良セルのアドレスとアドレスデコーダ250から入力されたアドレスとが等しいかを判別する(S 140 )。不良セルのアドレスはアドレスデコーダ250から入力されたアドレスに等しい場合には(140=Yes)、救済動作が実行される(S 150 )。もしそうでないと(S 140 =No)、本方法は終了する。
[0185]コラム層単位で救済動作が行われる場合は、救済制御部260は、I/Oインタフェース230を制御して、不良セルのコラム層を冗長メモリセルアレイ212のコラム層に置き換えられるようになっている。あるいは、NANDストリング単位で救済動作が行われる場合は、救済制御部260は、I/Oインタフェース230を制御して、不良セルのNANDストリングは、冗長メモリセルアレイ212のNANDストリングに置き換えられるようになっている。」

キ Fig.1には、「複数のメモリセルを備えたsemiconductor pillar 1113を含む3次元メモリセルアレイ」が記載されている。

ク Fig.4には、「複数のメモリセルとstring select transistors SSTから構成されるNAND String NS11を含む3次元メモリセルアレイ1000」の等価回路が記載されている。

ケ Fig.11には、「ヒューズブロック160、複数の3次元メモリセルアレイ1000を含むメインメモリセルアレイ110等から構成される不揮発性記憶装置100」が記載されている。

コ Fig.13には、「外部装置からコラム層アドレスCL_ADDRおよびストリング選択アドレスSS_ADDRを受信し、不良セルを含むNANDストリングのストリング選択アドレスとコラム層アドレスが格納されているヒューズボックスFB_1?FB_nの情報とを比較して、NANDストリングに基づいた救済処理を実行する不揮発性記憶装置。」が記載されている。

サ Fig.15には、「外部装置からコラム層アドレスCL_ADDRおよびストリング選択アドレスSS_ADDRを受信し、不良セルを含むNANDストリングのストリング選択アドレスとコラム層アドレスが格納されている救済アドレス記憶回路240の情報とを比較して、NANDストリングに基づいた救済処理を制御する救済制御部260を備えたする不揮発性記憶装置。」

シ Fig.16には、「不良セルのアドレスと入力されたアドレスとを比較し(S130)、不良セルのアドレスと入力されたアドレスが等しいかを判別し(S 140 ),不良セルのアドレスが入力されたアドレスに等しい場合には救済活動が行われるアクセス制御方法(140=Yes)」が記載されている。

(2)引用装置発明

前記アないしシの記載事項から、引用文献1には以下の発明(以下、「引用装置発明」という。)が記載されているものと認められる。

「複数のメモリセルとストリング選択トランジスタを備えたNANDストリングと、複数のNANDストリングを含むコラム層と、複数のコラム層を含むメモリセルアレイと、不良セルのストリング選択アドレスとコラム層アドレス情報を記憶する救済アドレス記憶回路とを含み、救済記憶回路に記憶された不良セルのストリング選択アドレスとコラム層アドレス情報に基づいて、入力されたストリング選択アドレスとコラム層と救済記憶回路に記憶された不良セルのストリング選択アドレスとコラム層アドレスが一致した場合に、不良メモリセルを含むNANDストリングを冗長メモリセルアレイのNANDストリングに置換を行う動作を制御する救済制御部を有するメモリセルアレイを含む不揮発性記憶装置。」

2.引用文献2について

(1)引用文献2
平成29年5月18日付けの拒絶の理由に引用された引用文献2には、図面とともに次の事項が記載されている。

ア 「[0011]The present invention is directed to provide a flash memory device and control method capable of performing a repair operation without inputting bad block information into a row decoder.」

(訳文)
「本発明はロウデコーダに不良ブロック情報を入力することなく、救済作業を行うことが可能なフラッシュメモリ装置及びその制御方法を提供することを目的とする。」


イ 「[0032]The predecoder 130 may decode a block address BLK_Add and generate block select signals Pi, Qi and Ri for selecting a memory block. The row decoder 140 selects a memory block in response to the block select signals Pi, Qi and Ri from the predecoder 130. When the disable signal /DIS is activated, the predecoder 130 generates block select signals Pi, Qi and Ri to inactivate a memory block corresponding to the input block address Pi, Qi and Ri.」

(訳文)
「プレデコーダ130は、ブロックアドレスBLK_Addをデコードし、メモリブロックを選択するブロック選択信号Pi,Qi,Riを生成してもよい。ロウデコーダ140は、プリデコーダ130からのブロック選択信号Pi,Qi,Riに応答してメモリ・ブロックを選択する。ディセーブル信号/DISが活性化されると、プリデコーダ130は、ブロック選択信号Pi,Qi,Riを生成する入力ブロックアドレスPi,Qi,Riに対応するメモリブロックを非活性化する。」


ウ 「[0043]Referring to FIG. 3, the row decoder 140 may include block decoders BD0 to BDm-1, respectively corresponding to memory blocks. Each of the block decoders BD0 to BDm-1 does not include a storage element indicating a bad block. For example, a block decoder BDx does not have a fuse cut in case of a bad block or a latch for interrupting transferring of block select signals Pi, Qi and Ri. Accordingly, the row decoder 140 may occupy less chip area than that of a convention row decoder having fuses or latches. Referring to FIG. 3, if block select signals Pi, Qi and Ri are all activated, node N4 is set to a high level, and switch transistor NM for disabling a string select line SSL is cut off. A high-voltage switch 144 drives a block word line BWL with a high voltage based on a logic value of the node N4. Whether a memory block is selected may thus be determined only by block select signals Pi, Qi and Ri. Accordingly, a block decoder BDx of the present invention does not require a fuse, a latch or other storage element.」

(訳文)
「図3を参照して、ロウデコーダ140はメモリブロックそれぞれに対応してブロックデコーダBD0からBDm-1を含むことができる。ブロックデコーダBD0からBDm-1の各々は、バッド・ブロックを示す記憶素子を含まない。例えば、ブロックデコーダBDkは、バッドブロックの場合に切断されたヒューズまたはブロック選択信号Pi,Qi,Riの転送を中断するためのラッチを有していない。従って、ロウデコーダ140は、ヒューズあるいはラッチを有する従来のロウデコーダのよりも少ないチップ面積とすることができる。図3を参照して、ブロック選択信号Pi,Qi,Riが全て活性化されると、ノード4Nがハイレベルに設定され、ストリング選択ラインSSLを無効にするスイッチトランジスタNMが遮断される。高電圧スイッチ144は、ノード4の論理値に基づいて高電圧がブロックのワード線BWLを駆動する。メモリブロックが選択されたか否かを、ブロック選択信号Pi,Qi,Riのみによって決定することができる。ブロックデコーダBDkは、ヒューズ、ラッチ、または他の記憶素子を必要としない。」

エ Fig3.には、「欠陥があると判断されたアドレスに対応してString Select line SSL をswitch transistor NMを用いてdisablingする無効化回路技術」が記載されている。


(2)引用発明2
前記アないしエの記載事項から、引用文献2には以下の発明(以下、「引用発明2」という。)が記載されているものと認められる。

「不良メモリセルがあるブロックアドレスに対応してストリング選択ラインSSLを無効にするスイッチトランジスタNMを用いた無効化回路技術。」

第6 対比・判断
1.本願発明1について
(1)本願発明1と引用装置発明との対比

ア 引用装置発明の「ストリング選択トランジスタ」は、メモリセルのドレイン側の接続を選択するので、本願発明1の「ドレイン選択トランジスタ」に相当する。

イ 引用装置発明の「NANDストリング」は、構造的には基板に垂直方向に形成された半導体柱状構造に複数のメモリセルとストリング選択トランジスタを備えるので、前記アを考慮すると、本願発明1の「垂直ストリングは、複数のメモリセルとドレイン選択ゲート(SGD)トランジスタである選択トランジスタとを含む」を満たす。

ウ 引用装置発明の「NANDストリング」は、機能的には、上位階層となるコラム層の中に複数存在するので、前記イを考慮すると、本願発明1の「サブブロック」に相当し、複数存在するので、引用装置発明の「複数のNANDストリング」は、本願発明1の「2つ以上のサブブロック」を満たす。

エ 引用装置発明の「コラム層CL」は、NANDストリングを複数含むから、前記ウを考慮すると、本願発明1の「ブロック」に相当し、複数存在するので、本願発明1の「複数のブロックの少なくとも1つは、2つ以上のサブブロックを含み」を満たす。

オ 引用装置発明の「救済アドレス記憶回路」は、NANDストリング層単位で行われる救済動作を行う場合、不良セルのコラム層アドレスとストリング選択アドレスが記憶されているから、前記ウ、エを考慮すると、下記相違点(1)を除いて、「欠陥があると判定されたサブブロックに関連付けられた第一欠陥ブロックアドレス及び欠陥サブブロックアドレスを記憶するためのメモリ」という点で共通する。

とすると、両者は下記カの点で一致し、下記キの点で相違する。

カ 一致点
メモリセルの複数のブロックであって、前記複数のブロックの少なくとも1つは、2つ以上のサブブロックを含み、前記2つ以上のサブブロックの少なくとも1つは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、複数のメモリセルとドレイン選択ゲート(SGD)トランジスタである選択トランジスタとを含む、メモリセルの複数のブロックと、
欠陥があると判定された欠陥サブブロックに関連付けられた第一欠陥ブロックアドレス及び欠陥サブブロックアドレスを記憶するためのメモリと、
を備える装置。

キ 相違点
相違点(1)
本願発明1では、前記複数のブロックの内で過半数以上のサブブロックに欠陥がある欠陥ブロックに関連付けられた第二欠陥ブロックアドレスを記憶するためのラッチを含む、ブロックディスエーブル回路を有し、前記ブロックディスエーブル回路は、前記第二欠陥ブロックアドレスに一致するブロックアドレスの受信に応答して、前記欠陥ブロックを無効にするように構成されるのに対して、引用装置発明では、当該ブロックディスエーブル回路を有しない点。

相違点(2)
本願発明1では、「欠陥があると判定された欠陥サブブロックに関連付けられた第一欠陥ブロックアドレス及び欠陥サブブロックアドレスを記憶するためのメモリ、及び、ドレイン選択ゲート(SGD)ドライバを含む、サブブロックディスエーブル回路」を有し、「前記サブブロックディスエーブル回路は、前記第一欠陥ブロックアドレス及び前記欠陥サブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記SGDトランジスタを無効にすることにより、前記欠陥サブブロックを無効にするように構成」しているのに対して、引用装置発明では、欠陥があると判定された欠陥サブブロックに関連付けられた第一欠陥ブロックアドレス及び欠陥サブブロックアドレスを記憶するためのメモリを備え、メモリに記憶された不良セルのストリング選択アドレスとコラム層アドレスに基づいて、不良NANDストリングを冗長NANDストリングに置換する救済制御部を有するが、欠陥セルに対する無効化について明記されていない点。

(2)相違点についての判断
相違点(1)について検討する。
本願発明1は、3Dメモリデバイスにおいて、多数のメモリセルから生じる不良メモリセルへの無効化技術を備えたメモリ装置の提供という技術的課題に対して、不良メモリセルの存在するブロックとサブブロックという各階層構造にそれぞれの目的に応じたタグ付けを可能にすることによってメモリアレイをブロック及びサブブロックの単位で選択的に無効にするという解決手段を見いだしたものと認められる。
当該解決手段の具体化手段として、欠陥があると判定された欠陥サブブロックに関連付けられた第一欠陥ブロックアドレス及び欠陥サブブロックアドレスを記憶するためのメモリ、及び、ドレイン選択ゲート(SGD)ドライバを含む、サブブロックディスエーブル回路と、前記複数のブロックの内で過半数以上のサブブロックに欠陥がある欠陥ブロックに関連付けられた第二欠陥ブロックアドレスを記憶するためのラッチを含む、ブロックディスエーブル回路の双方を備えた構成(相違点(1)に相当)は、引用文献1及び引用文献2に記載も示唆もされていない。
そして、本願発明1は当該具体的手段を備えた構成とすることにより、3次元メモリデバイスにおいて、サブブロックのタグ付け及びブロックのタグ付けが可能となり、特に、ブロックのタグ付けに関しては、ブロック内の閾値を超えたサブブロックを、サブブロックに欠陥があると判定して、ブロックをタグ付けすることで、メモリセルのサブブロック及びブロックを選択的に無効にすることができるようになり、ユーザは3次元メモリデバイスにおいて、より多くのメモリ空間を利用できるという格別に有利な効果を奏する(本願明細書【0016】参照)。

したがって、本願発明1は、相違点(2)について検討するまでも無く、当業者が引用文献1および引用文献2に記載された発明に基づいて容易に発明することができたものとは認められない。

2.本願発明2ないし7について
本願発明2ないし7は、本願発明1の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから、前記1(2)のとおり、本願発明1が引用文献1及び引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上、本願発明2ないし7についても、当業者が引用文献1および引用文献2に記載された発明に基づいて容易に発明することができたものとは認められない。

3.本願発明8について
(1)本願発明8と引用制御方法発明との対比
前記1(1)アないしシを参照すると、引用文献1には、以下の発明(以下、「引用制御方法発明」という。)が記載されていると認められる。

「受信されたストリング選択アドレス及びコラム層アドレスと救済アドレス記憶回路に記憶された不良セルのストリング選択アドレス及びコラム層アドレスを比較して救済作業を行うか否かを判定し、受信したストリング選択アドレス及びコラム層アドレスと救済アドレス記憶回路に記憶された不良セルのストリング選択アドレス及びコラム層アドレスが等しい場合には、救済動作が行われ、NANDストリング単位で救済動作が行われる場合は、救済制御部260は、不良セルのNANDストリングを冗長メモリセルアレイの冗長NANDストリングに置き換えるメモリデバイスへのアクセスの制御方法。」

本願発明8と引用制御方法発明とを対比する。

ア 引用制御方法発明の「受信されたストリング選択アドレスとコラム層アドレスCL_ADDR」は、前記1(1)ウ、エを参照すると本願発明8の「受信されたサブブロックアドレスと第一ブロックアドレス」に相当する。

イ 引用制御方法発明の「救済アドレス記憶回路に記憶された不良セルのストリング選択アドレスとコラム層アドレス」は、前記1(1)ウ、エを参照すると「欠陥があると判定されたメモリセルのサブブロックアドレスと第一ブロックアドレス」に相当する

とすると、本願発明8と引用制御方法発明は以下のウの点で一致し、以下のエの点で相違する。

ウ 一致点
受信されたサブブロックアドレス及びブロックアドレスと、欠陥があると判定されたメモリセルのサブブロックに関連付けられて記憶されたサブブロックアドレスと第一ブロックアドレスに一致するか否かの判定を行うメモリデバイスのアクセスの制御方法。

エ 相違点
相違点(1)
本願発明8では、「前記受信されたブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックが過半数以上あるブロックに関連付けされて記憶された第二ブロックアドレスに一致するか否かの判定」を行い、「前記受信されたブロックアドレスが、前記記憶された第二ブロックアドレスに一致するとの判定に応答して、前記記憶された第二ブロックアドレスに関連付けられたブロックの無効化」を行うのに対して、引用制御方法発明では、第二ブロックアドレスを用いる工程が無い点。

相違点(2)
本願発明8では、「受信されたブロックアドレス及びサブブロックアドレスが、記憶された第一ブロックアドレス及びサブブロックアドレスに一致するとの判定に応答して、前記記憶された第一ブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックの無効化」を行い、「前記サブブロックの無効化は、メモリセルの垂直ストリングのドレイン選択ゲートトランジスタの無効化を含む、」方法で行うのに対して、引用制御方法発明では、当該判定に応答して、救済制御部が不良セルのサブブロックを冗長メモリセルアレイのサブブロックに置き換えて救済する点。

(2)相違点についての判断
相違点(1)について検討する。
本願発明8は、3Dメモリデバイスへのアクセス制御方法において、多数のメモリセルとなることから生じる不良メモリセルに対応するための無効化技術の必要性という技術的課題に対して、不良メモリの存在するブロックとサブブロックという各階層構造にそれぞれの目的に応じたタグ付けを可能にすることによってメモリアレイを選択的に無効にするアクセス制御方法という解決手段を見いだしたものと認められる。
当該アクセス制御方法を具体化するために、受信されたサブブロックアドレス及びブロックアドレスと、欠陥があると判定されたメモリセルのサブブロックに関連付けられて記憶されたサブブロックアドレスと第一ブロックアドレスに一致するか否かの判定を行う工程に加えて、受信した受信されたブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックが過半数以上あるブロックに関連付けされて記憶された第二ブロックアドレスに一致するか否かの判定(相違点(1)に相当)を加えたアクセス制御方法は、引用文献1及び引用文献2に記載も示唆もされていない。
そして、本願発明8は当該アクセス制御方法を備えた構成とすることにより、3次元メモリデバイスにおいて、サブブロックのタグ付け及びブロックのタグ付けが可能となり、特に、ブロックのタグ付けに関しては、ブロック内の閾値を超えたサブブロックを、サブブロックに欠陥があると判定して、ブロックをタグ付けすることで、メモリセルのサブブロックに加えてブロックを選択的に無効にすることができるようになり、ユーザは3次元メモリデバイスにおいて、無効化する領域を柔軟に設定することでより多くのメモリ空間を利用できるという格別に有利な効果を奏する(本願明細書【0016】参照)。
したがって、本願発明8は、相違点(2)について検討するまでもなく、当業者が引用文献1及び引用文献2に開示された発明に基づいて容易に発明することができたものとは認められない。

4.本願発明9ないし14について
本願発明9ないし14は、本願発明8の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから、前記3(2)のとおり、本願発明8が引用文献1及び引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上、本願発明9ないし14についても、当業者が引用文献1および引用文献2に記載された発明に基づいて容易に発明することができたものとは認められない。

第7 原査定についての判断
平成29年6月15日付けの補正により、補正後の請求項1ないし7は、「サブブロックディスエーブル回路とブロックディスエーブル回路」という構成を備え、また、請求項8ないし14は「受信したブロックアドレスとサブブロックアドレスを用いて欠陥があると判定されたメモリセルのサブブロックに関連づけられて記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定」を行い、一致する場合には、「前記記憶された第一ブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックの無効化を行い、前記サブブロックの無効化は、メモリセルの垂直ストリングのドレイン選択ゲートトランジスタの無効化を含む」方法で行い、他方、「前記受信されたブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックが過半数以上あるブロックに関連付けされて記憶された第二ブロックアドレスに一致するか否かの判定」を行い、「前記受信されたブロックアドレスが、前記記憶された第二ブロックアドレスに一致するとの判定に応答して、前記記憶された第二ブロックアドレスに関連付けられたブロックの無効化」を行うという構成を備えるものとなった。当該各構成は、原査定における引用文献1には記載されておらず、本願優先日前における周知技術でもないので、本願発明1ないし14は、当業者が原査定における引用文献1に記載された発明に基づいて容易に発明できたものとは認められない。
したがって、原査定を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によって、本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2017-07-18 
出願番号 特願2015-560318(P2015-560318)
審決分類 P 1 8・ 121- WY (G11C)
最終処分 成立  
前審関与審査官 滝谷 亮一  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
飯田 清司
発明の名称 3Dメモリにおけるサブブロックの無効化  
代理人 野村 泰久  
代理人 大菅 義之  

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