異議の決定｜異議2015-700038 - 特許審決データベース

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審決分類	審判全部申し立て 2項進歩性 H01L 審判全部申し立て 1項3号刊行物記載 H01L
管理番号	1331189
異議申立番号	異議2015-700038
総通号数	213
発行国	日本国特許庁(JP)
公報種別	特許決定公報
発行日	2017-09-29
種別	異議の決定
異議申立日	2015-09-29
確定日	2017-07-06
異議申立件数	1
訂正明細書	有
事件の表示	特許第5694119号発明「炭化珪素半導体装置」の特許異議申立事件について,次のとおり決定する。
結論	特許第5694119号の明細書,特許請求の範囲を訂正請求書に添付された訂正明細書,特許請求の範囲のとおり,訂正後の請求項〔1-11〕について訂正することを認める。特許第5694119号の請求項1ないし11に係る特許を維持する。
理由	1 手続の経緯特許第5694119号の請求項1ないし11に係る特許についての出願は,平成23年10月24日(優先権主張平成22年11月25日)に特許出願がなされ,平成27年2月13日にその特許権の設定登録がなされ,その後,その特許について,特許異議申立人宮口聡により特許異議の申立てがなされ,平成28年4月19日付けで取消理由の通知がなされ,同年6月20日付けで特許権者から意見書の提出及び訂正請求がなされ,その訂正の請求に対して特許異議申立人宮口聡から同年9月27日付けで意見書の提出がなされ,平成29年1月6日付けで特許権者に取消理由(決定の予告)の通知がなされ,同年3月10日付けで特許権者から意見書の提出及び訂正請求(以下「本件訂正請求」という。)がなされ,当審から申立人に対し通知書を送付し期間を指定して意見書を提出する機会を与えたが,申立人からの意見書の提出はなかった。 2 訂正の適否についての判断 (1)訂正の内容本件訂正請求による訂正の内容は以下のアないしオのとおりである。ア訂正事項1 特許請求の範囲の請求項1に, 「前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在するバリアメタル層とを備えた炭化珪素半導体装置。」と記載されているのを, 「前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層とを備え,周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である炭化珪素半導体装置。」に訂正する(請求項1の記載を引用する請求項2,3,5ないし9,11も同様に訂正する)。イ訂正事項2 特許請求の範囲の請求項2に, 「前記バリアメタル層は,少なくともTiを含む金属層である」と記載されているのを, 「前記バリアメタル層は,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される」に訂正する(請求項2の記載を引用する請求項3,5ないし9,11も同様に訂正する)。ウ訂正事項3 特許請求の範囲の請求項4に, 「前記半導体層上に配設されたｐ型ポリシリコンおよびn型ポリシリコンから成る温度センスダイオードと,前記ｐ型ポリシリコンに接続するアノード電極と,前記n型ポリシリコンに接続するカソード電極とをさらに備え,前記バリアメタル層は,前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設されている請求項1から請求項3のいずれか一項記載の炭化珪素半導体装置。」と記載されているのを, 「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと,前記ゲート電極上を覆う層間絶縁膜と,前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と,前記ゲート電極に接続するゲートパッドと,前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層とを備え,前記半導体層上に配設されたｐ型ポリシリコンおよびn型ポリシリコンから成る温度センスダイオードと,前記ｐ型ポリシリコンに接続するアノード電極と,前記n型ポリシリコンに接続するカソード電極とをさらに備え,前記バリアメタル層は,前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設されている炭化珪素半導体装置。」に訂正する(請求項4の記載を引用する請求項5ないし11も同様に訂正する)。エ訂正事項4 発明の詳細な説明の段落【0009】に, 「前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,アルミニウムの拡散を抑制するバリアメタル層とを備えるものである。」と記載されているのを, 「前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層とを備え,周囲温度が125℃で前記ゲート電極と前記ソース電極の間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内であるものである。」に訂正する。オ訂正事項5 発明の詳細な説明の段落【0010】に, 「ソース電極と層間絶縁膜との間,並びにゲートパッドとゲート電極との間に,アルミニウムの拡散を抑制するバリアメタル層を介在させることにより,」と記載されているのを, 「ソース電極と層間絶縁膜との間,並びにゲートパッドとゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層を設け,周囲温度が125℃でゲート電極とソース電極の間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,ゲート電極とソース電極の間のしきい値電圧の初期値からの低下量が2V以内とすることにより,」に訂正する。 (2)訂正の目的の適否,特許請求の範囲の拡張・変更の存否,新規事項の有無,及び一群の請求項についてア訂正事項1について訂正事項1は,請求項1の炭化珪素半導体装置について,「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である」ことをさらに特定するものであるから,特許請求の範囲の減縮を目的とするものであって,実質上特許請求の範囲を拡張し,又は変更するものではない。また,上記特定された事項は,本件特許の願書に添付した明細書(以下「本件特許明細書」という。)の段落【0017】及び【0018】に記載されているから,訂正事項1は新規事項の追加に該当しない。イ訂正事項2にいついて訂正事項2は,請求項2の「バリアメタル層」について,「前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成され」た構成をさらに特定するものであるから,特許請求の範囲の減縮を目的とするものであって,実質上特許請求の範囲を拡張し,又は変更するものではない。また,上記特定された事項は,本件特許明細書の段落【0015】及び図2(a)に記載されているから,訂正事項2は新規事項の追加に該当しない。ウ訂正事項3について訂正事項3は,請求項1を引用する請求項4を独立形式とし,引用しないものとすることを目的とするものであって,実質上特許請求の範囲を拡張し,又は変更するものではなく,また,新規事項の追加にも該当しない。エ訂正事項4について訂正事項1に伴い,発明の詳細な説明の記載を整合させるものであるから,明瞭でない記載の釈明を目的とするものであって,実質上特許請求の範囲を拡張し,又は変更するものではなく,また,新規事項の追加にも該当しない。オ訂正事項5について訂正事項1に伴い,発明の詳細な説明の記載を整合させるものであるから,明瞭でない記載の釈明を目的とするものであって,実質上特許請求の範囲を拡張し,又は変更するものではなく,また,新規事項の追加にも該当しない。カ一群の請求項について本件訂正請求による訂正は,請求項1と,請求項1を直接あるいは間接に引用する全ての請求項である請求項2ないし11を対象とするものであるから,上記訂正事項1ないし5に係る各訂正は,一群の請求項ごとに請求されたものである。 (3)小括以上のとおりであるから,本件訂正請求による訂正は,特許法第120条の5第2項第1号,第3号及び第4号に掲げる事項を目的とするものであり,かつ,同条第4項,及び,同条第9項において準用する同法第126条第4項から第6項までの規定に適合するので,訂正後の請求項〔1-11〕について訂正を認める。 3 特許異議の申立てについて (1)本件特許発明本件訂正請求により訂正された請求項1ないし11に係る発明(以下「本件特許発明1ないし本件特許発明11」という。)は,本件訂正請求書に添付された訂正特許請求の範囲の請求項1ないし11に記載された次の事項により特定されるとおりのものである。「【請求項1】炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと, 前記ゲート電極上を覆う層間絶縁膜と, 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と, 前記ゲート電極に接続するゲートパッドと, 前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層とを備え, 周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である炭化珪素半導体装置。【請求項2】前記バリアメタル層は,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される請求項1記載の炭化珪素半導体装置。【請求項3】前記主トランジスタセルと共通のゲート電極および前記主トランジスタセルとは個別のアルミニウムを含むソース電極を有する電流センスセルをさらに備え, 前記バリアメタル層は,前記電流センスセルのソース電極と前記層間絶縁膜との間にも配設されている請求項1または請求項2記載の炭化珪素半導体装置。【請求項4】炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと, 前記ゲート電極上を覆う層間絶縁膜と, 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と, 前記ゲート電極に接続するゲートパッドと, 前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層とを備え, 前記半導体層上に配設されたｐ型ポリシリコンおよびn型ポリシリコンから成る温度センスダイオードと, 前記ｐ型ポリシリコンに接続するアノード電極と, 前記n型ポリシリコンに接続するカソード電極とをさらに備え, 前記バリアメタル層は,前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設されている炭化珪素半導体装置。【請求項5】前記バリアメタル層は,厚さ40nm以上のTi層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項6】前記バリアメタル層は,厚さ90nm以上のTiN層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項7】前記バリアメタル層は,厚さ130nm以上のTiSi層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項8】前記バリアメタル層は,TiSi層およびTi層から成る二層構造である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項9】前記バリアメタル層は,TiN層およびTi層から成る二層構造である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項10】前記バリアメタル層は,TiSi層,TiN層,TiSi層とTi層との二層構造,およびTiN層とTi層との二層構造のいずれかである請求項4記載の炭化珪素半導体装置。【請求項11】前記ソース領域における前記ソース電極との接続部分に形成された,前記半導体層と金属との化合物層をさらに備える請求項1から請求項10のいずれか一項記載の炭化珪素半導体装置。」 (2)取消理由の概要平成29年1月6日付けで通知した取消理由(決定の予告)は,本件特許発明1,5及び11は,刊行物である甲1に記載された発明であるから,本件発明1,5及び11係る特許は,特許法第29条第1項の規定に違反して特許されたものであって取り消されるべきものである。また,本件特許発明1,2,5ないし9及び11は,刊行物である甲1に記載された発明及び刊行物である甲2ないし甲4の記載事項に基いて当業者が容易に発明をすることができたものであり,本件特許発明3は,刊行物である甲1に記載された発明及び刊行物である甲2ないし甲5の記載事項に基いて当業者が容易に発明をすることができたものであるから,本件特許発明1ないし3,5ないし9及び11に係る特許は,特許法第29条第2項の規定に違反して特許されたものであって取り消されるべきものである。甲1:ECSTｒanｓacｔiｏnｓ,Vｏl.6 Nｏ.2 ｐｐ.213-219(2007) 甲2:特開2001-237159号公報甲3:特開平6-244287号公報甲4:特開平3-3270号公報甲5:特開2010-258328号公報甲6:特開2003-68759号公報 (3)甲1ないし甲6の記載及び甲1発明についてア甲1の記載事項甲1には,以下の記載がある。 (ア)「Actual ILD Penetration on 4H-SiC DMOS Description and Analysis of Failure Six vertically structured n^(+) polycrystalline Si(poly-Si) gate n^(-)channel power MOSFETs(DMOS) fabricated on 4H-SiC were subjected to a storage life test at 500℃ in an Ar ambient. As shown in Fig.1,the devices incorporated a 2-μm-thick Al interconnect with a 50-nm-thick Ti bottom layer and a 1-μm-thick layered SG/PSG ILD grown by APCVD(2). The notations SG and PSG stand for undoped and phosphorusdoped silicate glass, respectively. 」(第213頁28行?35行) (当審訳:「4H-SiC DMOS上の実際のILD挿入故障の説明及び分析 4H-SiC で作成される六方晶構造n^(+)多結晶Si(ポリSi)ゲートn^(-)チャネルパワーMOSFET(DMOS)は,アルゴン雰囲気の500℃,保管寿命試験を受けた。図1に示すように,デバイスは,厚さ50ナノメートルのTi最下層と相互接続された厚さ2-μmのAlと,APCVD(2)によって成長した厚さ1-μmの積層されたSG/PSG ILDとが合体されている。SGとPSGの表記は,それぞれ,ドープされていないかリンでドープされていることを表す。」) (イ)4H-SiC 上のDMOSデバイスの構造が記載された図1には,図1(a)に保管寿命試験前の上面写真,図1(b)に上面写真におけるA-A’の断面図,図1(c)に上面写真におけるB-B’の断面図,図1(d)に上面写真におけるC-C’の断面図が記載されている。 (ウ)図1(a)のDMOSデバイスの上面写真には,左側にDMOSデバイスの略3分の1の面積を占める「S」と記載された領域が形成され,右側にDMOSデバイスの略3分の1の面積を占める「G」と記載された領域が形成された構成が記載されている。 (エ)図1(c)の断面図には,中央部において,SiC 上に,Gaｔe ｏｘide(40nm),Pｏlｙ-Si(350nm),ILD(1μm),Ti/Al(50/2000nm)がこの順に積層され,右側部において,SiC 上に,Gaｔe ｏｘide,Pｏlｙ-Si,NiSiｘ,Ti/Alがこの順に積層され,左側部において,SiC 上に,Field ｏｘide,ILD,Ti/Alがこの順に積層され,Ti/Alは左側部と中央部は連続しているが,右側部は中央部から分離している構造が記載されている。 (オ)図1(d)の断面図には,中央部において,SiC 上に,n^(+)領域,NiSiｘ,Ti/Alがこの順に積層され,左側部において,SiC 上に,Field ｏｘide,ILD,Ti/Alがこの順に積層され,左側部のTi/Alは,ILDを上面から右側面にかけて覆い,中央部のTi/Alに連続して形成されているが,右側部のTi/Alとは分離している構造が記載されている。 (カ)図1(b)の断面図には,SiC 上に,Pｏlｙ-Si,ILD,Ti/Alがこの順に積層され,ILDの上面から側面にかけてTi/Alが形成された部分を「E」とした構造が記載され,図3(a)には,該「E」の部分として,ILDの上面とILDの側面がなす角は90度より大きいため,ILDの側面がILDの上面に対して垂直面ではなく傾斜面になており,Ti/AlがILDの上面からILDの該傾斜面となっている側面上に実際に積層されている走査電子顕微鏡写真が記載されている。 (キ)ここで,Ti/Alの接続について検討すると,図1(d)に記載された中央部のTi/Alは,NiSiｘを介してSiC上部に形成されたn+領域に接続され,図1(c)に記載された右側部のTi/Alは,NiSiｘを介してPｏlｙ-Siに接続され,図1(c)に記載されたILDはPｏlｙ-Siを上面から側面にかけて覆う構成が記載されている。イ甲1発明上記アの記載事項から,甲1には,下記の発明(以下「甲1発明」という。)が記載されていると認められる。「SiC上にGaｔe ｏｘide,Pｏlｙ-Siが順に形成され,また,前記SiC上部にn^(+)領域が形成されたDMOSデバイスであって, 前記Pｏlｙ-Si上面を覆うILDが形成され, 前記ILD上に形成されたTi/AlはNiSiｘを介して前記n^(+)領域に接続され, 前記Pｏlｙ-Si上に形成されたTi/AlはNiSiｘを介して前記Pｏlｙ-Siに接続され, 前記ILD上に形成されたTi/Alと前記Pｏlｙ-Si上に形成されたTi/Alとは,厚さ50nmのTi最下層と相互接続された厚さ2μmのAlからなり,両Ti/Alは分離している, DMOSデバイス。」ウ甲2の記載事項甲2には,以下の記載がある。「【0003】配線金属層は,主にAlを主成分としたアルミ配線層が一般的である。アルミ配線層がトランジスタ素子を形成するSiと接続される部分では,下地にバリア層が必要である。このバリア層によりAlのスパイク現象やSiの析出防止ができる。また,配線金属層の最上面は反射防止膜を形成する必要がある。この反射防止膜によりリソグラフィ工程におけるハレーションの防止ができる。【0004】前者のバリア層は,例えばTiN/Ti積層であり,後者の反射防止膜は,例えばTiN層である。このような積層構造の配線金属層をウェハ全面に形成しておき,長期間保管することになると,TiN層の応力の集積が進む。」エ甲3の記載事項甲3には,以下の記載がある。「【0030】バリアメタル層23Aは,アルミニウム合金層23B下に形成されている。バリアメタル層23Aを形成することで第1の接続孔24に,単結晶珪素の析出による接触抵抗値の増加が生じないようにすることができる。また,アルミニウム合金層23BとP型半導体基板21とのシリコンが相互拡散して第1の接続孔24部分にアルミスパイクが発生しないように作用している。バリアメタル層23Aは,スパッタ法で堆積したチタン層と反応性スパッタ法で堆積した窒化チタン層の二層で構成している。チタン層の厚さは10?40nm程度で,窒化チタン層の厚さは40?150nm程度である。」オ甲4の記載事項甲4には,以下の記載がある。「バリア性を改善して上記問題を解決する手段としてはチタン層31をチタンシリサイド(TiSi_(2))に置き換えて,チタンシリサイド(TiSi_(2))/チタンナイトライド(TiN)の積層膜をバリアメタル層として用いるものが知られている。」(第3頁左上欄14行?19行) カ周知技術上記ウ及びオの記載事項から,下記の事項は周知技術であると認められる。「半導体デバイスでは,配線金属としてアルミ配線が用いられるが,その際,Alのスパイク現象等を防止するために下地としてバリア層が必要であること,及びバリア層としてTiN/Ti積層が利用されること。」キ甲5の記載事項甲5には,以下の記載がある。 (ア)「【0008】 SiCやGaNを用いたパワーMOSFETではMOSFETの移動度がシリコンと比較して低いために,さまざまな工夫をして,それを克服するような検討が重ねられている。・・・中略・・・・【0009】ところが,これらの手段は,そのどの方法においても,上述で議論した負荷短絡耐量において大きな問題が発生する。すなわち,上記のどの手段においてもMOSFETの抵抗を小さくすることが,短絡電流値の増加を招くという点である。・・・中略・・・【0010】このような状況を回避するためには,上述のように電流制限機能を備えることが必須となる。図11や図12はその一例である電流制限の保護機能付MOSFETの回路図である。すなわち,図11に示すように,主トランジスタ3とは別に主電流をモニタするセンストランジスタ4のソース側にセンス抵抗5を挿入する。・・・中略・・・【0015】以下に添付図面を参照して,この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図1は,本発明にかかる半導体装置の構成の一例を示す断面図である。この実施例では主トランジスタがトレンチMOSFETの場合で,電流モニタする電流センスMOS36が主トランジスタ35と分離されて,同一半導体基板上に形成されている。」 (イ)図11には,主トランジスタ3のゲートとセンストランジスタ4のゲートを接続して,共通のゲート電圧が供給される回路図が記載されている。 (ウ)以上の記載から,甲5には以下の事項が記載されていると認められる。「SiCを用いたパワーMOSFETでは,電流制限機能を備えることが必須であり,そのために,主トランジスタの主電流をモニタする電流センストランジスタを主トランジスタと同一半導体基板上に形成し,主トランジスタのゲートと電流センストランジスタのゲートに共通のゲート電圧を印加すること。」ク甲6の記載事項甲6には,以下の記載がある。「【0033】感温ダイオード8は,高不純物濃度のn型層28の上に形成された層間膜22の上において,多結晶シリコンからなるn型領域8aおよびｐ型領域8bを接合して形成されたものであり,複数(本実施例では2つ)設けられている。このn型層28は,ソース層16と同様に第1不純物領域14の上に形成されたものであるが,ソース層16とは電気的,空間的に分離されている。複数の感温ダイオード8は,Al配線26を介して,温度測定用端子G2からソース端子Sに向けて順方向に,直列に接続されている。」 (4)判断ア本件特許発明1と甲1発明の対比 (ア)甲1発明の「SiC」,「Gaｔe ｏｘide」,「Pｏlｙ-Si」,「n^(+)領域」,「ILD」は,本件特許発明4の「炭化珪素半導体である半導体層」,「ゲート絶縁膜」,「ゲート電極」,「半導体層の上部に形成された不純物領域であるソース領域」,「層間絶縁膜」に相当しており,甲1発明の「DMOSデバイス」は,SiC上に形成されたDMOSデバイスであるから,「炭化珪素半導体装置」と呼び得るものである。 (イ)上記(ア)の記載事項から,甲1発明は,「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセル」を含むものであることは明らかである。 (ウ)甲1発明の「ILD上に形成されたTi/Al」は,ソース領域である「n^(+)領域」に接続され,アルミニウムを含むものであるから,本件特許発明1の「前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極」に相当する。 (エ)甲1発明の「Pｏlｙ-Si上に形成されたTi/Al」は,Pｏlｙ-Siに接続されており,導電膜といえるものでもある。また,本件特許発明1の「ゲートパッド」も導電膜といえるものでもある。よって,本件発明1と甲1発明とは,「前記ゲート電極に接続する導電膜」を有している点で共通している。 (オ)以上の対応関係から,本件特許発明1と甲1発明とは,下記(カ)の点で一致し,下記(キ)ないし(ケ)の点で相違する。 (カ)一致点「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと, 前記ゲート電極上を覆う層間絶縁膜と, 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と, 前記ゲート電極に接続する導電膜とを備えた炭化珪素半導体装置。」 (キ)相違点1 本件特許発明1は,「前記ゲート電極に接続するゲートパッド」を備えているのに対し,甲1発明は,Pｏlｙ-Siに接続される「Pｏlｙ-Si上に形成されたTi/Al」を備えている点。 (ク)相違点2 本件特許発明1は,「前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層」を備えているのに対し,甲1発明は,「ILD上に形成されたTi/Al」と「ILD」の間,「Pｏlｙ-Si上に形成されたTi/Al」と「Pｏlｙ-Si」の間にはバリアメタル層を備えていない点。 (ケ)相違点3 本件特許発明1は,「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である」のに対し,甲1発明はそのようものであるか定かではない点。イ本件特許発明1ないし3,5ないし9,11についての判断 (ア)本件特許発明1について相違点3について検討する。甲1発明の「ILD上に形成されたTi/Al」及び「Pｏlｙ-Si上に形成されたTi/Al」は,「厚さ50nmのTi最下層と相互接続された厚さ2μmのAl」からなるものであるから,甲1発明の「ILD上に形成されたTi/Al」では,ILDとAlとの間に厚さ50nmの「Ti」の層が介在した積層構造であり,甲1発明の「Pｏlｙ-Si上に形成されたTi/Al」では,Pｏlｙ-SiとAlとの間に厚さ50nmの「Ti」の層が介在したものといえることから,甲1発明においても,ILDとAlとの間に介在することになる「Ti」及びPｏlｙ-SiとAlとの間に介在することになる「Ti」は,「アルミ(Al)の拡散を抑制するバリアメタル層」としての機能を有するものであると認められるところ,「HTGBマイナス試験」の実施後における「しきい値電圧」の変動については,甲1ないし甲6には,記載も示唆もされていない。そうすると,相違点3は実質的な相違点であるから,本件特許発明1は,甲1に記載された発明ではない。そして,甲1発明において,ILDとAlとの間,「Ti」及びPｏlｙ-SiとAlとの間に,「アルミ(Al)の拡散を抑制するバリアメタル層」を介在させていたとしても,甲1発明を「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である」構成とすることは,当業者であっても甲1発明,甲1ないし甲6に記載された事項に基いて容易に発明できたとはいえない。 (イ)本件特許発明1の構成を全て含む本件特許発明2,3,5ないし9,11について本件特許発明5及び11は,本件特許発明1を更に減縮したものであるから,上記本件特許発明1についての判断と同様の理由により,甲1に記載された発明ではなく,さらに,上記甲1発明,甲1ないし甲6に記載された事項に基いて当業者が容易になし得るものでもない。また,本件特許発明2,3,6ないし9も,本件特許発明1を更に減縮したものであるから,上記本件特許発明1についての判断と同様の理由により,上記甲1発明,甲1ないし甲6に記載された事項に基いて当業者が容易になし得るものではない。ウ本件特許発明4と甲1発明の対比 (ア)甲1発明の「SiC」,「Gaｔe ｏｘide」,「Pｏlｙ-Si」,「n^(+)領域」,「ILD」は,本件特許発明4の「炭化珪素半導体である半導体層」,「ゲート絶縁膜」,「ゲート電極」,「半導体層の上部に形成された不純物領域であるソース領域」,「層間絶縁膜」に相当しており,甲1発明の「DMOSデバイス」は,SiC上に形成されたDMOSデバイスであるから,「炭化珪素半導体装置」と呼び得るものである。 (イ)上記(ア)の記載事項から,甲1発明は,「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセル」を含むものであることは明らかである。 (ウ)甲1発明の「ILD上に形成されたTi/Al」は,ソース領域である「n^(+)領域」に接続され,アルミニウムを含むものであるから,本件特許発明4の「前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極」に相当する。 (エ)甲1発明の「Pｏlｙ-Si上に形成されたTi/Al」は,Pｏlｙ-Siに接続されており,導電膜といえるものでもある。また,本件特許発明4の「ゲートパッド」も導電膜といえるものでもある。よって,本件発明1と甲1発明とは,「前記ゲート電極に接続する導電膜」を有している点で共通している。 (オ)以上の対応関係から,本件特許発明4と甲1発明とは,下記(カ)の点で一致し,下記(キ)ないし(ケ)の点で相違する。 (カ)一致点「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと, 前記ゲート電極上を覆う層間絶縁膜と, 前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と, 前記ゲート電極に接続する導電膜とを備えた炭化珪素半導体装置。」 (キ)相違点4 本件特許発明4は,「前記ゲート電極に接続するゲートパッド」を備えているのに対し,甲1発明は,Pｏlｙ-Siに接続される「Pｏlｙ-Si上に形成されたTi/Al」を備えている点。 (ク)相違点5 本件特許発明4は,「前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層」を備えているのに対し,甲1発明は,「ILD上に形成されたTi/Al」と「ILD」の間,「Pｏlｙ-Si上に形成されたTi/Al」と「Pｏlｙ-Si」の間にはバリアメタル層を備えていない点。 (ケ)相違点6 本件特許発明4は,「前記半導体層上に配設されたｐ型ポリシリコンおよびn型ポリシリコンから成る温度センスダイオードと,前記ｐ型ポリシリコンに接続するアノード電極と,前記n型ポリシリコンに接続するカソード電極とをさらに備え,前記バリアメタル層は,前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設されている」のに対して,甲1発明はそのような構成を備えていない点。エ本件特許発明4ないし11についての判断 (ア)本件特許発明4について相違点6について検討する。パワー半導体デバイスにおいて,高温度による破壊から保護するために,FETが形成される同一基板上にn型領域8aとｐ型領域8bを接合した感温ダイオード8を形成し,Al配線で接続することは,甲6の段落【0033】に記載されている。しかしながら,甲6には,温度ダイオードのｐ型領域8b上及びn型領域8a上にバリアメタル層を介してアノード電極及びカソード電極を形成することは,記載も示唆もされていない。また,上記相違点6に係る構成が,周知技術であるとも認められない。そして,本件特許発明4は相違点6の構成により,本件特許明細書の段落【0060】に記載された,「温度センスダイオード120のｐ型ポリシリコン123とアノード電極121との接続部分,並びに,n型ポリシリコン124とカソード電極122との接続部分に,バリアメタル層9を介在させることにより,それらの接続部分における電気的コンタクトが改善される。その結果,温度センスダイオード120の温度特性が安定し,精度よくMOSFETチップ100の温度を検出でき,MOSFETの動作の安定化に寄与できる。」という格別の作用効果を奏するものである。したがって,本件特許発明4は,甲1発明,甲1ないし甲6に記載された事項及び周知技術に基いて,当業者が容易に発明をすることができたものとはいえない。 (イ)本件特許発明4の構成を全て含む本件特許発明5ないし11について本件特許発明5ないし11は,本件特許発明4を更に減縮したものであるから,上記本件特許発明4についての判断と同様の理由により,上記甲1発明,甲1ないし甲6に記載された事項に基いて当業者が容易になし得るものでもない。オ取消理由通知において採用しなかった特許異議申立理由異議申立人の平成28年9月28日を受付日とする意見書では,取消理由通知に通知していない異議申立書の証拠方法に提示した「甲第5号証」(特開2010-244977号公報)に,取消理由通知に通知した甲6の感温ダイオードを組み合わせた場合に,「ポリシリコンとアルミ電極との間にもバリア導体層が形成されるのが自然であり,本願発明の構成要件M:前記バリアメタル層は,前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設することは容易想到できる」と主張している。しかしながら,トランジスタでは層間絶縁膜を貫通してAlスパイクによる短絡防止のためにバリアメタル層が形成されているところ,ダイオードでは,例えばｐ型ポリシリコンとアノード電極との間には層間絶縁膜は存在しておらず,トランジスタにおいて必要とされるバリアメタル層がダイオードにおいても必要であるとは認められない。また,甲6には「前記バリアメタル層は,前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設」することは開示も示唆もされていない。同様に,甲1ないし甲5,異議申立人が証拠方法として提示した「甲第4号証」(国際公開第2010/110246号パンフレット)及び「甲第5号証」(特開2010-244977号公報)にも,相違点6に係る構成は記載も示唆もされておらず,相違点6に係る構成が,周知技術であるとも認められない。そして,本件特許発明4は,相違点6の構成により上記(ア)に記載した格別な作用効果を奏するものであり,この効果は,甲1発明,甲1ないし甲6,異議申立人が証拠方法として提示した「甲第4号証」及び「甲第5号証」に記載された事項から予測し得るものではないので,異議申立人の上記主張を採用することはできない。なお,上記意見書の参考資料3(特開2010-129707号公報)に基づく異議申立人の主張は,申立理由の要旨を変更するものであるから,これについても採用することはできない。カ小括以上のとおり,本件特許発明1ないし11は,甲1発明,甲1ないし甲6に記載された事項及び周知技術に基いて,当業者が容易に発明をすることができたものとはいえない。 5 むすび以上のとおりであるから,取消理由通知に記載した取消理由及び特許異議申立書に記載した特許異議申立理由によっては,本件請求項1ないし11に係る特許を取り消すことはできない。また,他に本件請求項1ないし11に係る特許を取り消すべき理由を発見しない。よって,結論のとおり決定する。
発明の名称	(54)【発明の名称】炭化珪素半導体装置【技術分野】【0001】本発明は、炭化珪素半導体装置に関するものである。【背景技術】【0002】高耐圧、低損失および高耐熱性を実現できる次世代のスイッチング素子として、炭化珪素(SiC)を用いて形成した半導体素子(MOSFET(Meｔal ｏｘide ｓemicｏndｕcｔｏｒ field effecｔｔｒanｓiｓｔｏｒ)やIGBT(Inｓｕlaｔed Gaｔe Biｐｏlaｒ Tｒanｓiｓｔｏｒ)など)が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。【0003】従来のSiCを用いたMOSFET(SiC-MOSFET)では、ソース領域上にオーミックコンタクトをとるためのシリサイド層を形成し、その上にアルミニウム(Al)のソース電極を成膜した構成を有するのが一般的であった(例えば下記の特許文献1)。特許文献1には、ソース領域のシリサイド層とアルミのソース電極との間にTiの金属層が介在する構成が開示されており、その金属層がAlの拡散を抑制するバリアメタルとして機能することが示されている。【先行技術文献】【特許文献】【0004】【特許文献1】特開2009-194127号公報【発明の概要】【発明が解決しようとする課題】【0005】従来のSiC-MOSFETでは、HTGB(High Temｐeｒaｔｕｒe Gaｔe Biaｓ)試験など、ゲート・ソース間に連続的に電圧印加を実施する信頼性試験により、ゲート・ソース間しきい値電圧(VGSｔh)が経時的に低下する問題があった。【0006】しきい値電圧が低下すると、MOSFETの伝達特性(入出力比)が大きくなるため、実使用時に過電流が流れ、当該MOSFETの破壊を引き起こす可能性がある。また、ターンオン時のスイッチング速度も速くなるため、複数のMOSFETセルを備える半導体チップにおいて、MOSFETセルの動作が不均一になることに起因して破壊が生じる場合もある。試験の際には電気特性に問題がなくても、長期間に渡ってゲート・ソース間に電圧ストレスがかけられた結果しきい値電圧が低下し、上記と同様の問題を引き起こす可能性もある。【0007】また、SiCデバイスは高温でも優れた電気特性を得ることができるため、高温条件下での活用も期待されている。しかし高温条件下では、ソース電極に使用されるAlが、ゲート・ソース間の絶縁を確保する層間絶縁膜を腐食させたり、ゲート配線を構成するポリシリコン内へ侵入する「Alスパイク」を発生させたりして、ゲート・ソース間の短絡を引き起こす場合がある。【0008】本発明は以上のような課題を解決するためになされたものであり、しきい値電圧の経時的な低下を抑制でき、またアルミ配線による絶縁膜の腐食やAlスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供することを目的とする。【課題を解決するための手段】【0009】本発明に係る炭化珪素半導体装置は、炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたポリシリコンのゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、前記ゲート電極に接続するアルミニウムを含むゲートパッドと、前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、少なくともTiを含むバリアメタル層とを備え、周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し、試験時間が240時間のHTGBマイナス試験において、前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内であるものである。【発明の効果】【0010】ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間のそれぞれに介在し、少なくともTiを含むバリアメタル層を設け、周囲温度が125℃でゲート電極とソース電極との間に-20Vの電圧を印加し、試験時間が240時間のHTGBマイナス試験において、ゲート電極とソース電極との間のしきい値電圧の初期値からの低下量が2V以内とすることにより、トランジスタのゲート電極の電圧ストレスに起因するしきい値電圧の低下が抑制される。従って、MOSFETは動作の安定性を向上させることができる。また、高温条件下においても、ソース電極およびゲートパッドに含まれるAlによって層間絶縁膜が腐食されたり、ポリシリコンのゲート電極にAlスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。【図面の簡単な説明】【0011】【図1】実施の形態1に係る半導体装置を備える半導体チップの上面図である。【図2】実施の形態1に係る半導体チップのMOSFETセル部およびゲートパッド領域の断面図である。【図3】HTGBマイナス試験時間とMOSFETのしきい値電圧の変化量との関係を示す図である。【図4】Tiのバリアメタル層の厚さとMOSFETのしきい値電圧の変化量との関係を示す図である。【図5】TiNのバリアメタル層の厚さとMOSFETのしきい値電圧の変化量との関係を示す図である。【図6】実施の形態2に係る半導体装置を備える半導体チップの上面図である。【図7】実施の形態2に係る半導体装置の電流センスセル部の断面図である。【図8】Tiのバリアメタル層の厚さとMOSFETのしきい値電圧の変化量との関係を示す図である。【図9】TiSiのバリアメタル層の厚さとMOSFETのしきい値電圧の変化量との関係を示す図である。【図10】実施の形態5に係るに係る半導体チップのMOSFETセル部およびゲートパッド領域の断面図である。【図11】HTGBマイナス試験時間とMOSFETのしきい値電圧の変化量との関係を示す図である。【図12】実施の形態6に係るに係る半導体チップのMOSFETセル部およびゲートパッド領域の断面図である。【図13】HTGBマイナス試験時間とMOSFETのしきい値電圧の変化量との関係を示す図である。【図14】実施の形態7に係る半導体装置を備える半導体チップの上面図である。【図15】実施の形態7に係る半導体装置の温度センスダイオード部の断面図である。【発明を実施するための形態】【0012】＜実施の形態1＞図1は、本発明の実施の形態1に係る半導体装置を備える半導体チップの上面図である。ここでは半導体装置の一例としてSiC-MOSFETを示す。当該MOSFETが搭載されるMOSFETチップ100の上面には、ソース電極101とゲート電極に接続するゲートパッド102が配設される。またMOSFETチップ100の外周部には、終端構造としてフィールドリミッティングリング103が設けられている。【0013】図2は、MOSFETチップ100の断面図であり、図2(a)はMOSFETセル部の断面(図1のA-A線に沿った断面)、図2(b)はゲートパッド部の断面(図1のB-B線に沿った断面)をそれぞれ示している。MOSFETチップ100には、図2(a)に示す構造のセルが並列に複数個設けられ、各セルのゲート電極はゲートパッド102に接続される。【0014】当該MOSFETは、n^(+)バッファ層1となるSiC基板と、その上にn^(-)ドリフト層2となるエピタキシャル成長層とから成るエピタキシャル基板を用いて形成されている。図2の如く、n^(-)ドリフト層2の上部にはｐベース領域3が形成され、その表面部分にn^(+)ソース領域4およびｐ^(+)コンタクト層13が形成されている。エピタキシャル成長層の上面には、n^(+)ソース領域4、ｐベース領域3およびそれに隣接するn^(-)ドリフト層2上に跨るように熱酸化膜のゲート絶縁膜5が形成され、その上にポリシリコンのゲート電極6が配設される。【0015】ゲート電極6上には、TEOS(Teｔｒaeｔhｙl Oｒｔhｏｓilicaｔe)等の層間絶縁膜7が形成される。ただし図2(a)のように、n^(+)ソース領域4およびｐベース領域3の一部(ゲート電極6が形成されていない部分)では層間絶縁膜7が除去されており、その部分にn^(+)ソース領域4およびｐベース領域3のｐ^(+)コンタクト層13にオーミック接続するシリサイド層8(SiCと金属との化合物層、例えばニッケルシリサイド(NiSi))が形成される。層間絶縁膜7およびシリサイド層8上には、アルミ(Al)の拡散を抑制するバリアメタル層9が成膜され、その上にAlあるいはAl合金(例えばAlSi)のソース電極101が形成される。バリアメタル層9の材料は、チタン(Ti)または窒化チタン(TiN)である。またn^(+)バッファ層1の下面にはドレイン電極10が形成される。【0016】一方、ゲートパッド部では、図2(b)のように、エピタキシャル成長層の上面にフィールド酸化膜14が形成されており、ゲート電極6はフィールド酸化膜14上に延在している。またゲートパッド部では、層間絶縁膜7が除去され、ゲート電極6が露出される。露出したゲート電極6の上面には、上述のバリアメタル層9が成膜され、その上にAlのゲートパッド102が形成される。なお、ソース電極101およびゲートパッド102は同一の工程で形成されるが、バリアメタル層9と共にパターニングされて、ソース電極101とゲートパッド102とに電気的に分離されている。【0017】図3は、MOSFETのゲートに負極性の電圧を印加するHTGB試験(HTGBマイナス試験)の時間と、そのゲート・ソース間しきい値電圧(VGSｔh)の変化量(初期のしきい値電圧に対する変化量)との関係を示すグラフである。同グラフでは、バリアメタル層9を有さない従来構造の場合、バリアメタル層9としてTiを使用した場合、バリアメタル層9としてTiNを使用した場合を示している。TiNは、所望の厚みのTiを成膜した後、窒素(N_(2))雰囲気下で800℃、30秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるTiNの形成方法も同様でよい。例えば、厚み75nmのTiNを形成する場合には、厚み75nmのTiを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層9の厚さは75nmとした。またHTGB試験は、ゲート・ソース間電圧を-20V、周囲温度を125℃の条件で行った。【0018】図3に示すように、従来のMOSFETは、240時間のHTGB試験によってしきい値電圧が初期値から約5V低下した。一方、TiNのバリアメタル層9を備えるMOSFETでは、しきい値電圧の低下は約2V程度に抑えられ、さらにTiのバリアメタル層9を備えるMOSFETでは、しきい値電圧は殆ど低下しなかった。このように、本発明のMOSFETでは、しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば、MOSFETは動作の安定性を向上させることができる。【0019】また本実施の形態の半導体装置では、MOSFETセル部の層間絶縁膜7とソース電極101との間、並びに、ゲートパッド部のゲート電極6とゲートパッド102との間に、それぞれAlの拡散を抑制するバリアメタル層9が介在する。そのため、高温条件下においても、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。特に温度が300℃を超える条件では、ゲート電極6にAlスパイクが生じると当該Alスパイクがゲート電極6を突き抜けてゲート絶縁膜5に達してゲート絶縁膜5の耐圧信頼性が低下する問題が生じ得るが、本実施の形態ではこの問題の発生も防止される。【0020】図4は、Tiのバリアメタル層9の厚さとMOSFETのしきい値電圧(VGSｔh)の変化量との関係を示す図である。ここでは、バリアメタル層9の厚みを30nmとしたMOSFETと、バリアメタル層9を75nmとしたMOSFETとに対し、図3と同様のHTGB試験を240時間行った。【0021】図3でも示したように、Tiのバリアメタル層9の厚みが75nmの場合は、240時間のHTGB試験を経てもしきい値電圧の低下は見られなかったが、それを30nmにするとしきい値電圧は約0.5V程低下した。バリアメタル層9の厚さが厚いほど、しきい値電圧の低下を抑える効果は高くなり、特に、その厚さを60nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき効果的である。【0022】また図5は、TiNのバリアメタル層9の厚さとMOSFETのしきい値電圧(VGSｔh)の変化量との関係を示す図である。ここでもバリアメタル層9の厚みを30nmとしたMOSFETと、バリアメタル層9を75nmとしたMOSFETとに対し、図3と同様のHTGB試験を240時間行って得た結果を示す。【0023】図3でも示したように、TiNのバリアメタル層9の厚みが75nmの場合は、240時間のHTGB試験を経たときのしきい値電圧の低下は概ね2Vであったが、それを30nmにするとしきい値電圧は約6.6V程低下した。バリアメタル層9をTiNとする場合、その厚さを90nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき、効果的である。【0024】＜実施の形態2＞ MOSFETの中には、例えば過電流破壊保護のための過電流検出に使用する目的で、当該MOSFETを流れる電流を検出するための電流センスセルを備えたものがある。一般的に電流センスセルは、ゲートおよびドレインが通常のMOSFETセル(主MOSFETセル)と共通しており、MOSFETを流れる主電流の一部を分流させ、主電流に比例した微小電流を得るものである。【0025】図6は、実施の形態2に係るMOSFETチップ100の上面図である。MOSFETチップ100の一部のMOSFETセルが、電流センスセル110として使用されている。電流センスセル110のソース電極(電流センス電極)111は、主MOSFETセルのソース電極101とは分離されているが、ゲート電極は主MOSFETセルと共通でありゲートパッド102に接続される。【0026】図7は、MOSFETチップ100の電流センスセル110の断面図(図6のC-C線に沿った断面)である。主MOSFETセルの断面(図6のA-A線に沿った断面)は、図2(a)と同じであり、ゲートパッド部の断面(図6のB-B線に沿った断面)は、図2(b)と同じである。なお図6および図7においては、図1および図2に示したものと同様の要素には同一符号を付してあるため、それらの詳細な説明は省略する。【0027】図7に示すように、電流センスセル110は、主MOSFETセル(図2(a))と同じ構造であり、層間絶縁膜7とソース電極(電流センス電極)111との間に、バリアメタル層9が設けられている。これにより、電流センスセル110においても主MOSFETセルと同様に、実施の形態1で説明した層間絶縁膜7の腐食防止、およびしきい値電圧(VGSｔh)の低下防止の効果が得られる。【0028】主MOSFETセルと電流センスセル110とでしきい値電圧が異なると、正確な電流検出ができないため適切な過電流保護ができなくなるが、本実施の形態のように電流センスセル110および主MOSFETセルの両方にバリアメタル層9を設けることにより、電流センスセル110と主MOSFETセルとでしきい値電圧を揃えることができる。従って、正確な電流検出が可能になる。もちろんバリアメタル層9の膜厚は、主MOSFETセルと電流センスセル110とで同じことが望ましい。【0029】本実施の形態でも実施の形態1と同様に、バリアメタル層9としてTiを使用する場合は、その厚みを60nm以上とすることが好ましく、バリアメタル層9としてTiNを使用する場合は、その厚みを90nm以上とすることが好ましい。【0030】＜実施の形態3＞実施の形態1では、バリアメタル層9がTiの場合において、バリアメタル層9の厚みが30nmの場合と75nmの場合で行ったHTGB試験の結果(図4)から、その厚さを60nm以上とすればしきい値電圧低下を概ね0.2V以内にできることを導き出した。【0031】しかしその後の発明者の実験により、しきい値電圧低下を抑える効果は、Tiのバリアメタル層9の厚みが75nmよりも小さい状態で既に飽和しており、バリアメタル層9の厚さが60nmよりも小さい場合でも、しきい値電圧低下を充分に抑えることができることが分かった。ここではその実験結果を示す。【0032】図8は、Tiのバリアメタル層9の厚さとMOSFETのしきい値電圧(VGSｔh)の変化量との関係を示す図である。ここでは、バリアメタル層9の厚みを30nmとしたMOSFET、バリアメタル層9を50nmとしたMOSFETおよびバリアメタル層9を75nmとしたMOSFETに対し、図3と同様のHTGB試験を240時間行った。【0033】その結果、Tiのバリアメタル層9の厚みが50nmの場合でも、240時間のHTGB試験を経たときのしきい値電圧の低下は見られなかった。また図4にも示したように、バリアメタル層9の厚みを30nmにするとしきい値電圧は約0.5V程低下した。この結果から、バリアメタル層9の厚さを40nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき効果的であることが分かった。【0034】また本実施の形態2の場合においても、バリアメタル層9をTiとする場合は、その厚みを40nm以上とすることが好ましい。【0035】＜実施の形態4＞実施の形態1?3では、Alの拡散を抑制するバリアメタル層9をTiまたはTiNとしたが、TiSiを使用しても同様の効果を得ることができる。【0036】図9は、TiSiのバリアメタル層9の厚さとMOSFETのしきい値電圧(VGSｔh)の変化量との関係を示す図である。TiSiは、所望の厚みのTiを成膜した後、アルゴン(Aｒ)雰囲気下で800℃、30秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるTiSiの形成方法も同様でよい。例えば、厚み75nmのTiSiを形成する場合には、厚み75nmのTiを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層9の厚みを75nmとしたMOSFETと、バリアメタル層9を150nmとしたMOSFETとに対し、図3と同様のHTGB試験を240時間行って得た結果を示す。【0037】図9の如く、TiSiのバリアメタル層9の厚みが150nmの場合は、240時間のHTGB試験を経たときのしきい値電圧の低下は見られなかったが、それを75nmにするとしきい値電圧は約1.0V程低下した。バリアメタル層9をTiSiとする場合には、その厚さを130nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき、効果的である。【0038】よって、TiSiのバリアメタル層9を用いる場合には、その厚さを130nm以上とすれば、しきい値電圧の低下を充分に抑えることができ、MOSFETは動作の安定性を向上させることができる。【0039】またバリアメタル層9がTiSiの場合も、実施の形態1と同様に、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。【0040】 TiSiのバリアメタル層9は、実施の形態2に対しても適用可能である。すなわち主MOSFETセルおよび電流センスセル110のバリアメタル層9にTiSiを用いてもよい。それにより、主MOSFETセルおよび電流センスセル110のしきい値電圧を揃えることができ、正確な電流検出が可能になる。その場合も、バリアメタル層9の厚みは130nm以上とすることが好ましい。【0041】＜実施の形態5＞実施の形態5では、バリアメタル層9をTiSi層とTi層から成る二層構造とする例を示す。【0042】図10は、実施の形態5に係るMOSFETチップ100の断面図であり、図10(a)はMOSFETセル部の断面(図1のA-A線に沿った断面)、図10(b)はゲートパッド部の断面MOSFETセル部の断面(図1のB-B線に沿った断面)をそれぞれ示している。【0043】図10の如く、本実施の形態のMOSFETチップ100では、バリアメタル層9が、下層のTiSi層91と上層のTi層92とから成る二層構造となっている。その他の構成については、実施の形態1と同様であるので、ここでの説明は省略する。【0044】図11は、MOSFETに対するHTGBマイナス試験の時間と、そのゲート・ソース間しきい値電圧(VGSｔh)の変化量(初期のしきい値電圧に対する変化量)との関係を示すグラフである。同グラフでは、バリアメタル層9を有さない従来構造の場合と、TiSi層91およびTi層92から成る二層構造のバリアメタル層9を有する場合とを示している。ここではTiSi層91およびTi層92の厚さをそれぞれ75nmとした(バリアメタル層9の厚さは150nm)。またHTGB試験は、図3の場合と同様に、ゲート・ソース間電圧を-20V、周囲温度を125℃の条件で行った。【0045】図11に示すように、TiSi層91およびTi層92から成る二層構造のバリアメタル層9を備えるMOSFETでは、240時間のHTGB試験を経ても、しきい値電圧は殆ど低下しなかった。図3と比較して分かるように、その効果は、厚さ75nmのTiのバリアメタル層9と同等である。一方、従来のMOSFETのしきい値電圧は、図3でも示したように初期値から約5V低下した。【0046】このように、バリアメタル層9がTiSi層91およびTi層92から成る二層構造の場合でも、MOSFETのしきい値電圧の低下を抑制することができる。よって、MOSFETは動作の安定性を向上させることができる。【0047】またバリアメタル層9がTiSi層91およびTi層92から成る二層構造の場合も、実施の形態1と同様に、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。【0048】 TiSi層91およびTi層92から成る二層構造のバリアメタル層9は、実施の形態2に対しても適用可能である。すなわち主MOSFETセルおよび電流センスセル110のバリアメタル層9を上記二層構造にしてもよい。それにより、主MOSFETセルおよび電流センスセル110のしきい値電圧を揃えることができ、正確な電流検出が可能になる。【0049】＜実施の形態6＞実施の形態6では、バリアメタル層9をTiN層とTi層から成る二層構造とする例を示す。【0050】図12は、実施の形態6に係るMOSFETチップ100の断面図であり、図12(a)はMOSFETセル部の断面(図1のA-A線に沿った断面)、図12(b)はゲートパッド部の断面MOSFETセル部の断面(図1のB-B線に沿った断面)をそれぞれ示している。【0051】図12の如く、本実施の形態のMOSFETチップ100では、バリアメタル層9が、下層のTiN層93と上層のTi層94とから成る二層構造となっている。その他の構成については、実施の形態1と同様であるので、ここでの説明は省略する。【0052】図13は、MOSFETに対するHTGBマイナス試験の時間と、そのゲート・ソース間しきい値電圧(VGSｔh)の変化量(初期のしきい値電圧に対する変化量)との関係を示すグラフである。同グラフでは、バリアメタル層9を有さない従来構造の場合と、TiN層93およびTi層94から成る二層構造のバリアメタル層9を有する場合とを示している。ここではTiN層93およびTi層94の厚さをそれぞれ75nmとした場合(バリアメタル層9の厚さは150nm)と、TiN層93の膜厚を25nmとしTi層94の厚さを75nmとした場合(バリアメタル層9の厚さは100nm)と、TiN層93の膜厚を25nmとしTi層94の厚さを150nmとした場合(バリアメタル層9の厚さは175nm)におけるHTGB試験の結果を示している。また各HTGB試験は、図3の場合と同様に、ゲート・ソース間電圧を-20V、周囲温度を125℃の条件で行った。【0053】図13に示すように、TiN層93およびTi層94から成る二層構造のバリアメタル層9を備えるMOSFETでは、上記の3つの場合の全てにおいて、240時間のHTGB試験を経ても、しきい値電圧は殆ど低下しなかった。図3と比較して分かるように、その効果は、厚さ75nmのTiのバリアメタル層9と同等である。一方、従来のMOSFETのしきい値電圧は、図3でも示したように初期値から約5V低下した。【0054】このように、バリアメタル層9がTiN層93およびTi層94から成る二層構造の場合でも、MOSFETのしきい値電圧の低下を抑制することができる。よって、MOSFETは動作の安定性を向上させることができる。【0055】またバリアメタル層9がTiN層93およびTi層94から成る二層構造の場合も、実施の形態1と同様に、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。【0056】 TiN層93およびTi層94から成る二層構造のバリアメタル層9は、実施の形態2に対しても適用可能である。すなわち主MOSFETセルおよび電流センスセル110のバリアメタル層9を上記二層構造にしてもよい。それにより、主MOSFETセルおよび電流センスセル110のしきい値電圧を揃えることができ、正確な電流検出が可能になる。【0057】＜実施の形態7＞図14は、実施の形態7に係るMOSFETチップ100の上面図である。当該MOSFETチップ100は、チップの温度を検出する温度センサーとして、温度センスダイオード120を備えている。なお、MOSFETチップ100のMOSFETセル部およびゲートパッド部の構造は、実施の形態1(図2)と同様であるので、ここでの説明は省略する。また当該MOSFETチップ100は、実施の形態2の電流センスセル110をさらに備えていてもよい。【0058】図15は、MOSFETチップ100の温度センスダイオード120の断面図(図14のD-D線に沿った断面)である。図15の如く、温度センスダイオード120は、ｐ型ポリシリコン123とそれに隣接するn型ポリシリコン124とから成っており、MOSFETのn-ドリフト層2を構成するエピタキシャル成長層上に形成されたシリコン酸化膜11上に配設されている。ｐ型ポリシリコン123上にはバリアメタル層9を介してアノード電極121が配設され、n型ポリシリコン124上にはバリアメタル層9を介してカソード電極122が配設される。【0059】温度センスダイオード120のバリアメタル層9は、MOSFETのソース電極101およびゲートパッド102の下に配設されるバリアメタル層9と同じ工程で形成され、チタン(Ti)または窒化チタン(TiN)により構成される。また、アノード電極121およびカソード電極122は、MOSFETのソース電極101およびゲートパッド102と同じ工程で形成され、AlあるいはAl合金(例えばAlSi)により構成される。【0060】このように、温度センスダイオード120のｐ型ポリシリコン123とアノード電極121との接続部分、並びに、n型ポリシリコン124とカソード電極122との接続部分に、バリアメタル層9を介在させることにより、それらの接続部分における電気的コンタクトが改善される。その結果、温度センスダイオード120の温度特性が安定し、精度よくMOSFETチップ100の温度を検出でき、MOSFETの動作の安定化に寄与できる。【0061】また本実施の形態のように、温度センスダイオード120のアノード電極121およびカソード電極122の下に設けるバリアメタル層9として、MOSFETのソース電極101およびゲートパッド102の下に配設されるバリアメタル層9と同じものを使用することにより、製造コストの上昇を抑えることができるという効果も得られる。【0062】なお、上の説明では、バリアメタル層9を、実施の形態1と同様にTiまたはTiNとしたが、実施の形態4のようにTiSiで構成してもよいし、実施の形態5のようにTiSi層およびTi層から成る二層構造としてもよいし、実施の形態6のようにTiN層およびTi層から成る二層構造としてもよい。【0063】特に、ｐ型ポリシリコン123およびn型ポリシリコン124上に、TiSiまたはTiNのバリアメタル層9、もしくはTiSi層とTi層から成る二層構造のバリアメタル層9、もしくはTiN層とTi層から成る二層構造のバリアメタル層9を配設した場合、ｐ型ポリシリコン123およびn型ポリシリコン124とアノード電極121とカソード電極122との間の電気的コンタクトが更に改善され、より精度よくMOSFETチップ100の温度を検出できる。【0064】以上の説明では、ドリフト層2とバッファ層1(基板)とが同じ導電型を有する構造のMOSFETについて述べたが、本発明は、ドリフト層2と基板1とが異なる導電型を有する構造のIGBTに対しても適用可能である。例えば、図2(a)に示した構成に対し、バッファ層1をｐ型にすればIGBTの構成となる。その場合、MOSFETのソース領域4およびソース電極101は、それぞれIGBTのエミッタ領域およびエミッタ電極に対応し、MOSFETのドレイン電極10はコレクタ電極に対応することになる。【0065】また、各実施の形態では、耐熱性の高いワイドバンドギャップ半導体であるSiCを用いて形成した半導体装置について説明したが、他のワイドバンドギャップ半導体を用いた半導体装置も比較的耐熱性が高いため、本発明を適用するのに有効である。他のワイドバンドギャップ半導体としては、例えば窒化ガリウム(GaN)系材料、ダイヤモンドなどがある。【0066】なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。【符号の説明】【0067】 1 n^(+)バッファ層、2 n^(-)ドリフト層、3 ｐベース領域、4 n^(+)ソース領域、5 ゲート絶縁膜、6 ゲート電極、7 層間絶縁膜、8 シリサイド層、9 バリアメタル層9、10 ドレイン電極、13 ｐ^(+)コンタクト層、14 フィールド酸化膜、100 MOSFETチップ、101 ソース電極、102 ゲートパッド、103 フィールドリミッティングリング、110 電流センスセル、111 電流センス電極、91 TiSi層、92 Ti層、93 TiN層、94 Ti層、120 温度センスダイオード、121 アノード電極、122 カソード電極、11 シリコン酸化膜、123 ｐ型ポリシリコン、124 n型ポリシリコン。 (57)【特許請求の範囲】【請求項1】炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、前記ゲート電極に接続するゲートパッドと、前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、少なくともTiを含むバリアメタル層とを備え、周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し、試験時間が240時間のHTGBマイナス試験において、前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である炭化珪素半導体装置。【請求項2】前記バリアメタル層は、前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される請求項1記載の炭化珪素半導体装置。【請求項3】前記主トランジスタセルと共通のゲート電極および前記主トランジスタセルとは個別のアルミニウムを含むソース電極を有する電流センスセルをさらに備え、前記バリアメタル層は、前記電流センスセルのソース電極と前記層間絶縁膜との間にも配設されている請求項1または請求項2記載の炭化珪素半導体装置。【請求項4】炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、前記ゲート電極に接続するゲートパッドと、前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、少なくともTiを含むバリアメタル層とを備え、前記半導体層上に配設されたｐ型ポリシリコンおよびn型ポリシリコンから成る温度センスダイオードと、前記ｐ型ポリシリコンに接続するアノード電極と、前記n型ポリシリコンに接続するカソード電極とをさらに備え、前記バリアメタル層は、前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設されている炭化珪素半導体装置。【請求項5】前記バリアメタル層は、厚さ40nm以上のTi層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項6】前記バリアメタル層は、厚さ90nm以上のTiN層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項7】前記バリアメタル層は、厚さ130nm以上のTiSi層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項8】前記バリアメタル層は、TiSi層およびTi層から成る二層構造である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項9】前記バリアメタル層は、TiN層およびTi層から成る二層構造である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。【請求項10】前記バリアメタル層は、TiSi層、TiN層、TiSi層とTi層との二層構造、およびTiN層とTi層との二層構造のいずれかである請求項4記載の炭化珪素半導体装置。【請求項11】前記ソース領域における前記ソース電極との接続部分に形成された、前記半導体層と金属との化合物層をさらに備える請求項1から請求項10のいずれか一項記載の炭化珪素半導体装置。
訂正の要旨	審決(決定)の【理由】欄参照。
異議決定日	2017-06-27
出願番号	特願2011-232666(P2011-232666)
審決分類	P 1 651・ 113- YAA (H01L) P 1 651・ 121- YAA (H01L)
最終処分	維持
前審関与審査官	平野崇
特許庁審判長	鈴木匡明
特許庁審判官	飯田清司加藤浩一
登録日	2015-02-13
登録番号	特許第5694119号(P5694119)
権利者	三菱電機株式会社
発明の名称	炭化珪素半導体装置
代理人	有田貴弘
代理人	有田貴弘
代理人	吉竹英俊
代理人	吉竹英俊

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