• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1332749
審判番号 不服2016-13665  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2016-09-12 
確定日 2017-09-20 
事件の表示 特願2013-547578「高度なパターン形成に必要な小型フィーチャのパターン形成プロセス」拒絶査定不服審判事件〔平成24年 7月 5日国際公開,WO2012/092139,平成26年 3月27日国内公表,特表2014-507795〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,2011年12月22日(パリ条約による優先権主張外国庁受理2010年12月27日,アメリカ合衆国)を国際出願日とする出願であって,平成27年8月19日付けの拒絶理由の通知に対して,同年11月25日に意見書と手続補正書が提出され,平成28年4月28日付けで拒絶査定され,同年9月12日に拒絶査定不服審判が請求されると共に誤訳訂正書と手続補正書が提出された。

2 補正の適否
平成28年9月12日に提出された手続補正書による補正は,誤記及び明りょうでない記載を含む特許請求の範囲についてする補正であって,上記補正の前後で,特許請求の範囲の各請求項の記載により特定される事項に実質的な変更があるとは認められないから,上記補正は,誤記の訂正及び明りょうでない記載の釈明を目的とするものと認める。
そして,上記補正は,本願の願書に最初に添付した明細書,特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく,しかも,発明の特別な技術的特徴を変更するものではないと認められる。
したがって,上記補正は,特許法第17条の2第3項,第4項,及び,第5項に規定する要件を満たす。

3 本願発明
上記2のとおり,審判請求時の補正は適法なものであるから,本願の請求項1に係る発明(以下「本願発明1」という。)は,平成28年9月12日に提出された手続補正書により補正された特許請求の範囲の請求項1に記載されている事項により特定される次のとおりのものと認める。

「【請求項1】
表面を有する基板,前記基板の表面に隣接したアンダーカット可能な層,および前記アンダーカット可能な層に隣接したイメージング層を有するウェハスタック,または前記基板,前記基板の表面に隣接した中間層,前記中間層に隣接した前記アンダーカット可能な層,および前記イメージング層を有するウェハスタックを用意し,
パターンを生じるように前記イメージング層をパターン形成し,
前記パターンを前記アンダーカット可能な層に転写し,その転写は,前記基板の表面上または前記基板の表面上にある中間層の上に第1の複数のT字状構造体を生じ,
選択的エッチング可能な組成物を第1のセットのアンダーカットエリアに充填し,
前記基板の表面または前記中間層の上にそれぞれ1nmから100nmまでの幅を有する第1の複数の,アンダーカットによる形成フィーチャを生じるように,前記複数のT字状構造体を取り除くマイクロエレクトロニクス構造体の形成方法であって,
前記複数のT字状構造体は,それぞれ,
前記基板の表面に対して略垂直な対向する複数の垂直側壁によって接合された上側部分および下側部分を有する直立したレッグであって,前記下側部分は,前記基板の表面または前記中間層に接触するレッグと,
前記上側部分に隣接し,前記複数の垂直側壁に対して略垂直である略水平なセクションであって,前記略水平なセクションは,対向する複数の端部壁によって接合された上側表面および下側表面を有し,前記複数の垂直側壁のそれぞれおよび前記下側表面は,協同で前記第1のセットのアンダーカットエリアを定義する略水平なセクションと,を有するマイクロエレクトロニクス構造体の形成方法。」

4 引用例の記載と引用発明
(1)原査定の拒絶理由で引用した,本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭64-3663号公報(以下「引用例1」という。)には,「微細パターンの形成方法」(発明の名称)に関して,第1図ないし第3図と共に以下の記載がある。(下線は当審において付した。以下同じ。)

(1a)「2.特許請求の範囲
1.基体上に被エッチング層,レジストパターンを順次形成する工程と,このレジストパターンをマスクにして前記被エッチング層のエッチングを行ない,前記レジストパターンの幅より狭い被エッチング層パターンを形成する工程と,SiO_(2)膜を形成する工程と,前記レジストパターンをマスクににしてSiO_(2)膜の一部をエッチングし,前記側壁にSiO_(2)膜を残存させる工程と,前記レジストパターン及び前記被エッチング層パターンを除去する工程とを具備したことを特徴とする微細パターンの形成方法。
2.前記SiO_(2)膜をLPD(Liquid Phase Depesiton)法により形成することを特徴とする特許請求の範囲第1項記載の微細パターンの形成方法。

3.発明の詳細な説明
〔発明の目的〕
(産業上の利用分野)
本発明は,微細パターンの形成方法に関する。
(従来の技術)
光を回折させそのスペクトル成分を分析するために,通常,回折格子が用いられている。近年では超LSI製造における露光技術を用いることにより微細化した回折格子を製造することが容易となってきている。
ここで従来の回折格子の製造方法について第3図を用いて説明する。
例えば透光性のガラス基板31にSiO_(2)膜32を堆積させ,さらにこの上にレジストを形成したあと,このパターニングを行ない等間隔に配列されたレジストパターン33を形成する(第3図(A)参照)。
このレジストパターン33をマスクにして,ドライエッチングを行い,SiO_(2)膜32の一部を除去したあと,レジストパターン33を剥離する(第3図(B)参照)。
このようにしてガラス基板1上に等間隔にSiO_(2)膜32aのパターンが形成された透光型の回折格子を製造していた。
(発明が解決しようとする問題点)
しかしながら,従来の製造方法により精度良く形成できるレジストパターンの最小寸法には限度がある。例えば現在光露光で精度良く形成できるパターン幅が1μmとする。その場合,露光条件を変えて0.5μmのレジストパターンを形成すると第3図(c)に示すように,光の回折などによりレジストパターン33aはその底部に比べて上部のパターン幅が小さくなってしまう。このため,このレジストパターン33aをマスクにしてエッチングを行なうと,この途中でレジストパターン33aの一部分若しくは全部が除去されてしまう。そしてこの下のSiO_(2)膜32のパターンが形成されないといったことが生じる。
〔発明の構成〕
(問題点を解決するための手段)
本発明においては,基体上に被エッチング層,レジストパターンを順次形成する工程と,このレジストパターンをマスクにして前記被エッチング層のエッチングを行ない,前記レジストパターンの幅より狭い被エッチング層パターンを形成する工程と,SiO_(2)膜を形成する工程と,前記レジストパターンをマスクにしてSiO_(2)膜の一部をエッチングし,前記側壁にSiO_(2)膜を残存させる工程と,前記レジストパターン及び前記被エッチング層パターンを除去する工程とを具備したことを特徴とする微細パターンの形成方法を提供する。
(作用)
レジストパターンをマスクにしたエッチングにより,このレジストパターン幅より狭く形成された被エッチング層の側壁にSiO_(2)膜を形成することで,レジストパターン幅の1/2未満の幅をもつSiO_(2)膜パターンを形成することができる。
(実施例)
以下本発明による回折格子の製造方法の一実施例について第1図を用いて説明する。
例えば基体としてSi基板11にCVD法により多結晶シリコン12を堆積し,さらにこの上にレジストを形成した後,光露光を行ないこれをパターニングし,レジストパターン13を形成する。この際,平行に配列されたレジストパターン13のピッチをb,レジストパターンの幅をaとする。
このレジストパターン13をマスクにして多結晶シリコンのエッチングを行なう。この場合,通常よりも若干圧力を上げて等方性成分を加味した異方性エッチングにより,レジストパターン13下の多結晶シリコンまでオーバーエッチングし,多結晶シリコンパターン12aを形成する。この際レジストパターン13の端部から多結晶シリコンパターン12aまでの幅をCとする。(第1図(B)参照)。
ここまでの製造工程において,以下に示す(1)式を満足するようa,b,cをあらかじめ設定しておく。
b=2(a-c)・・・(1)(ただしa-2c>0,a<b<2a)
次にLPD(Liquid Phase Deposition)法により全面にSiO_(2)膜14を堆積させる。このLPD法は以下の(2)式に示すようにH_(2)SiF_(6)(ケイフッ酸)とH_(2)Oとの反応により,SiO_(2)を析出させる方法である。
H_(2)SiF_(6)+2H_(2)O→SiO_(2)+6HF ・・・(2)
カバレッジが優れているLPD法により,レジストパターン13,Si基板11上に均一に,かつ多結晶シリコン12がアンダーカットされた部分に極めて良好にSiO_(2)膜14を堆積させる(第1図(c)参照)。
レジストパターン13をマスクにしてSi基板11が露出するまでRIEを行ない,SiO_(2)膜14を除去し,SiO_(2)膜パターン14aを多結晶シリコンパターン12aの側壁に形成する(第1図(D)参照)。
レジストパターン13を酸素プラズマによりアッシングで除去し,更に多結晶シリコンパターン12aをSiO_(2)膜パターン14aに比べ選択比の大きな条件を満足するエッチング,例えばCDE法により除去する。これにより,SiO_(2)膜パターン14aが等間隔に平行に配列された格子定数d(=a-c)の回折格子が形成される(第1図(E)参照)。
本実施例によれば,LPD法によりレジストパターン13下の多結晶シリコンパターン12aの側壁に対になってSiO_(2)膜パターン膜14aが形成される。これにより必然的にレジストパターン13の幅の1/2未満のSiO_(2)膜パターン14aを形成でき,微細な回折格子を形成することができる。
なお本実施例においては,Si基板11上にSiO_(2)膜パターン14aが形成された構造としたが,これに限らずSi基板11の代わりにGaAs,InPなどを用いても良い。又,反射型の回折格子を形成するためにAl,Ag等の金属を基体とする場合には,この金属が製造工程中のアッシングやエッチングによるダメージを受けないよう,この上に薄くSiO_(2)膜を形成させ,さらにその上に多結晶シリコンを形成しても良い。
また,等間隔に平行に配列されたSiO_(2)膜パターン14aとしたが,これに限らず様々な形状のパターンを形成しても良い。
また,第1図(E)においてSi基板11の面方位を(100)とし,SiO_(2)膜パターン14aを(011)に平行になるように形成しておき,次にこのSiO_(2)膜パターン14aをマスクにウェットエッチングすれば鋸状のSi基板の回折格子を形成することができる。
次に本発明による半導体装置の配線パターンの製造方法の第2の実施例について第2図を用いて説明する。
例えばCVD-SiO_(2)膜などの絶縁膜21上にAl膜22が形成された下地層に多結晶シリコン23及びレジストを順次形成した後,光露光によりレジストをパターニングしレジストパターン24を形成する(第2図(A)参照)。
レジストパターン24をマスクにし第1の実施例と同様な方法でエッチングを行ない多結晶シリコンパターン23aを形成する(第2図(B)参照)。
LPD法により全面にSiO_(2)膜25を形成する(第2図(C)参照)。レジストパターン24をマスクにしてRIEを行ないSiO_(2)膜25の一部を除去し,多結晶シリコンパターン23aの側壁にSiO_(2)膜パターン25aを残置する(第2図(D)参照)。
レジストパターン24を酸素プラズマによるアッシングで除去したあと,多結晶シリコンパターン23aを除去する(第2図(E)参照)。
SiO_(2)膜パターン25aをマスクにしてRIEによりAl膜パターン22aを形成する(第2図(F)参照)。
SiO_(2)膜パターン25aを除去することにより絶縁膜21上に等間隔に配列されたAl膜パターン22aが形成される。
また,このAl膜パターン22aはそれぞれ対となって形成されるので,これをチップ上の端子間をつなぐ配線とすれば,対のAl膜パターン22aのうちの一方が何らかの原因で断線しても,もう一方を配線として利用することができる。
なお,第1及び第2の実施例において光露光によりレジストパターンを形成したが,これに限らず,電子ビーム露光,その他の露光技術を用いても良い。
また,レジストパターンをマスクにしてその下の多結晶シリコンをエッチングしたが,この多結晶シリコンに限らず制御性良くアンダーカットできる材料であれば良い。
〔発明の効果〕
以上詳述したように本発明においては,微細パターンを形成することができる。」

(1b)第1図は,引用例1に記載された発明による第1の実施例である回折格子の製造工程を示す断面図であって,上記(1a)の記載を参酌すれば,同図から,以下の構造を見て取ることができる。
・レジストパターン13をマスクにした多結晶シリコン12のエッチングによって,Si基板11の上に,多結晶シリコンパターン12aを脚状部,レジストパターン13を傘状部とする,複数のT字状構造体が形成されていること。
・前記複数のT字状構造体は,それぞれ,
前記Si基板11の表面に対して略垂直な対向する複数の垂直側壁によって接合された上側部分および下側部分を有する直立した脚状部である多結晶シリコンパターン12aであって,前記下側部分は,前記Si基板11の表面に接触する脚状部である多結晶シリコンパターン12aと,
前記上側部分に隣接し,前記複数の垂直側壁に対して略垂直である略水平な傘部であるレジストパターン13であって,前記略水平な傘部であるレジストパターン13は,対向する複数の端部壁によって接合された上側表面および下側表面を有し,前記複数の垂直側壁のそれぞれおよび前記下側表面は,協同で一組のアンダーカットエリアを定義する略水平な傘部であるレジストパターン13と,を有すること。

(1c)第2図は,引用例1に記載された発明による第2の実施例であるAlパターンの製造工程を示す断面図であって,上記(1a)の記載を参酌すれば,同図から,以下の構造を見て取ることができる。
・レジストパターン24をマスクにした多結晶シリコン23のエッチングによって,絶縁膜21の表面上にあるAl膜22の上に,多結晶シリコンパターン23aを脚状部,レジストパターン24を傘状部とする,複数のT字状構造体が形成されていること。
・前記複数のT字状構造体は,それぞれ,
前記絶縁膜21の表面に対して略垂直な対向する複数の垂直側壁によって接合された上側部分および下側部分を有する直立した脚状部である多結晶シリコンパターン23aであって,前記下側部分は,前記Al膜22の表面に接触する脚状部である多結晶シリコンパターン23aと,
前記上側部分に隣接し,前記複数の垂直側壁に対して略垂直である略水平な傘部であるレジストパターン24であって,前記略水平な傘部であるレジストパターン24は,対向する複数の端部壁によって接合された上側表面および下側表面を有し,前記複数の垂直側壁のそれぞれおよび前記下側表面は,協同で一組のアンダーカットエリアを定義する略水平な傘部であるレジストパターン24と,を有すること。

・引用発明
上記記載に照らして,引用例1には,第2の実施例,及び,第1の実施例に基づく以下の発明(以下「引用発明1」及び「引用発明2」という。)が開示されていると認められる。
・引用発明1(第2の実施例)
「CVD-SiO_(2)膜などの絶縁膜上にAl膜が形成された下地層に多結晶シリコン及びレジストを順次形成した後,光露光によりレジストをパターニングしレジストパターンを形成する工程と,
レジストパターンをマスクにしてエッチングを行ない多結晶シリコンパターンを形成する工程であって,
通常よりも若干圧力を上げて等方性成分を加味した異方性エッチングにより,レジストパターン下の多結晶シリコンまでオーバーエッチングし,多結晶シリコンパターンを形成し,この際レジストパターンの端部から多結晶シリコンパターンまでの幅をCとする工程と,
LPD法により全面にSiO_(2)膜を形成する工程と,
レジストパターンをマスクにしてRIEを行ないSiO_(2)膜の一部を除去し,多結晶シリコンパターンの側壁にSiO_(2)膜パターンを残置する工程と,
レジストパターンを酸素プラズマによるアッシングで除去したあと,多結晶シリコンパターンを除去する工程と,
SiO_(2)膜パターンをマスクにしてRIEによりAl膜パターンを形成する工程と,
SiO_(2)膜パターンを除去することにより絶縁膜上に等間隔に配列されたAl膜パターンが形成される工程とを含む半導体装置の配線パターンの製造方法であって,
レジストパターンをマスクにした多結晶シリコンのエッチングによって,絶縁膜の表面上にあるAl膜の上に,多結晶シリコンパターンを脚状部,レジストパターンを傘状部とする,複数のT字状構造体を形成し,
前記複数のT字状構造体は,それぞれ,
前記絶縁膜の表面に対して略垂直な対向する複数の垂直側壁によって接合された上側部分および下側部分を有する直立した脚状部である多結晶シリコンパターンであって,前記下側部分は,前記Al膜の表面に接触する脚状部である多結晶シリコンパターンと,
前記上側部分に隣接し,前記複数の垂直側壁に対して略垂直である略水平な傘部であるレジストパターンであって,前記略水平な傘部であるレジストパターンは,対向する複数の端部壁によって接合された上側表面および下側表面を有し,前記複数の垂直側壁のそれぞれおよび前記下側表面は,協同で一組のアンダーカットエリアを定義する略水平な傘部であるレジストパターンとを有し,
前記Al膜パターンはそれぞれ対となって形成されるので,これをチップ上の端子間をつなぐ配線とすれば,対のAl膜パターンのうちの一方が何らかの原因で断線しても,もう一方を配線として利用することができる,
半導体装置の配線パターンの製造方法。」

・引用発明2(第1の実施例)
「Si基板にCVD法により多結晶シリコンを堆積し,さらにこの上にレジストを形成する工程と,
光露光を行ないレジストをパターニングし,レジストパターンを形成する工程と,
レジストパターンをマスクにして多結晶シリコンのエッチングを行なう工程であって,
通常よりも若干圧力を上げて等方性成分を加味した異方性エッチングにより,レジストパターン下の多結晶シリコンまでオーバーエッチングし,多結晶シリコンパターンを形成し,この際レジストパターンの端部から多結晶シリコンパターンまでの幅をCとする工程と,
LPD(Liquid Phase Deposition)法により全面にSiO_(2)膜を堆積させる工程であって,
カバレッジが優れているLPD法により,レジストパターン,Si基板上に均一に,かつ多結晶シリコンがアンダーカットされた部分に極めて良好にSiO_(2)膜を堆積させる工程と,
レジストパターンをマスクにしてSi基板が露出するまでRIEを行ない,SiO_(2)膜を除去し,SiO_(2)膜パターンを多結晶シリコンパターンの側壁に形成する工程と,
レジストパターンを酸素プラズマによりアッシングで除去し,更に多結晶シリコンパターンをSiO_(2)膜パターンに比べ選択比の大きな条件を満足するエッチング,例えばCDE法により除去する工程と,
を含む,レジストパターンの幅の1/2未満のSiO_(2)膜パターンを形成して微細な回折格子を製造する方法であって,
レジストパターンをマスクにした多結晶シリコンのエッチングによって,Si基板の上に,多結晶シリコンパターンを脚状部,レジストパターンを傘状部とする,複数のT字状構造体を形成し,
前記複数のT字状構造体は,それぞれ,
前記Si基板の表面に対して略垂直な対向する複数の垂直側壁によって接合された上側部分および下側部分を有する直立した脚状部である多結晶シリコンパターンであって,前記下側部分は,前記Si基板の表面に接触する脚状部である多結晶シリコンパターンと,
前記上側部分に隣接し,前記複数の垂直側壁に対して略垂直である略水平な傘部であるレジストパターンであって,前記略水平な傘部であるレジストパターンは,対向する複数の端部壁によって接合された上側表面および下側表面を有し,前記複数の垂直側壁のそれぞれおよび前記下側表面は,協同で一組のアンダーカットエリアを定義する略水平な傘部であるレジストパターンとを有し,
SiO_(2)膜パターンは,様々な形状のパターンを形成しても良い,
微細な回折格子を製造する方法。」

5 当審の判断
5-1 引用発明1に基づく進歩性の判断
(1)対比
本願発明1と引用発明1とを対比する。
ア 引用発明1の「絶縁膜」,「Al膜」,「多結晶シリコン」,「レジスト」,「レジストパターン」,「SiO_(2)膜」,「脚状部である多結晶シリコンパターン」及び「略水平な傘部であるレジストパターン」は,それぞれ本願発明1の「表面を有する基板」,「基板の表面に隣接した中間層」,「中間層に隣接した前記アンダーカット可能な層」,「イメージング層」,「パターン」,「選択的エッチング可能な組成物」,「レッグ」及び「略水平なセクション」に相当する。

イ 引用発明1の,レジストパターンをマスクにしてRIEを行ないSiO_(2)膜の一部を除去する工程によって,多結晶シリコンパターンの側壁に残置された「SiO_(2)膜パターン」は,本願発明1の「アンダーカットによる形成フィーチャ」に相当する。

ウ 引用発明1の「半導体装置の配線パターン」は,本願発明1の「マイクロエレクトロニクス構造体」に相当する。

エ そうすると,本願発明1と引用発明1の一致点及び相違点は次のとおりである。

<一致点>
「表面を有する基板,前記基板の表面に隣接したアンダーカット可能な層,および前記アンダーカット可能な層に隣接したイメージング層を有するウェハスタック,または前記基板,前記基板の表面に隣接した中間層,前記中間層に隣接した前記アンダーカット可能な層,および前記イメージング層を有するウェハスタックを用意し,
パターンを生じるように前記イメージング層をパターン形成し,
前記パターンを前記アンダーカット可能な層に転写し,その転写は,前記基板の表面上または前記基板の表面上にある中間層の上に第1の複数のT字状構造体を生じ,
選択的エッチング可能な組成物を第1のセットのアンダーカットエリアに充填し,
前記基板の表面または前記中間層の上にそれぞれ所定の幅を有する第1の複数の,アンダーカットによる形成フィーチャを生じるように,前記複数のT字状構造体を取り除くマイクロエレクトロニクス構造体の形成方法であって,
前記複数のT字状構造体は,それぞれ,
前記基板の表面に対して略垂直な対向する複数の垂直側壁によって接合された上側部分および下側部分を有する直立したレッグであって,前記下側部分は,前記基板の表面または前記中間層に接触するレッグと,
前記上側部分に隣接し,前記複数の垂直側壁に対して略垂直である略水平なセクションであって,前記略水平なセクションは,対向する複数の端部壁によって接合された上側表面および下側表面を有し,前記複数の垂直側壁のそれぞれおよび前記下側表面は,協同で前記第1のセットのアンダーカットエリアを定義する略水平なセクションと,を有するマイクロエレクトロニクス構造体の形成方法。」

<相違点>
・相違点1:一致点に係る構成の「前記基板の表面または前記中間層の上にそれぞれ所定の幅を有する第1の複数の,アンダーカットによる形成フィーチャを生じるように,前記複数のT字状構造体を取り除く」において,本願発明1では,「1nmから100nmまでの幅を有する」アンダーカットによる形成フィーチャを生じるものと特定されているのに対して,引用発明1では,そのような特定がされていない点。

(2)判断
・相違点1について
ア 請求項に係る発明の進歩性(特許法第29条第2項)の判断は,先行技術に基づいて,当業者が請求項に係る発明を容易に想到できたかについて検討することにより行う。
そして,前記「当業者」とは,請求項に係る発明の属する技術分野の出願時(優先権が主張されている場合にはその優先権主張の時)の技術常識を有している者として想定される。

イ 一方,以下の周知例1,2の記載から,本願の優先権の主張の日前において,マイクロエレクトロニクス構造体の一種と解される半導体装置の形成方法において,「1nmから100nmまでの幅」の範囲に含まれる幅を有する構造体を形成することが行われていたことが認められる。
すなわち,本願の優先権の主張の日前において,半導体装置の微細化の程度として,「1nmから100nmまでの幅」の範囲に含まれる程度の大きさが採用される場合があることは技術常識であったといえる。

ウ そして,上記技術常識を有する当業者が,引用例1に接した場合,引用発明1を,「1nmから100nmまでの幅」の範囲に含まれる幅を有するマイクロエレクトロニクス構造体を形成する際に用いること,すなわち,引用発明1において,相違点1について本願発明1の構成を採用することは,容易になし得たことであり,その効果も当業者が予測する範囲内のものである。

・周知例1:特開2009-2785号公報(本願の優先権主張の日前に日本国内において頒布された刊行物)
(周1a)「【背景技術】
【0002】
近年,半導体装置の寸法の微細化が進み,精度に関しては0.1μm以下のゲート電極を10%以下の寸法精度で加工しなければならないほど厳しくなっている。」

・周知例2:特開2010-152029号公報(本願の優先権主張の日前に日本国内において頒布された刊行物)
(周2a)「【背景技術】
【0002】
半導体装置の製造技術の進歩,特に微細加工技術の分野の進歩はめざましくDRAM製品ではライン幅50nm前後のデバイスが量産されつつある。」

エ 審判請求人は,審判請求の理由において,以下のように主張する。
「半導体製造業者にとって,微細加工技術の世代を意味するテクノロジノードの概念,および世代の移行をもたらすムーアの法則は公知である。資料2のグラフは,資料1の2012年7月16日付けの記事に掲載された「ムーアの法則の絶え間ない革新実現要因の継続」というタイトルのグラフの翻訳を示すものである。資料2のグラフによれば,引用文献1が出願された1987年の最先端は,800nmノードであり,その技術では,本願第1発明に記載の「1nmから100nmまでの幅を有する第1の複数の,アンダーカットによる形成フィーチャ」を形成することができなかったことを示している。引用文献1には,ムーアの法則が示すサイズ,即ち800nmよりも小さいフィーチャを形成することができることは開示されていないし,示唆されてもいない。」

オ 一方,引用例1には,以下の記載がある。
・「(発明が解決しようとする問題点)
しかしながら,従来の製造方法により精度良く形成できるレジストパターンの最小寸法には限度がある。例えば現在光露光で精度良く形成できるパターン幅が1μmとする。」
・「(作用)
レジストパターンをマスクにしたエッチングにより,このレジストパターン幅より狭く形成された被エッチング層の側壁にSiO_(2)膜を形成することで,レジストパターン幅の1/2未満の幅をもつSiO_(2)膜パターンを形成することができる。」
そうすると,当業者は,上記記載から,少なくとも,光露光で精度良く形成できるパターン幅である1μm(1000nm)の1/2未満の幅,すなわち,500nm未満の幅をもつSiO_(2)膜パターンを形成することができることを理解するといえる。
したがって,「引用文献1には,ムーアの法則が示すサイズ,即ち800nmよりも小さいフィーチャを形成することができることは開示されていないし,示唆されてもいない。」とする審判請求人の主張は採用することはできない。

カ 審判請求人は,さらに,「資料2のグラフは,180nmノードにおいてアルミ配線から銅配線に移行したことを示している。これに対して,本願第1発明に記載のサイズのフィーチャを形成するのに必要な技術は,引用文献1の出願日及び公開日より後の2003年1月13日付けの資料4の記事に記載された90nmノードの技術である。資料4の記事は,東芝が,90nm(0.09ミクロン)製品のサンプル出荷を始めており,2003年の第2四半期までに量産を始める予定であることを報じたものである。90nmノードの技術は,上記800nmノードの技術から10年以上の研究開発を要したほど,上記800nmノードの技術とは全く異なるものであり,当業者が適宜なし得る数値範囲の最適化又は好適化ではない。」とも主張する。

キ しかしながら,上記アのとおり,請求項に係る発明の進歩性(特許法第29条第2項)の判断において,当業者とは,請求項に係る発明の属する技術分野の出願時(優先権が主張されている場合にはその優先権主張の時)の技術常識を有している者として想定される。
そして,審判請求人が資料4の記事として提示するように,90nmノードの技術が,本願の優先権の主張の日前である2003年の第2四半期までに量産を始められる程度に周知の技術であることが技術常識である場合,当該技術常識を備えた当業者であれば,引用例1に記載された発明を,90nmノードの構造体の製造に適用することは容易に想到し得たことといえる。また,このような適用を妨げる格別の事情を見いだすこともできない。したがって,審判請求人の前記主張は採用することはできない。

(3)判断についてのまとめ
以上のとおりであるから,引用発明1において,上記相違点1に係る本願発明1の構成を採用することは,当業者であれば容易になし得たことである。
したがって,本願発明1は,引用例1に記載された発明に基づいて,当業者が容易に発明をすることができたものである。
よって,本願発明1は,特許法第29条第2項の規定により特許を受けることができない。

5-2 引用発明2に基づく進歩性の判断
(1)対比
本願発明1と引用発明2とを対比する。
ア 引用発明2の「Si基板」,「多結晶シリコン」,「レジスト」,「レジストパターン」,「SiO_(2)膜」,「脚状部である多結晶シリコンパターン」及び「略水平な傘部であるレジストパターン」は,それぞれ本願発明1の「表面を有する基板」,「アンダーカット可能な層」,「イメージング層」,「パターン」,「選択的エッチング可能な組成物」,「レッグ」及び「略水平なセクション」に相当する。

イ 引用発明2の,レジストパターンをマスクにしてRIEを行ないSiO_(2)膜の一部を除去する工程によって,多結晶シリコンパターンの側壁に形成される「SiO_(2)膜パターン」は,本願発明1の「アンダーカットによる形成フィーチャ」に相当する。

ウ 引用発明2の「微細な回折格子」と,本願発明1の「マイクロエレクトロニクス構造体」とは,微細な構造体である点で一致する。

エ そうすると,本願発明1と引用発明2の一致点及び相違点は次のとおりである。

<一致点>
「表面を有する基板,前記基板の表面に隣接したアンダーカット可能な層,および前記アンダーカット可能な層に隣接したイメージング層を有するウェハスタック,または前記基板,前記基板の表面に隣接した中間層,前記中間層に隣接した前記アンダーカット可能な層,および前記イメージング層を有するウェハスタックを用意し,
パターンを生じるように前記イメージング層をパターン形成し,
前記パターンを前記アンダーカット可能な層に転写し,その転写は,前記基板の表面上または前記基板の表面上にある中間層の上に第1の複数のT字状構造体を生じ,
選択的エッチング可能な組成物を第1のセットのアンダーカットエリアに充填し,
前記基板の表面または前記中間層の上にそれぞれ所定の幅を有する第1の複数の,アンダーカットによる形成フィーチャを生じるように,前記複数のT字状構造体を取り除く微細な構造体の形成方法であって,
前記複数のT字状構造体は,それぞれ,
前記基板の表面に対して略垂直な対向する複数の垂直側壁によって接合された上側部分および下側部分を有する直立したレッグであって,前記下側部分は,前記基板の表面または前記中間層に接触するレッグと,
前記上側部分に隣接し,前記複数の垂直側壁に対して略垂直である略水平なセクションであって,前記略水平なセクションは,対向する複数の端部壁によって接合された上側表面および下側表面を有し,前記複数の垂直側壁のそれぞれおよび前記下側表面は,協同で前記第1のセットのアンダーカットエリアを定義する略水平なセクションと,を有する微細な構造体の形成方法。」

<相違点>
・相違点2:本願発明1が,マイクロエレクトロニクス構造体の形成方法であるのに対して,引用発明2が,微細な回折格子を製造する方法である点。

・相違点3:一致点に係る構成の「前記基板の表面または前記中間層の上にそれぞれ所定の幅を有する第1の複数の,アンダーカットによる形成フィーチャを生じるように,前記複数のT字状構造体を取り除く」において,本願発明1では,「1nmから100nmまでの幅を有する」アンダーカットによる形成フィーチャを生じるものと特定されているのに対して,引用発明2では,そのような特定がされていない点。

(2)判断
・相違点2について
ア 上記2(1)の記載から,引用発明2は,引用例1の特許請求の範囲に記載された発明の実施例であると解されるところ,引用例1の特許請求の範囲に記載された発明は,「微細パターンの形成方法」に係る発明であって,微細パターンの用途を限定するものではない。
さらに,引用例1の第2の実施例が,半導体装置の配線パターンの製造方法であることから,引用例1には,引用例1の特許請求の範囲に記載された発明を,マイクロエレクトロニクス構造体の形成方法に適用することが示唆されているものと認められる。
そして,マイクロエレクトロニクス構造体の形成において,微細な線幅の構造体を作製することが求められていることは当業者において周知であるから,引用例1に接した当業者において,レジストパターンの幅の1/2未満のSiO_(2)膜パターンを形成して微細な回折格子を製造する方法に係る引用発明2を,微細な回折格子ではなく,マイクロエレクトロニクス構造体の形成方法に適用することは容易に想到し得たことと認められる。
すなわち,引用発明2において,上記相違点2について本願発明1の構成を採用することは,容易になし得たことである。また,その効果も当業者が予測する範囲内のものである。

・相違点3について
上記5-1(2)の「相違点1について」と同様の理由によって,引用発明2において,相違点3について本願発明1の構成を採用することは,容易になし得たことである。また,その効果も当業者が予測する範囲内のものである。

(3)判断についてのまとめ
以上のとおりであるから,引用発明2において,上記相違点2,3に係る本願発明1の構成を採用することは,当業者であれば容易になし得たことである。
したがって,本願発明1は,引用例1に記載された発明に基づいて,当業者が容易に発明をすることができたものである。
よって,本願発明1は,特許法第29条第2項の規定により特許を受けることができない。

6 むすび
以上のとおりであるから,他の請求項について検討するまでもなく,本願は拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2017-04-21 
結審通知日 2017-04-25 
審決日 2017-05-09 
出願番号 特願2013-547578(P2013-547578)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 溝本 安展杢 哲次  
特許庁審判長 鈴木 匡明
特許庁審判官 河口 雅英
加藤 浩一
発明の名称 高度なパターン形成に必要な小型フィーチャのパターン形成プロセス  
代理人 三和 晴子  
代理人 伊東 秀明  
代理人 渡辺 望稔  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ