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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1332855
審判番号 不服2016-19552  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2016-12-27 
確定日 2017-10-17 
事件の表示 特願2014-230624「横チャネル領域を有する接合型電界効果トランジスタセル」拒絶査定不服審判事件〔平成27年 5月28日出願公開,特開2015- 99921,請求項の数(4)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年11月13日の出願(パリ条約優先権主張 外国庁受理 平成25年(2013年)11月18日,米国)であって,その手続の経緯は以下のとおりである。

平成27年 1月21日 審査請求
平成27年12月10日 拒絶理由通知
平成28年 3月11日 意見書・補正書
平成28年 8月22日 拒絶査定(以下,「原査定」という。)
平成28年12月27日 審判請求・補正書
平成29年 4月 6日 上申書
平成29年 5月12日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成29年 8月 7日 意見書・補正書

第2 本願発明
本願請求項1ないし4に係る発明(以下,それぞれ「本願発明1」ないし「本願発明4」という。)は,平成29年8月7日付けの手続補正で補正された特許請求の範囲の請求項1ないし4に記載された事項により特定される発明であり,本願発明1ないし4は以下のとおりの発明である。

「【請求項1】
垂直方向に沿って配列された,上部ゲート領域と,横チャネル領域と,埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって,
前記横チャネル領域は,第1の導電型の第1のゾーンと,第2の導電型の第2のゾーンとを備え,前記第1および第2のゾーンは,前記垂直方向に垂直な横方向に沿って交互に配置され,
前記上部および埋め込みゲート領域は,前記第2の導電型を有し,前記第2のゾーンは,前記上部ゲート領域に直接隣接し,
前記第1のゾーンに直接隣接する前記第1の導電型のソース領域をさらに備え,
前記ソース領域は,前記横チャネル領域と前記埋め込みゲート領域との間にある,半導体素子。
【請求項2】
垂直方向に沿って配列された,上部ゲート領域と,横チャネル領域と,埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって,
前記横チャネル領域は,第1の導電型の第1のゾーンと,第2の導電型の第2のゾーンとを備え,前記第1および第2のゾーンは,前記垂直方向に垂直な横方向に沿って交互に配置され,
前記上部および埋め込みゲート領域は,前記第2の導電型を有し,前記第2のゾーンは,前記上部ゲート領域に直接隣接し,
前記第1のゾーンに直接隣接する前記第1の導電型のソース領域をさらに備え,
前記ソース領域は,前記埋め込みゲート領域とは反対側の前記横チャネル領域の側面上にある,半導体素子。
【請求項3】
半導体素子を製造する方法であって,
第1の導電型の第1のエピタキシャル層のプロセス表面の第1のセクションに,第2の導電型の少なくとも1つの埋め込みゲート領域を形成することと,
前記プロセス表面上に,チャネル層を形成することと,
前記チャネル層に,前記チャネル層の表面から前記少なくとも1つの埋め込みゲート領域まで下がって延在する第1の導電型の第1のゾーンおよび第2の導電型の第2のゾーンをそれぞれ形成することと,
前記第1および第2のゾーンに直接隣接する上部ゲート領域を形成することと,
前記第2のゾーンのためのエリアを被覆し,前記第1のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと,
前記チャネル層の中へ前記開口部を通じて前記第1の導電型の不純物を注入することとを含み,
前記第1および第2のゾーンを形成することは,
前記第1のゾーンのためのエリアを被覆し,前記第2のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと,
前記チャネル層の中へ前記開口部を通じて前記第2の導電型の不純物を注入することとを含む,方法。
【請求項4】
前記チャネル層は前記第1の導電型の不純物を含み,前記第1および第2のゾーンを形成することは,
前記チャネル層の中に延在する空洞を形成することと,
前記空洞を充填するため,第2の導電型のin-situドープされた層を堆積させることであって,充填された空洞は前記第2のゾーンを提供し,前記空洞間のメサは前記第1のゾーンを形成する,堆積させることとを含む,請求項3に記載の方法。」

第3 引用文献,引用発明等
1.引用文献1について
(1)引用文献1の記載事項
原査定の拒絶の理由に引用された特開2004-63507号公報(以下,「引用文献1」という。)には,図面とともに次の事項が記載されている。

ア「【0001】
【発明の属する技術分野】
本発明は,縦型接合型電界効果トランジスタ,及び縦型接合型電界効果トランジスタの製造方法に関する。」

イ「【0045】
(第1の実施形態)
図1(a)は,第1の実施形態における縦型JFET1aの斜視図である。図1(a)に示す様に,縦型JFET1aは,n^(+)型ドレイン半導体部2と,n型ドリフト半導体部3と,p^(+)型埋込半導体部4と,n型チャネル半導体部5と,n^(+)型ソース半導体部7,p^(+)型ゲート半導体部8とを有する。
-中略-
【0048】
n型ドリフト半導体部3は,n^(+)型ドレイン半導体部2の一対の面の他方(表面)上に設けられている。n型ドリフト半導体部3は,その表面に,y軸方向に順に配置された第1?第4の領域3a,3b,3c,3dを有する。第1?第4の領域3a,3b,3c,3dの各々は,所定の軸方向(図1(a)のx軸方向)に延びており,好適な実施例では,矩形状の領域である。第1,第2,第3の領域3a,3b,3c上にはp^(+)型埋込半導体部4が設けられている。第4の領域3d上にはチャネル半導体部5が設けられている。ドリフト半導体部3の導電型はドレイン半導体部2の導電型と同一であって,ドリフト半導体部3のドーパント濃度は,ドレイン半導体部2のドーパント濃度より低い。好適な実施例では,ドリフト半導体部3は,ドーパントが添加されたSiC(炭化珪素)により形成されている。
【0049】
p^(+)型埋込半導体部4は,第1,第2,第3の領域3a,3b,3c上に設けられている。埋込半導体部4の導電型はドリフト半導体部3の導電型と反対である。埋込半導体部4のp型ドーパント濃度は,ドリフト半導体部3のn型ドーパント濃度よりも高い。好適な実施例では,p^(+)型埋込半導体部4は,ドーパントが添加されたSiC(炭化珪素)により形成されている。このドーパントとしては,周期律表第3族元素であるB(硼素),Al(アルミニウム)といったアクセプタ不純物が利用できる。
【0050】
n型チャネル半導体部5は,第1?第3の領域3a,3b,3c及びp+型埋込半導体部4上と,第4の領域3d上とに設けられている。n型チャネル半導体部5は,p^(+)型埋込半導体部4に沿って所定の軸方向(図1(a)のy軸方向)に延びる。n型チャネル半導体部5は,第4の領域3dにおいてn型ドリフト半導体部3と電気的に接続されている。チャネル半導体部5の導電型は埋込半導体部4の導電型と反対であるので,埋込半導体部4とチャネル半導体部5との界面にはpn接合が形成される。n型チャネル半導体部5のドーパント濃度は,n^(+)型ドレイン半導体部2のドーパント濃度よりも低い。好適な実施例では,n型チャネル半導体部5は,ドーパントが添加されたSiCにより形成されている。
【0051】
n^(+)型ソース半導体部7は,第1の領域3a及びn型チャネル半導体部5上に設けられている。ソース半導体部7は,ドレイン半導体部2の導電型と同一導電型を有する。ソース半導体部7は,チャネル半導体部5を介して,ドリフト半導体部3と接続されている。また,n^(+)型ソース半導体部7上には,ソース電極7aが設けられている。ソース電極7aは金属で形成されている。n型ソース半導体部7上にはシリコン酸化膜といった絶縁膜9が設けられており,n型ソース半導体部7は絶縁膜9の開口部を介してソース電極7aと接続されている。
【0052】
p^(+)型ゲート半導体部8は,図1(b)に示す様に,第3及び第4の領域3c,3d及びチャネル半導体部5上に設けられている。p^(+)型ゲート半導体部8は,第3の領域3cから第4の領域3dに向かう方向(図中y軸方向)に延びる凸部8b,8c,8dを有する。凸部8b,8c,8dは,埋込半導体部4に達するように延びている。凸部8b,8c,8dは,第3の領域3c上において埋込半導体部4と電気的に接続されている。凸部8b,8c,8dの間にはn型チャネル半導体部5が設けられている。ゲート半導体部8の導電型はチャネル半導体部5の導電型と反対であるので,ゲート半導体部8とチャネル半導体部5との界面にはpn接合が形成される。n型チャネル半導体部5を流れるドレイン電流は,p^(+)型埋込半導体部4とp^(+)型ゲート半導体部8とによって制御される。ゲート半導体部8のp型ドーパント濃度は,チャネル半導体部5のn型ドーパント濃度よりも高い。好適な実施例では,p^(+)型ゲート半導体部8は,ドーパントが添加されたSiCにより形成されている。好適な実施例では,チャネル長(図中y軸方向)は,チャネル厚(図中z軸方向)の10倍より大きい。p^(+)型ゲート半導体部8の表面上には,ゲート電極8aが設けられている。ゲート電極8aは金属で形成されている。ソース電極7aは金属で形成されている。p^(+)型ゲート半導体部8上にはシリコン酸化膜といった絶縁膜9が設けられており,p^(+)型ゲート半導体部8は絶縁膜9の開口部を介してゲート電極8aと接続されている。矢印eは,ソース半導体部7からドレイン半導体部2に流れる電流の経路を示す。」

ウ「【0053】
(第2の実施形態)
次に,縦型JFET1aの製造方法について説明する。図2(a)?図2(c),図3(a)及び図3(b),図4(a)及び図4(b),図5(a)及び図5(b),図6(a)及び図6(b),図7(a)及び図7(b),図8は,第2の実施形態に係る縦型JFET1aの製造工程を示す斜視図である。
-中略-
【0056】
(埋込半導体部形成工程)
図2(c)を参照して,ゲート半導体部を形成する工程について説明する。所定の軸方向(図中x軸方向)に延びるパターンを有するマスクM1を形成する。このマスクM1を用いて,SiC膜3上に形成された領域3eにドーパントA1を選択的にイオン注入して,所定の深さを有するp^(+)型埋込半導体部4を形成する。p^(+)型埋込半導体部4の深さD1は,例えば,1.2μm程度である。p^(+)型埋込半導体部4のドーパント濃度は,例えば,1×10^(18)/cm^(3)程度である。埋込半導体部を形成した後,マスクM1を除去する。
【0057】
(チャネル半導体膜形成工程)
図3(a)に示す様に,p^(+)型埋込半導体部4の表面及びSiC膜3上にSiC膜5をエピタキシャル成長法により形成する。SiC膜5の膜厚T2は,例えば,0.1μm程度である。SiC膜5の導電型は,ドレイン半導体部2の導電型と同一である。また,SiC膜5のドーパント濃度は,ドレイン半導体部2のドーパント濃度よりも低い。SiC膜5のドーパント濃度は,例えば,1×10^(17)/cm^(3)程度である。このSiC膜5からは,n型チャネル半導体部が形成される。なお,本実施形態では,n型ドリフト半導体部,及びn型チャネル半導体部のために単一のSiC膜を形成したけれども,ドリフト半導体部及びチャネル半導体部の各々のためにSiC膜を繰り返して成膜する複数の成膜工程を含むようにしてもよい。また,SiC膜3がドリフト半導体部及びチャネル半導体部として働くように,所望のドーパント濃度プロファイルをSiC膜に対して採用できる。
【0058】
(ソース半導体膜形成工程)
図3(b)に示す様に,SiC膜5の表面に,エピタキシャル成長法により,n^(+)型ソース半導体部のためのSiC膜7を形成する。SiC膜7の膜厚T3は,例えば,0.2μm程度である。SiC膜7の導電型は,ドレイン半導体部2の導電型と同一である。また,SiC膜7のドーパント濃度は,SiC膜5のドーパント濃度よりも高い。
【0059】
(ソース半導体部形成工程)
図4(a)を参照して,ソース半導体部を形成する工程について説明する。所定の軸方向(図中x軸方向)に延びるパターンを有するマスクM2を形成する。マスクM2を用いて,n^(+)型ソース膜7とSiC膜5とを選択的にエッチングする。その結果,マスクM2で覆われたn^(+)型ソース層7とSiC膜5の部分がエッチングされずに残り,n^(+)型ソース半導体部のための半導体部が形成される。この半導体部を形成した後,マスクM2を除去する。
【0060】
(p^(+)型半導体領域形成工程)
図4(b)を参照して,p^(+)型半導体領域を形成する工程について説明する。所定形状のパターンを有するマスクM3を形成する。マスクM3によりSiC膜5上に規定された領域5a,5b,5cにドーパントA2を選択的にイオン注入して,所定の深さを有するp^(+)型半導体領域81,82,83を形成する。p^(+)型半導体領域81,82,83のドーパント濃度は,例えば,1×10^(18)/cm^(3)程度である。p^(+)型半導体領域を形成した後,マスクM3を除去する。
【0061】
(p^(+)型半導体部形成工程)
図5(a)を参照して,p^(+)型半導体部を形成する工程について説明する。所定形状のパターンを有するマスクM4を形成する。マスクM4によりSiC膜5上に規定された領域(例えば,領域5a?5cを含む領域5a?5e)にドーパントA3を選択的にイオン注入して所定の深さを有するp^(+)型半導体層84,85を形成する。p^(+)型半導体層84,85のドーパント濃度は,例えば,1×10^(18)/cm^(3)程度である。また,表面近傍の濃度は,1×10^(19)?1×10^(20)/cm^(3)程度である。p^(+)型半導体層を形成した後,マスクM4を除去する。なお,p^(+)型半導体層形成工程とp^(+)型半導体部形成工程を行う順序は可換である。
-中略-
【0065】
以上説明した工程により,第1の実施形態に示された縦型JFET1aが完成した。縦型JFET1aの構造では,p^(+)型埋込半導体部4及びp^(+)型ゲート半導体部8をn型ドリフト半導体部3上に配置できる。故に,チップサイズを大きくすることなく,n型ドリフト半導体部3の厚さにより所望のドレイン耐圧を得ることができる。したがって,ソースとドレイン間の耐圧を向上できる。また,n型チャネル半導体部5の下だけでなく,p^(+)型埋込半導体部4の下に位置するn型ドリフト半導体部3にもキャリアが流れる。したがって,耐圧を維持しつつオン抵抗を下げることができる。つまり,本構造は高耐圧JFETに好適である。」

エ 図1には,以下の事項が記載されている。
「垂直方向に沿って配列されたp^(+)型ゲート半導体部8と,第3の領域3c上に交互に配置されるように形成されたp^(+)型ゲート半導体部8の凸部8b,8c,8dとn型チャネル半導体部5からなる領域と,p^(+)型埋込半導体部4を備えた縦型JFET1aであって,
前記領域は,第3の領域3c上に形成されたn型チャネル半導体部5と,第3の領域3c上であり当該n型チャネル半導体部5内に形成されたp^(+)型ゲート半導体部8の凸部8b,8c,8dが横方向に沿って交互に配置されたものであり,
p^(+)型ゲート半導体部8及び凸部8b,8c,8dは,ともにp型を有し,凸部8b,8c,8dはp^(+)型ゲート半導体部8が延在した一部であり,
n型チャネル半導体部5のうち,第1の領域3aの上部に形成したn^(+)型ソース半導体部7を有する縦型JFET。」

オ 図3ないし図5には,以下の事項が記載されている。
「縦型JFETを製造する方法であって,
n型ドリフト半導体部3の主面側にp^(+)型埋込半導体部4を形成する工程とn型ドリフト半導体部3の主面上にn型チャネル半導体部5を形成する工程と,(ここまで,図3)
n型チャネル半導体部5内にp^(+)型ゲート半導体部8の凸部8b,8c,8dを形成する工程と,
p^(+)型ゲート半導体部8の凸部8b,8c,8dを形成する工程においては,p^(+)型ゲート半導体部8を形成する領域を露出した開口部を有するマスクM3を用い,n型チャネル半導体部5内の開口部を通じて,p型不純物を導入し(ここまで図4),
p^(+)型ゲート半導体部8を形成する際には,マスクM4を用いてp型不純物を導入すること(ここまで図5)を含む縦型JFETの製造方法。」

(2)引用装置発明1
前記(1)イ,エの記載から,引用文献1には次の発明(以下,「引用装置発明1」という。)が記載されていると認められる。
「垂直方向に沿って配列されたp^(+)型ゲート半導体部8と,第3の領域3c上に交互に配置されるように形成されたp^(+)型ゲート半導体部8の凸部8b,8c,8dとn型チャネル半導体部5からなる領域と,p^(+)型埋込半導体部4を備えた縦型JFET1aであって,
前記横方向のチャネル領域は,第3の領域3c上に形成されたn型チャネル半導体部5が存するn型の領域と,第3の領域3c上であり当該n型チャネル半導体部5内に形成されたp^(+)型ゲート半導体部8の凸部8b,8c,8dからなるp型の領域が横方向に沿って交互に配置されたものであり,
p^(+)型ゲート半導体部8及び凸部8b,8c,8dは,ともにp型を有し,凸部8b,8c,8dはp^(+)型ゲート半導体部8が延在した一部であり,
n型チャネル半導体部5のうち,第1の領域3aの上部に形成したn^(+)型ソース半導体部7を有する縦型JFET。」

(3)引用製造方法発明1
前記(1)ウ,オの記載から,引用文献1には次の発明(以下,「引用製造方法発明1」という。)が記載されていると認められる。
「縦型JFETを製造する方法であって,
n型ドリフト半導体部3の主面側にp^(+)型埋込半導体部4を形成する工程とn型ドリフト半導体部3の主面上にn型チャネル半導体部5を形成する工程と,
n型チャネル半導体部5内にp^(+)型ゲート半導体部8の凸部8b,8c,8dを形成する工程と,
p^(+)型ゲート半導体部8の凸部8b,8c,8dを形成する工程においては,p^(+)型ゲート半導体部8を形成する領域を露出した開口部を有するマスクM3を用い,n型チャネル半導体部5内の開口部を通じて,p型不純物を導入し,
p^(+)型ゲート半導体部8を形成する際には,マスクM4を用いてp型不純物を導入することを含む縦型JFETの製造方法。」

2.引用文献2について
(1)引用文献2の記載事項
原査定の拒絶の理由に引用された特表2006-514439号公報(以下,「引用文献2」という。)には,図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本発明は,電流を制御する半導体装置に関する。この半導体装置は,第1の導電型(n又はp)の少なくとも1つの第1の半導体領域,該半導体領域内の少なくとも一部に延びる電流路及び第1の半導体領域の一部をなし,基礎ドーピングを持ち,かつその内部で,少なくとも1つの空乏層により電流を制御するチャネル領域から成る。この種の半導体装置は,例えば米国特許第6034385号明細書から公知である。更に本発明は,この半導体装置を製造する方法に関する。」

イ「【0057】
図4は,チャネル伝導領域225内の高濃度のn導電性のキャリアをp導電性のチャネル補償領域226により少なくとも部分的に補償するのに特に有利な半導体装置102を示す。即ちチャネル伝導領域225内にできるだけ良好な電流伝導度を達成すべく,できるだけ高いキャリア濃度が望ましい。但し反面,高過ぎるキャリア濃度は,チャネル領域22を完全にピンチオフすべく,制御電極40に印加する必要のあるピンチオフ電圧を上昇させることになる。これは,チャネル伝導領域225内に埋め込んだチャネル補償領域226のため,仮にチャネル伝導領域225内を極めて高いドーピング濃度としても,ピンチオフ電圧を上昇させることにならない。全てのチャネル補償領域226内に存在するp導電性のキャリアの全電荷量が,チャネル伝導領域225のn導電性のキャリアの全電荷量と略同じであると有利である。これを達成すべく,p導電性のチャネル補償領域226内のドーパント濃度を,n導電性のチャネル伝導領域225内より高くしてある。その理由は,チャネル伝導領域225の基本面が,全てのチャネル補償領域226の基本面に比べて大きいことによる。」

ウ 図4には,以下の事項が記載されている。
「横方向のチャネル領域22は,n導電性のチャネル伝導領域225と,p導電性のチャネル補償領域226とを備え,前記各領域は,前記垂直方向に垂直な横方向に沿って交互に配置されている半導体素子。」

(2)引用発明2
前記(1)アないしウの記載から,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「横方向のチャネル領域は,n導電性のチャネル伝導領域と,p導電性のチャネル補償領域とを備え,前記各領域は,前記垂直方向に垂直な横方向に沿って交互に配置されている半導体素子。」

3.引用文献3について
(1)引用文献3の記載事項
原査定の拒絶の理由に引用された特開2000-269518号公報(以下,「引用文献3」という。)には,図面とともに次の事項が記載されている。

ア「【0001】
【発明の属する技術分野】本発明は,電力用半導体素子及び半導体層の形成方法に係わり,特にターンオフゲインとオン抵抗を改善した静電誘導型トランジスタ,およびリーク電流とオン抵抗を改善したショットキーダイオードに関する。」

イ「【0045】(第1の実施形態)図1は,本発明の第1の実施形態に係わる接合型静電誘導トランジスタ(SIT)の素子構造を示す断面図を含む斜視図である。以下,図1?図4に対応する第1?第4の実施形態では,図20に示した従来の接合型SITと対応する部分は同じ記号を用いて詳細な説明は省略する。
【0046】本実施形態の接合型SITの素子構造では,P^(+)型ゲート層4に挟まれた領域にP型層とN型層が交互に配置されてなる補助領域16が形成されており,補助領域16のP型層はP^(+)型ゲート層4に接続されている。この補助領域のP型層,N型層の濃度×幅から算出されるキャリア積分量が概略5×10^(12)cm^(-2)以下でほぼ一致するように,それぞれの層の濃度と幅が設定される。例えば,幅が5μmであれば濃度を3×10^(15)cm^(-3),幅が1μmであれば濃度を2×10^(16)cm^(-3)と選ぶことができる。」

ウ 「【0058】-中略-。補助領域16のN型層の幅を例えば1μm?サブμm程度の通常の製造プロセスで可能な範囲に設定し,ノーマリオフに必要な最小限の濃度に設定するのが望ましい。」

エ 図1には,以下の事項が記載されている。
「P^(+)型ゲート層4に挟まれた領域にP型層とN型層が交互に配置されてなる補助領域16を備えた電力用半導体素子。」

(2)引用発明3
前記(1)アないしエの記載から,引用文献3には次の発明(以下,「引用発明3」という。)が記載されていると認められる。
「 P^(+)型ゲート層に挟まれた領域にP型層とN型層が交互に配置され,N型層の幅が1μm?サブμm程度の補助領域を備えた電力用半導体素子。」

第4 対比・判断
1.本願発明1について
(1)本願発明1と引用文献1との対比
本願発明1と引用装置発明1を対比すると,次のことがいえる。

ア 引用装置発明1の「p^(+)型ゲート半導体部8のうち凸部8b,8c,8dを除いた部分」は,ゲートとして機能する「p^(+)型埋込半導体部4」に対して相対的に上部に形成され,ゲートとして機能することから,本願発明1の「上部ゲート領域」に相当する。

イ 引用装置発明1の「第3の領域3c上に交互に配置されるように形成されたp^(+)型ゲート半導体部8の凸部8b,8c,8dとn型チャネル半導体部5からなる領域」は,当該領域において,n型チャネル半導体部5が,縦型JFETの基板に水平方向のチャネル領域,すなわち,横方向のチャネル領域として機能するので,本願発明1の「横チャネル領域」に相当する。

ウ 引用装置発明1の「p^(+)型埋込半導体部4」は,n型ドリフト半導体層内に埋め込み層として形成され,p^(+)型ゲート半導体部8と電気的に接続されゲートとして機能するので,本願発明1の「埋め込みゲート領域」に相当する。

エ 引用装置発明1の「縦型JFET」は,接合型電界効果トランジスタの一種であるから,本願発明1の「接合型電界効果トランジスタセルを備える半導体装置」に相当する。

オ 引用装置発明1の「第3の領域3c上に交互に配置されるように形成されたp^(+)型ゲート半導体部8の凸部8b,8c,8dとn型チャネル半導体部5からなる領域」のうち「n型チャネル半導体部5」の領域は,第1導電型をn型とすると,本願発明1の「第1の導電型の第1のゾーン」に相当する。

カ 引用装置発明1の「第3の領域3c上に交互に配置されるように形成されたp^(+)型ゲート半導体部8の凸部8b,8c,8dとn型チャネル半導体部5からなる領域」のうち「p^(+)型ゲート半導体部8の凸部8b,8c, 8d」の領域は,第2導電型をp型とすると,本願発明1の「第2導電型の第2のゾーン」に相当する。

キ 引用装置発明1の「凸部8b,8c,8dはp^(+)型ゲート半導体部8が延在した一部」という構造は,前記ア,オを考慮すると,本願発明1の「「第2のゾーンは,上部ゲート領域に直接隣接」している構造に相当する。

ク 引用装置発明1の「p^(+)型ゲート半導体部8」と「p^(+)型埋込半導体部4」は,いずれもp型であるから,前記ア,ウを考慮し,第2導電型をp型とすると,本願発明1の「上部及び埋め込みゲート領域は,第2の導電型を有」することに相当する。

ケ 引用装置発明1の「n^(+)型ソース半導体部7」は,ソース領域として機能するから,後記の相違点サの点を除いて,本願発明1の「第1の導電型のソース領域」という点で一致する。

そうすると,本願発明1と引用装置発明1とは,以下のコの点で一致し,以下のサの点で相違する。

コ 一致点
垂直方向に沿って配列された,上部ゲート領域と,横チャネル領域と,埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって,
前記横チャネル領域は,第1の導電型の第1のゾーンと,第2の導電型の第2のゾーンとを備え,前記第1および第2のゾーンは,前記垂直方向に垂直な横方向に沿って交互に配置され,
前記上部および埋め込みゲート領域は,前記第2の導電型を有し,前記第2のゾーンは,前記上部ゲート領域に直接隣接し,
第1の導電型のソース領域をさらに備えた半導体素子。

サ 相違点
本願発明1では,第1のゾーンに直接隣接する第1の導電型のソース領域を備え,前記ソース領域は,横チャネル領域と埋め込みゲート領域との間にあるのに対して,引用装置発明1では,n^(+)型ソース半導体部7は,n型チャネル半導体部5のうち,第1の領域3aの上部に設けられている点

(2)相違点についての判断
以下,相違点について検討する。
前記相違点に関する,第1のゾーンに直接隣接し,横チャネル領域と前記埋め込みゲート領域との間に第1の導電型のソース領域を備える点については,引用文献1ないし3には記載されておらず,示唆もされていない。
本願発明1は,ソース領域の形成される位置に関する当該相違点を含む接合型電界効果トランジスタとして,横チャネル領域121の電流の流れに平行な第1および第2のゾーン115a,115bの配列を用いることで,JFETセルTCのピンチオフ電圧を横チャネル領域115の垂直拡張による影響を軽減させ,第1および第2のゾーン115a,115bの横寸法および第1および第2のゾーン115a,115bの不純物濃度などの十分に制御可能なパラメータによって定義することが可能となるという格別な効果を奏する(本願明細書段落【0034】参照)。
また,第1および第2のゾーン115a,115bを含む超接合構造は,ピンチオフ電圧が,垂直拡張の変動を低減させるだけでなく,通常より低いピンチオフ電圧とすることが可能となる。その結果,ノーマリーオフJFETセルTCを提供する事も可能となるという格別な効果を奏する。その上,同じ遮断能力を得るため,n型の第1のゾーン115aは,超接合構造なしのn型の横チャネル領域より高い不純物濃度とすることが可能となり,より高い不純物濃度は,オン状態の抵抗を低くし,静的損失を低減させるという格別な効果を奏する(本願明細書段落【0035】参照)。

(3)まとめ
したがって,本願発明1は,当業者が,引用文献1ないし3に記載された事項に基づいて容易に発明できたものとはいえない。

2.本願発明2について
(1)本願発明2と引用文献1との対比
本願発明2と引用装置発明1とを対比するにあたり,前記1(1)アないしクを参照すると,次のことがいえる。

ア 引用装置発明1の「n^(+)型ソース半導体部7」は,ソース領域として機能するから,後記の相違点ウの点を除いて,本願発明2の「第1の導電型のソース領域」に相当する。

そうすると,本願発明2と引用装置発明1とは,以下のイの点で一致し,以下のウの点で相違する。

イ 一致点
垂直方向に沿って配列された,上部ゲート領域と,横チャネル領域と,埋め込み領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって,
前記横チャネル領域は,第1の導電型の第1のゾーンと,第2の導電型の第2のゾーンとを備え,前記第1および第2のゾーンは,前記垂直方向に垂直な横方向に沿って交互に配置され,
前記上部および埋め込みゲート領域は,前記第2の導電型を有し,前記第2のゾーンは,前記上部ゲート領域に直接隣接し,
第1の導電型のソース領域をさらに備えた半導体素子。

ウ 相違点
本願発明2では,第1のゾーンに直接隣接する第1の導電型のソース領域を備え,前記ソース領域は,埋め込みゲート領域とは反対側の横チャネル領域の側面上にあるのに対して,引用装置発明1では,n^(+)型ソース半導体部は,n型チャネル半導体部5のうち,第1の領域3aの上部に当たる部分に設けられている点。

(2)相違点についての判断
以下,前記相違点について検討する。
前記相違点に関する,第1のゾーンに直接隣接する第1の導電型のソース領域を備え,前記ソース領域は,埋め込みゲート領域とは反対側の横チャネル領域の側面上にある点については,引用文献1ないし3には記載されておらず,示唆もされていない。
本願発明2は,ソース領域の形成される位置に関する当該相違点を含む接合型電界効果トランジスタとして,横チャネル領域121の電流の流れに平行な第1および第2のゾーン115a,115bの配列を用いることで,JFETセルTCのピンチオフ電圧を横チャネル領域115の垂直拡張による影響を軽減させ,第1および第2のゾーン115a,115bの横寸法および第1および第2のゾーン115a,115bの不純物濃度などの十分に制御可能なパラメータによって定義することが可能となるという格別な効果を奏する(本願明細書段落【0034】参照)。
また,第1および第2のゾーン115a,115bを含む超接合構造は,ピンチオフ電圧が,垂直拡張の変動を低減させるだけでなく,通常より低いピンチオフ電圧とすることが可能となる。その結果,ノーマリーオフJFETセルTCを提供する事も可能となるという格別な効果を奏する。その上,同じ遮断能力を得るため,n型の第1のゾーン115aは,超接合構造なしのn型の横チャネル領域より高い不純物濃度とすることが可能となり,より高い不純物濃度は,オン状態の抵抗を低くし,静的損失を低減させるという格別な効果を奏する(本願明細書段落【0035】参照)。

(3)まとめ
したがって,本願発明2は,当業者が,引用文献1ないし3に記載された事項に基づいて容易に発明することができたものとはいえない。

3.本願発明3について
(1)本願発明3と引用文献1との対比
本願発明3と引用製造方法発明1とを対比すると,次のことがいえる。

ア 引用製造方法発明1の「n型ドリフト半導体部3の主面の一部にp^(+)型埋込半導体部4を形成する工程」は,n型を第1導電型,p型を第2導電型と対応すること,縦型JFETのドリフト層はエピタキシャル成長により通常形成すること,p^(+)型埋込半導体部4はゲート電極として機能すること,引用製造方法発明1の「主面」,「一部」が本願発明3の「プロセス表面」,「第1のセクション」に対応することを考慮すると,本願発明3の「第1の導電型の第1のエピタキシャル層のプロセス表面の第1のセクションに,第2の導電型の少なくとも1つの埋め込みゲート領域を形成すること」に相当する。

イ 引用製造方法発明1の「n型ドリフト半導体部3の主面上にn型チャネル半導体部5を形成する工程」は,前記アを参照すると,本願発明3の「前記プロセス表面上に,チャネル層を形成することと」に相当する。

ウ 引用製造方法発明1の「n型チャネル半導体部5内にp+型埋込半導体部4まで延在するp^(+)型ゲート半導体部8の凸部8b,8c,8dを形成する工程」は,引用製造方法発明1の「p^(+)型ゲート半導体部8の凸部8b,8c,8d」,「n型チャネル半導体部5」が,各々本願発明3の「第1の導電型の第1のゾーン」,「第2の導電型の第2のゾーン」に対応することを考慮すると,本願発明3の「チャネル層に,前記チャネル層の表面から前記少なくとも1つの埋め込みゲート領域まで下がって延在する第1の導電型の第1のゾーンおよび第2の導電型の第2のゾーンをそれぞれ形成すること」に相当する。

エ 引用製造方法発明1の「n型チャネル半導体部5及びp^(+)型ゲート半導体部8の凸部8b,8c,8dの上部にp^(+)型ゲート半導体部8を形成する工程」は,前記ウを参照し,引用製造方法発明1の「p^(+)型ゲート半導体部8の凸部8b,8c,8dを除いた部分」が本願発明3の「上部ゲート領域」に対応することを考慮すると,本願発明3の「前記第1および第2のゾーンに直接隣接する上部ゲート領域を形成すること」に相当する。

オ 引用製造方法発明1の「p^(+)型ゲート半導体部8の凸部8b,8c,8dを形成する工程においては,p^(+)型ゲート半導体部8を形成する領域を露出した開口部を有するマスクM3を用い,n型チャネル半導体部5内の開口部を通じて,p型不純物を導入」する工程は,前記ウを参照すると,本願発明3の「前記第1のゾーンのためのエリアを被覆し,前記第2のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと,前記チャネル層の中へ前記開口部を通じて前記第2の導電型の不純物を注入すること」に相当する。

カ 引用製造方法発明1の「縦型JFETの製造方法」は,本願発明3の「半導体素子の製造方法」に相当する。

そうすると,本願発明3と引用製造方法発明1とは,以下のキの点で一致し,以下のクの点で相違する。

キ 一致点
半導体素子を製造する方法であって,
第1の導電型の第1のエピタキシャル層のプロセス表面の第1のセクションに,第2の導電型の少なくとも1つの埋め込みゲート領域を形成することと,
前記プロセス表面上に,チャネル層を形成することと,
前記チャネル層に,前記チャネル層の表面から前記少なくとも1つの埋め込みゲート領域まで下がって延在する第1の導電型の第1のゾーンおよび第2の導電型の第2のゾーンをそれぞれ形成することと,
前記第1および第2のゾーンに直接隣接する上部ゲート領域を形成することと,
前記第1および第2のゾーンを形成することは,
前記第1のゾーンのためのエリアを被覆し,前記第2のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと,
前記チャネル層の中へ前記開口部を通じて前記第2の導電型の不純物を注入することとを含む,方法。

ク 相違点
本願発明3では,第2のゾーンのためのエリアを被覆し,前記第1のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと,前記チャネル層の中へ前記開口部を通じて前記第1の導電型の不純物を注入することを含む工程を有するのに対して,引用製造方法発明1では,当該工程を有しない点。

(2)相違点についての判断
以下,前記相違点について検討する。
前記相違点に関する,前記第2のゾーンを形成するために,前記第2のゾーンのためのエリアを被覆し,前記第1のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供する工程を有する点については,引用文献1ないし3には記載されておらず,示唆もされていない。
当該相違点を有することで,本願発明3は,第1のゾーンを形成する際,異なる注入ネルギーでのいくつかの注入を含むことや,最終的には適切な拡散プロセスと組み合わせて不純物のチャネリング効果を使用するなど,第1のゾーンの不純物濃度を制御よく製造することが可能になるという格別な効果を奏する(本願明細書段落【0055】参照)。

(3)まとめ
したがって,本願発明3は,当業者が,引用文献1ないし3に記載された事項に基づいて容易に発明することができたものとはいえない。

4.本願発明4
(1)本願発明4と引用文献1との対比
本願発明4と引用製造方法発明1とを対比し,前記3(1)アないしエ及びカを考慮すると,以下のアの点で一致し,イの点で相違する。

ア 一致点
半導体素子を製造する方法であって,
第1の導電型の第1のエピタキシャル層のプロセス表面の第1のセクションに,第2の導電型の少なくとも1つの埋め込みゲート領域を形成することと,
前記プロセス表面上に,チャネル層を形成することと,
前記チャネル層に,前記チャネル層の表面から前記少なくとも1つの埋め込みゲート領域まで下がって延在する第1の導電型の第1のゾーンおよび第2の導電型の第2のゾーンをそれぞれ形成することを含む,方法

イ 相違点
本願発明4では,チャネル層の中に延在する空洞を形成することと,前記空洞を充填するため,第2の導電型のin-situドープされた層を堆積させることであって,充填された空洞は前記第2のゾーンを提供し,前記空洞間のメサは前記第1のゾーンを形成する,堆積させることを含むのに対して,引用製造法発明1では,イオン注入により第2のゾーンを形成する点。

(2)相違点についての判断
以下,前記相違点について検討する。
前記相違点に関する,チャネル層の中に延在する空洞を形成することと,前記空洞を充填するため,第2の導電型のin-situドープされた層を堆積させることであって,充填された空洞は前記第2のゾーンを提供し,前記空洞間のメサは前記第1のゾーンを形成する,堆積させることとを含む工程は,引用文献1ないし3には,記載されておらず,また示唆もされていない。
当該相違点を有することで,本願発明4は,第1のゾーン及び第2のゾーンをエッチングにより形成する製造方法を提供するという格別な効果を有する。

(3)まとめ
したがって,本願発明4は,当業者が,引用文献1ないし3に記載された事項に基づいて容易に発明することができたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は,平成29年8月7日付けの手続補正で補正される前の請求項1?2,5?8,13?16に係る発明は、引用文献1に記載された発明であり、特許法29条第1項第3号に該当し、また、同請求項1?2,5?16に係る発明は、引用文献1に記載された発明に基づいて、当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,平成29年8月7日付け手続補正により補正された請求項1ないし4は,それぞれ「第1のゾーンに直接隣接する第1の導電型のソース領域を備え,前記ソース領域は,横チャネル領域と埋め込みゲート領域との間にある」という事項(請求項1),「第1のゾーンに直接隣接する第1の導電型のソース領域を備え,前記ソース領域は,埋め込みゲート領域とは反対側の横チャネル領域の側面上にある」という事項(請求項2),「第2のゾーンのためのエリアを被覆し,前記第1のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供すること」という事項(請求項3),及び「チャネル層の中に延在する空洞を形成することと,前記空洞を充填するため,第2の導電型のin-situドープされた層を堆積させることであって,充填された空洞は前記第2のゾーンを提供し,前記空洞間のメサは前記第1のゾーンを形成する,堆積させること」という事項(請求項4)を有するものとなっており,前記第4の1ないし4で検討したとおり,本願発明1ないし4は,前記引用文献1に記載された発明ではなく、また同発明に基づいて,当業者が容易に発明することができたものではない。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について
当審では,請求項1における「第1の導電型のソース領域」,「前記ソース領域」という記載と,請求項2における「前記ソース領域」という記載の引用関係が明らかでないことから,特許請求の範囲の記載の意味が不明確であるという特許法第36条第6項第2号の拒絶の理由を通知しているが,平成29年8月7日付けの補正において,請求項1と請求項2を各々独立した請求項として記載し,各請求項において「ソース領域」の形成される位置を明確にした補正がされた結果,この拒絶の理由は解消した。

第7 むすび
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-10-02 
出願番号 特願2014-230624(P2014-230624)
審決分類 P 1 8・ 113- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 須原 宏光小川 将之  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
須藤 竜也
発明の名称 横チャネル領域を有する接合型電界効果トランジスタセル  
代理人 園田・小林特許業務法人  
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