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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1333124
審判番号 不服2017-1833  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2017-02-07 
確定日 2017-10-05 
事件の表示 特願2012-274747「容量素子、容量アレイおよびA/D変換器」拒絶査定不服審判事件〔平成26年 6月30日出願公開、特開2014-120615〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯
本願は,平成24年12月17日の出願であって,その手続の経緯は以下のとおりである。
平成25年10月22日 手続補正
平成27年 6月12日 名義変更
平成27年 8月31日 審査請求
平成28年 9月 8日 拒絶理由通知
平成28年11月 4日 意見書・手続補正
平成28年11月18日 拒絶査定
平成29年 2月 7日 審判請求

2 本願発明について
(1)本願発明
本願の請求項1に係る発明(以下,「本願発明」という。)は,特許請求の範囲の請求項1に記載された次のとおりのものと認める。
「第1端子と,
第2端子と,
基板上に設けられた複数の配線層において,同心状で交互に配置され,それぞれ閉ループ形状を有する第1電極および第2電極と,を有し,
前記第1電極および前記第2電極は,前記複数の配線層において対応する位置に形成され,
前記第1電極および前記第2電極は,前記複数の配線層の第1配線層において前記第1端子および前記第2端子の一方に共通接続され,前記第1配線層は,前記複数の配線層の基板側の最下層の配線層であり,
前記第1電極および前記第2電極は,前記複数の配線層の第2配線層において前記第1端子および前記第2端子の各々に接続され,前記各第1電極,および,前記各第1電極に隣接する前記第2電極の対応する1つは,前記第2配線層において,静電結合されてキャパシタを形成する,
ことを特徴とする容量素子。」
(2)引用文献1の記載
ア 引用文献1
原査定の拒絶の理由に引用された,特表2003-529941号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)
(ア)「【0001】
本発明は,金属酸化膜半導体(MOS)用のキャパシタ構造体に関し,特に,同心リング状キャパシタ・プレート(concentric ring-shaped capacitor plates)のアレイを定めるビアによってレベル間が接続された導電性の複数レベルのリング状同心ラインによって形成されたディープ・サブミクロン相補型金属酸化膜半導体(deep sub-micron complementary metal-oxide semiconductor(CMOS))用のキャパシタ構造体に関する。」
(イ)「【0010】
図2から図4は,ディープ・サブミクロンCMOSにおける容量を発生させるための本発明による実施の形態に従ったキャパシタ構造体20を集合的に示したものである。キャパシタ構造体20は,従来の平行板キャパシタ構造体の容量密度よりも著しく大きな容量密度を有する。キャパシタ構造体20は,複数導体レベルの工程によって半導体材料の基板21の上方に形成される(4つの電気的な導体レベルL1からL4が図解のみのために描かれている)。第1の導体レベルL1は導電性リング状ライン22の第1の同心アレイを含み,第2の導体レベルL2は導電性リング状ライン23の第2の同心アレイを含み,第3の導体レベルL3は導電性リング状ライン24の第3の同心アレイを含み,並びに,第4の導体レベルL4は導電性リング状ライン25の第4の同心アレイを含む。図示されているように,リング状導線22から25は四角形であるが,導線22から25は,例えば,長方形,八角形または円形でもよい。現在におけるディープ・サブミクロンCMOSの先端技術においては,約0.5μmまたはそれ以下の導線は一般的である。従って,キャパシタ構造体20の各導体レベルにおける同心の導線間の最小距離Mdは,代表的には約0.5μmに等しいかそれより小さい。
【0011】
第1の誘電体層26は,基板21と第1の導体レベルL1との間の空間に充填され,第2の誘電体層27は,第1の導体レベルL1と第2の導体レベルL2との間の空間および第1の導体レベルL1の同心線22の間の空間に充填され,第3の誘電体層28は,第2の導体レベルL2と第3の導体レベルL3との間の空間および第2の導体レベルL2の同心線23の間の空間に充填され,第4の誘電体層29は,第3の導体レベルL3と第4の導体レベルL4との間の空間および第3の導体レベルL3の同心線24の間の空間に充填され,並びに,第5の誘電体層30は,第4の導体レベルとコンタクト層31との間の空間,並びに,第4の導体レベルL4の同心線25の間の空間に充填される。第2,第3および第4のレベルL2からL4の導線23から25は,実質的に第1のレベルL1に該当する導線22の上に存在するので,導線の積層を同心に形成する。各積層の導線22から25は,第2,第3および第4の誘電体層を貫通して,導電ビア32の第1のセットによって電気的に接続されている。その結果の構造は,リング状の容量電極,即ちプレート27A,27Bの同心アレイを形成する。
【0012】
同心のリング状キャパシタ・プレート27A,27Bのアレイは,コンタクト層31内に定められた相対する極性の第1および第2の電極A,Bへ交互に電気的に接続される。特に,27Aで示されているリング状キャパシタ・プレートの総ては,第5の誘電体層30を介して延伸するビア33の第2のセットによって,コンタクト層31における第1の電極Aへ電気的に接続されている。27Bで示されているリング状キャパシタ・プレートの総ては,第5の誘電体層30を介して延伸するビア42の第3のセットによって,コンタクト層31における第2の電極Bへ電気的に接続されている。」
(ウ)図2には,導電性リング状ライン25が閉ループ形状を有すること,が記載されていると認められる。
(エ)図3には,同心アレイの外側から数えて奇数番目のキャパシタ・プレート27Aと偶数番目のキャパシタ・プレート27Bが形成され,キャパシタ・プレート27Aの導電性リング状ライン及びキャパシタ・プレート27Bの導電性リング状ラインは,交互に配置される,ことが記載されていると認められる。
イ 引用発明
前記アより,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「第1の電極Aと,
第2の電極Bと,
半導体材料の基板21の上方に形成された,第1の導体レベルL1,第2の導体レベルL2,第3の導体レベルL3,及び第4の導体レベルL4において,
第1の導体レベルL1は導電性リング状ライン22の第1の同心アレイを含み,
第2の導体レベルL2は導電性リング状ライン23の第2の同心アレイを含み,
第3の導体レベルL3は導電性リング状ライン24の第3の同心アレイを含み,並びに,第4の導体レベルL4は導電性リング状ライン25の第4の同心アレイを含み,
第2,第3及び第4のレベルL2からL4の導線23から25は,実質的に第1のレベルL1に該当する導線22の上に存在するので,導線の積層を同心に形成し,
各積層の導線22から25は,第2,第3及び第4の誘電体層を貫通して,導電ビア32の第1のセットによって電気的に接続され,その結果の構造は,リング状の容量電極,即ちキャパシタ・プレート27A,27Bの同心アレイを形成し,
同心のリング状キャパシタ・プレート27A及び27Bのアレイは,コンタクト層31内に定められた相対する極性の第1の電極A及び第2の電極Bへ交互に電気的に接続された,キャパシタ構造体20。」
(3)引用文献2の記載
ア 引用文献2
原査定の拒絶の理由に引用された,米国特許出願公開第2005/0030699号明細書(以下,「引用文献2」という。)には,図面とともに,次の記載がある。(下線は当審において付加し,訳は当審で作成した。以下同じ。)
(ア)「[0001]This invention relates to the field of capacitors. In particular, this invention relates to shielded capacitor structures in integrated circuits. 」
(訳:[0001]本発明はキャパシタの分野に関するものである。具体的には,本発明は,集積回路においてシールドされたキャパシタ構造に関する。)
(イ)「[0004] Another type of prior art capacitor takes advantage of the reduced size of intralayer metal spacings. In this type of capacitor, vertically spaced fingers are connected to alternate capacitor nodes to provide a higher capacitance density than parallel plate structures. FIG. 1 is a perspective side view of a prior art vertical finger capacitor 100. Note that FIG. 1 shows the spatial relationship between the capacitor fingers and does not show the remainder of the capacitor or the integrated circuit.」
(訳:[0004]他の従来技術のキャパシタは層内の金属間隔を縮小する。このキャパシタでは,垂直方向に離間したフィンガは交互にキャパシタのノードに接続され,平行平板構造よりも高い静電容量密度を提供する。図1は従来技術の縦形フィンガキャパシタ100の斜視側面図である。図1は,キャパシタ・フィンガ間の空間的な関係を示し,キャパシタや集積回路の残りの部分は示していない。)
(ウ)「[0005] FIG. 1 shows a capacitor 100 formed between nodes A and B (not shown). The capacitor 100 includes a first set of fingers connected to node A and a second set of fingers connected to node B. The capacitor fingers shown in FIG. 1 are formed in four levels of metal in an integrated circuit. As shown, the fingers alternate between nodes A and B such that each A finger on the second and third levels of metal is surrounded by four neighboring B fingers and each B finger on the second and third levels of metal is surrounded by four neighboring A fingers. This structure provides greatest capacitance density when each finger is made from a minimum-width line of metal and a minimum spacing separates adjacent fingers.」
(訳:[0005]図1は,ノードAとノードB(図示せず)との間に形成されたキャパシタ100を示している。キャパシタ100は,ノードAに接続された複数のフィンガである第1の組とノードBに接続された複数のフィンガである第2の組を含む。図1に示すキャパシタ・フィンガは集積回路中の4層の金属層内に形成されている。図示されているように,フィンガはノードAとノードBとの間に交互に配置され,第2層および第3層の各Aフィンガは隣接する4つのBフィンガによって囲まれ,第2層および第3層の各Bフィンガは隣接する4つのAフィンガによって囲まれている。この構造は,各フィンガーが,最小線幅であり,隣接するフィンガを分離する間隔が最小である場合,最も大きい静電容量密度を提供する。)
(エ)「[0006]FIG. 2 is a diagram illustrating the electric fields for the capacitor structure shown in FIG. 1. As shown, significant electric fields are present around the capacitor fingers. There are several disadvantages with prior art capacitors such as the capacitor shown in FIGS. 1 and 2. First, the electric fields present around the capacitor can interact with materials present around the fingers and cause loss in these materials, which reduces the quality factor of the capacitor. Second, the capacitance of the capacitor shown in FIGS. 1 and 2 is difficult to predict because it is impacted by the properties of materials around the fingers, which may be different than the properties of the dielectric present between the fingers. 」
(訳:[0006]図2は,図1に示すキャパシタ構造の電界を示す図である。図示されているように,キャパシタ・フィンガの周囲に多くの電界が存在する。図1及び図2に示されるような従来技術のキャパシタはいくつかの欠点がある。まず,キャパシタ周辺に存在する電界は,フィンガの周囲に存在する材料と相互作用し,これらの材料中での損失によりキャパシタのQ値が低減する。第2に,図1及び図2に示したキャパシタの静電容量は,フィンガの周囲の材料の特性により強い影響を受け,その特性はフィンガ間に存在する誘電体の特性とは異なる場合もあるため,静電容量の予測が困難である。)
(オ)「[0018]FIG. 4 is sectional view of an example of a capacitor structure of the present invention. FIG. 4 shows a capacitor 400 formed on a silicon substrate 402 as part of an integrated circuit 401 (other components of the integrated circuit 401 are not shown). Note that the structure of the integrated circuit 401 extends beyond what is shown in FIG. 4. For example, the structure of the integrated circuit 401 may extend past the capacitor 400, as shown in FIG. 4. The integrated circuit 401 may also include components placed above or below the capacitor 400. Similarly, this also applies to the embodiments shown in FIGS. 5-13 (described below), even though FIGS. 5-13 only show the capacitors. 」
(訳:[0018]図4は,本発明のキャパシタ構造の一例を示す断面図である。 図4は,集積回路401(集積回路401の他の構成要素は図示していない)の一部としてシリコン基板402上に形成されたキャパシタ400を示している。集積回路401の構成は図4に示されるものを越えて延在する。例えば,集積回路401の構成は,図4に示されるキャパシタ400を越えて延在してもよい。集積回路401は,キャパシタ400の上又は下に配置されるコンポーネントを含むことができる。同様に,図5-13はキャパシタのみを示しているが,図5-13に示す実施形態についても同様である(後述)。)
(カ)「[0019]The capacitor 400 is built using four layers of metal, designated as METAL 1, METAL 2, METAL 3, and METAL 4. Formed in the METAL 2 layer is a first row of conductive strips. A first set of conductive strips 404 is connected to node A of the capacitor. Similarly, a second set of conductive strips 406 is connected to node B of the capacitor. In the example shown in FIG. 4, the conductive strips 404 and 406 alternate, although other configurations may also be used. A second row of conductive strips is formed in the METAL 3 layer. The second row of conductive strips also has first and second sets of conductive strips 404 and 406 connected to nodes A and B of the capacitor. In the example shown in FIG. 4, the conductive strips 404 in the METAL 3 layer are positioned above conductive strips 406 in the METAL 2 layer. FIG. 4 also shows a first shield 408 formed in the METAL 4 layer above the conductive strips. The shield 408 is formed by a solid conductive plate and is connected to node A of the capacitor. A second shield 410 is formed in the METAL 1 layer below the conductive strips. The shield 410 is formed by a solid conductive plate and is connected to node B of the capacitor. A dielectric material, or insulating layers, surrounds and separates the various metal layers. 」
(訳:[0019]キャパシタ400は,金属1,金属2,金属3及び金属4として割り当てられた4つの金属層を用いて形成される。金属2の層に形成されたものは,導電性ストリップの第1の行である。導電性ストリップ404の第1の組はキャパシタのノードAに接続されている。同様に,導電性ストリップ406の第2の組はキャパシタのノードBに接続されている。他の構成を採用することもできるが,図4に示す例では導電性ストリップ404および406は交互に存在する。導電性ストリップの第2の行は金属3の層に形成されている。さらに,導電性ストリップの第2の行はキャパシタのノードAおよびノードBに接続された導電性ストリップ404及び406の第1及び第2の組を有している。図4に示す例では,金属3の層の導電性ストリップ404は金属2の層の導電性ストリップ406の上方に配置されている。また,図4は導電性ストリップの上の金属4の層に形成された第1シールド408を示している。シールド408は固体導電性プレートによって形成され,キャパシタのノードAに接続されている。第2シールド410は導電性ストリップ下方の金属1の層に形成されている。シールド410は固体導電性プレートによって形成され,キャパシタのノードBに接続されている。あるいは,誘電体材料又は絶縁層は,様々な金属層を包囲し,分離する。)
(キ)「[0020] FIG. 4 also illustrates the electric fields present in the capacitor 400. As shown, the shields 408 and 410 confine the electric fields from node A to node B (as illustrated by the arrows) within the limits of the shields 408 and 410. One advantage of the capacitor structure shown in FIG. 4 is that the capacitance value of the capacitor 400 can be more accurately predicted because it involves only the metal conductors and the dielectric insulator between them. Also, the electric field from nodes A to B does not pass through materials such as the Silicon substrate 402 below the first metal layer or components above the top metal layer. One disadvantage of the capacitor structure shown in FIG. 4, compared to a prior art non-shielded capacitor taking up the same area, is that it has less capacitance per unit area because there is little field between the “A” shield 408 and the “A” conductive strips 404 located below it. Similarly there is little field between the “B” shield 410 and the “B” conductive strips 406 located above it. The capacitor structure of FIG. 4 has shunt capacitance from the shield 410 to any conductors below the first metal layer and from the shield 408 to any conductors above the topmost metal layer. However, this shunt capacitance does not affect value of the capacitance between nodes A and B and may not need to be predicted as accurately. In most cases, shunt capacitance to the shield 408 is very small but that to the shield 410 from the underlying Silicon substrate 402 is fairly large. So, this structure is useful in cases where shunt capacitance from node B is less critical than shunt capacitance from node A.」
(訳:[0020]図4はまた,キャパシタ400に存在している電界を示す。図示されているように,シールド408および410は,シールド408および410の範囲内でノードAからノードB(矢印で示すように)の電界を閉じ込める。図4に示したキャパシタ構造の1つの利点は,金属導電体とそれらの間の誘電性絶縁体のみを必要とするので,コンデンサ400の容量値をより正確に予測することができる。また,ノードAからノードBへの電界は,第1の金属層の下のシリコン基板402や上部金属層の上方に構成要素のような材料を貫通しない。図4に示したキャパシタ構造の1つの欠点は,同じ面積を占める従来の非シールドキャパシタと比較して,「A」シールド408とその下に位置する「A」の導電性ストリップ404との間の電界が殆どないため,単位面積あたりの容量が少ないことである。同様に,「B」シールド410とその上に位置する「B」の導電性ストリップ406との間の電界は殆どない。図4のキャパシタ構造は,シールド410から第1の金属層よりも下の任意の導体において,また,シールド408から最上層の金属層上の任意の導体において分路キャパシタンスを有している。分路キャパシタンスは,ノードAとノードBとの間の容量値に影響を与えず,正確に予測する必要はない。大抵の場合,シールド408への分路キャパシタンスは非常に小さいが,その下のシリコン基板402からシールド410にかけての分路キャパシタンスはかなり大きくなっている。この構造は,ノードBから分路キャパシタンスがノードAから分路キャパシタンスよりも危機的でない場合に有用である。)
(ク)「[0021]A shielded capacitor structure of the present invention can take on many configurations in addition to the example shown in FIG. 4. FIGS. 5-13 show additional examples of shielded capacitors of the present invention. Note that, in addition to the examples given, other embodiments are also possible. In addition, various combinations of configurations are also possible. 」
(訳:[0021]本発明によるシールドされたキャパシタ構造は,図4に示す例の他に多くの構成を採用することができる。図5-13は本発明のシールドされたキャパシタの追加の例を示している。さらに追加の例に加えて,他の実施形態も可能である。構成のさまざまな組み合わせも可能である。)
(ケ)「[0024]FIG. 7 shows an example of a capacitor 700 where the shields 708 and 710 are comprised of conductive strips 704 and 706 rather than a continuous metal plate. The shields 708 and 710 are illustrated by a dashed box around the conductive strips formed in the METAL 1 and METAL 4 layers. 」
(訳:[0024]図7は,シールド708および710が,連続した金属板ではなく導電性ストリップ704及び706から構成されたキャパシタ700の一例を示す図である。シールド708および710は,金属1および金属4の層に形成された導電性ストリップの周囲の破線のボックスで示されている。)
イ 技術的事項
前記アより,引用文献2には次の技術的事項が記載されていると認められる。
「ノードAとノードBとの間に形成され,シールドされたキャパシタにおいて,キャパシタは,シリコン基板上に金属1,金属2,金属3及び金属4として割り当てられた4つの金属層を用いて形成され,ノードAに接続された複数の導電性ストリップ704である第1の組とノードBに接続された複数の導電性ストリップB706である第2の組を含み,最下層である金属1の層に,ノードBに接続された複数の導電性ストリップ706からなるシールド710が形成された,キャパシタ。」
(4)引用文献3の記載
ア 引用文献3
原査定の拒絶の理由に引用された,特開2009-38372号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)
(ア)「【技術分野】
【0001】
本発明は,超小型電子キャパシタ(コンデンサ)に関し,更に具体的にいうならば,後工程(BEOL,Back-end-of -line)処理を使用して形成されるキャパシタに関する。
【背景技術】
【0002】
キャパシタは,電子回路内の多岐にわたる多様な機能を実現するために使用される。これらの回路は,増幅段相互間を結合し,そしてバイパスする共振回路,フィルタ,電圧制御発振器を含む。超小型電子キャパシタは,しばしば後工程(BEOL)処理の一部として製造される。後工程とは,例えばトランジスタ,抵抗及びダイオードのような構成素子を半導体ウエハ上に設けられた配線により相互接続する集積回路製造工程をいう。更に具体的にいうならば,後工程は,ウエハ上に最初の金属層が付着されるときに開始される。後工程で形成されるのは,チップーパッケージ相互間の接続のためのコンタクト,絶縁層,金属レベル及びボンディング箇所等である。
【発明が解決しようとする課題】
【0003】
キャパシタの評価のための幾つかの特性は,静電容量密度(capacitive density),グランドに対する寄生容量,及び一以上の機能パラメータがデバイスの向き(device orientation)によりどの程度影響を受けるか等である。後工程により形成された現在のキャパシタ(BEOLキャパシタ)は,幾つかの欠点を有する。標準的なBEOLで形成される櫛の歯状キャパシタの場合,デバイスは両方向において対称でないために,向きに依存した動作,望ましくない寄生容量及び回路のミスマッチ(不整合)を生じる。非対称的な形状は又,増大した面積を必要とする。更に,現在のBEOLキャパシタは,最下層のキャパシタのアノードが半導体基板に結合することにより生じる望ましくない大きな寄生容量を有する。」
イ 技術的事項
前記アより,引用文献3には次の技術的事項が記載されていると認められる。
「超小型電子キャパシタにおいて,最下層のキャパシタのアノードが半導体基板に結合することにより生じる望ましくない大きな寄生容量を有する。」
(5)本願発明と引用発明との対比
ア 引用発明の「第1の電極A」及び「第2の電極B」は,それぞれ本願発明の「第1端子」及び「第2端子」に相当すると認められる。
イ 引用発明の「半導体材料の基板21の上方に形成された,第1の導体レベルL1,第2の導体レベルL2,第3の導体レベルL3,及び第4の導体レベルL4」は,本願発明の「基板上に設けられた複数の配線層」に相当すると認められる。
ウ 引用発明の「第1の同心アレイ」,「第2の同心アレイ」,「第3の同心アレイ」,及び「第4の同心アレイ」のそれぞれの導電性リング状ラインは,前記(2)ア(イ)ないし(エ)から,「キャパシタ・プレート27A及び27Bの導電性リング状ライン」からなり,これは本願発明の「同心状で交互に配置され,それぞれ閉ループ形状を有する第1電極および第2電極」に相当すると認められる。
エ 前記ウの「キャパシタ・プレート27A及び27Bの導電性リング状ライン」は,「第2,第3および第4のレベルL2からL4の導線23から25は,実質的に第1のレベルL1に該当する導線22の上に存在するので,導線の積層を同心に形成」することから,本願発明の「前記第1電極および前記第2電極は,前記複数の配線層において対応する位置に形成され」を満たすと認められる。
オ 前記ウの「キャパシタ・プレート27A及び27Bの導電性リング状ライン」は,「各積層の導線22から25は,第2,第3および第4の誘電体層を貫通して,導電ビア32の第1のセットによって電気的に接続され,その結果の構造は,リング状の容量電極,即ちプレート27A,27Bの同心アレイを形成し」及び前記(2)ア(エ)から,容量電極の一方であるプレート27A及び容量電極の他方であるプレート27Bを構成し,さらに,「同心のリング状キャパシタ・プレート27A,27Bのアレイは,コンタクト層31内に定められた相対する極性の第1の電極A及び第2の電極Bへ交互に電気的に接続され」るから,本願発明の「前記第1電極および前記第2電極は,前記複数の配線層の第2配線層において前記第1端子および前記第2端子の各々に接続され,前記各第1電極,および,前記各第1電極に隣接する前記第2電極の対応する1つは,前記第2配線層において,静電結合されてキャパシタを形成する」を満たすと認められる。
カ 引用発明の「キャパシタ構造体20」は,下記相違点を除いて,本願発明の「容量素子」に相当すると認められる。
キ すると,本願発明と引用発明とは,下記クの点で一致し,下記ケの点で相違する。
ク 一致点
「第1端子と,
第2端子と,
基板上に設けられた複数の配線層において,同心状で交互に配置され,それぞれ閉ループ形状を有する第1電極および第2電極と,を有し,
前記第1電極および前記第2電極は,前記複数の配線層において対応する位置に形成され,
前記第1電極および前記第2電極は,前記複数の配線層の第2配線層において前記第1端子および前記第2端子の各々に接続され,前記各第1電極,および,前記各第1電極に隣接する前記第2電極の対応する1つは,前記第2配線層において,静電結合されてキャパシタを形成する,容量素子。」
ケ 相違点
本願発明においては「前記第1電極および前記第2電極は,前記複数の配線層の第1配線層において前記第1端子および前記第2端子の一方に共通接続され,前記第1配線層は,前記複数の配線層の基板側の最下層の配線層であ」るのに対し,引用発明においては,キャパシタ・プレート27A及び27Bの導電性リング状ラインは,第1の導体レベルL1において,それぞれ第1の電極A及び第2の電極Bに接続されている点。
(6)相違点についての検討
引用文献3に記載された技術的事項に示されるとおり,超小型電子キャパシタにおいて,最下層のキャパシタのアノードが半導体基板に結合することにより,望ましくない大きな寄生容量が発生することは公知であるから,この寄生容量を低減することは,当業者にとって公知の課題であるといえる。そして,引用発明は,「ディープ・サブミクロン相補型金属酸化膜半導体(deep sub-micron complementary metal-oxide semiconductor(CMOS))用のキャパシタ構造体」である(前記(2)ア(ア))から,超小型電子キャパシタに属するものであり,最下層である第1の導体レベルL1の導電性リング状ラインが半導体材料の基板21に結合することにより望ましくない寄生容量が生じるものと考えられる。
そして,引用文献2に記載された技術的事項には,シリコン基板上に形成された,複数の金属層により構成されるキャパシタにおいて,複数の金属層の導電性ストリップから発生する電界を閉じ込めるために,最下層の金属層の全ての導電性ストリップをキャパシタの一方のノードに接続して,シリコン基板上への電界をシールドする事項が開示されており,これは電界をシールドすることにより静電容量のうち「フィンガの周囲の材料の特性により強い影響を受ける」部分(前記(3)ア(エ))すなわち寄生容量を低減するものであるから,寄生容量の低減を目的として,引用文献2に記載された技術的事項を採用し,引用発明の第1の導体レベルL1において寄生容量の低減するシールドを構成するために,第1の導体レベルL1におけるキャパシタ・プレート27Aの導電性リング状ライン及びキャパシタ・プレート27Bの導電性リング状ラインを,第1の電極A又は第2の電極Bの一方に共通に接続するように構成することは,当業者が容易に想到し得ることである。
(7)本願発明の効果について
本願発明の効果は,引用発明の構成並びに引用文献2及び3に記載された技術的事項から当業者が予測できるものであり,格別のものではない。
(8)まとめ
したがって,本願発明は,引用発明,並びに,引用文献2及び3記載の技術的事項に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。

3 結言
以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2017-08-02 
結審通知日 2017-08-08 
審決日 2017-08-23 
出願番号 特願2012-274747(P2012-274747)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉  
特許庁審判長 矢頭 尚之
特許庁審判官 大嶋 洋一
深沢 正志
発明の名称 容量素子、容量アレイおよびA/D変換器  
代理人 河野 努  
代理人 宮本 哲夫  
代理人 伊坪 公一  
代理人 青木 篤  

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