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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1333978 |
| 審判番号 | 不服2015-21296 |
| 総通号数 | 216 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2017-12-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2015-12-01 |
| 確定日 | 2017-10-24 |
| 事件の表示 | 特願2014-108823「磁気ランダムアクセスメモリを製造するシステムおよび方法」拒絶査定不服審判事件〔平成26年 9月18日出願公開,特開2014-170964〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成22年8月26日を国際出願日とする特願2012-526998号(パリ条約による優先権主張外国庁受理2009年8月26日,アメリカ合衆国)の一部を平成26年5月27日に新たな特許出願としたものであって,平成26年6月16日付けで審査請求がなされとともに翻訳文の提出がなされ,平成27年3月25日付けで拒絶理由の通知がなされ,同年6月30日付けで意見書及び手続補正書の提出がなされ,同年7月27日付けで拒絶査定がなされた。これに対して同年12月1日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ,平成28年2月16日付けの上申書と同年5月12日付けの上申書が提出されたものである。 第2 補正の却下の決定 [補正の却下の決定の結論] 平成27年12月1日付けの手続補正書による補正を却下する。 [理由] 1 補正の内容 平成27年12月1日付けの手続補正(以下「本件補正」という。)は,補正前の特許請求の範囲の請求項1乃至34を,補正後の特許請求の範囲の請求項1乃至34に補正するものであり,そのうち補正前後の請求項9は,以下のとおりである。(注:補正後の記載の下線は,審判請求人が付加したものである。) (1)補正前の請求項9 「データを記憶するメモリであって,前記メモリが, 第1のソース端子を共有する第1の一対のトランジスタと, 前記第1の一対のトランジスタのそれぞれに接続された第1の一対の磁気トンネル接合(MTJ)デバイスと, 導電性であり,かつほぼ直線である第1の領域を含むソースラインであって,前記ソースラインが,前記第1のソース端子で第1の電流を前記第1の一対のトランジスタに供給し,前記ソースラインが,第1のビアを使用して前記第1の領域から前記第1のソース端子まで結合され,前記ソースラインが第2の電流を第2の一対のトランジスタに供給する,ソースラインと, 第3のビアおよび第4のビアを使用して前記ソースラインの少なくとも一部分と並列に接続されている導電ラインと, を備え, 前記導電ライン及び前記第1の一対のMTJデバイスの下部コンタクトが,同一の層から形成される,メモリを備える装置。」 (2)補正後の請求項9 「データを記憶するメモリであって,前記メモリが, 第1のソース端子を共有する第1の一対のトランジスタと, 前記第1の一対のトランジスタのそれぞれに接続された第1の一対の磁気トンネル接合(MTJ)デバイスと, 導電性であり,かつほぼ直線である第1の領域を含むソースラインであって,前記ソースラインが,前記第1のソース端子で第1の電流を前記第1の一対のトランジスタに供給し,前記ソースラインが,第1のビアを使用して前記第1の領域から前記第1のソース端子まで結合され,前記ソースラインが第2の電流を第2の一対のトランジスタに供給する,ソースラインと, 第3のビアおよび第4のビアを使用して前記ソースラインの少なくとも一部分と並列に接続されている導電ラインと, を備え, 前記導電ラインの幅が前記ソースラインの幅よりも広く, 前記導電ライン及び前記第1の一対のMTJデバイスの下部コンタクトが,同一の層から形成される,メモリを備える装置。」 (3)補正事項 本件補正では,本件補正前の請求項9は本件補正後の請求項9に対応し,本件補正前の請求項9と本件補正後の請求項9を比較すると,本件補正後の請求項9に係る本件補正には,以下の補正事項が含まれる。 [補正事項] 補正前の請求項9の「導電ライン」について,「前記導電ラインの幅が前記ソースラインの幅よりも広く」とする補正。 2 補正の適否 (1)補正事項について 補正事項により補正された部分は,本願において,特許法第184条の4第1項の規定による翻訳文(以下「翻訳文」という。)の図2に記載されているものと認められるから,補正事項は翻訳文のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって,補正事項は,翻訳文に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たす。 また,補正事項は,補正前の請求項9における「導電ライン」を,「前記導電ラインの幅が前記ソースラインの幅よりも広く」に限定するものであるから,特許法第17条の2第5項第2号に掲げる,特許請求の範囲の減縮を目的とするものに該当する。そうすると,補正事項は,特許法第17条の2第4項の規定に適合することは明らかである。 (2)むすび 以上検討したとおり,本件補正は,特許法第17条の2第3項,第4項,及び,第5項に規定する要件を満たす。 3 独立特許要件について 本件補正は,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから,特許法第17条の2第6項において準用する同法第126条第7項の規定によって,本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものであることを要する。 そこで,本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について,以下に検討する。 (1)補正後の発明 本願の請求項1乃至34に係る発明は,本件補正により補正された特許請求の範囲の記載からみて,その特許請求の範囲の請求項1乃至34に記載されている事項により特定されるとおりのものであり,そのうちの請求項9に係る発明(以下「本件補正発明」という。)は,上記1(2)に記載したとおりのものであり,再掲すると次のとおりである。 「データを記憶するメモリであって,前記メモリが, 第1のソース端子を共有する第1の一対のトランジスタと, 前記第1の一対のトランジスタのそれぞれに接続された第1の一対の磁気トンネル接合(MTJ)デバイスと, 導電性であり,かつほぼ直線である第1の領域を含むソースラインであって,前記ソースラインが,前記第1のソース端子で第1の電流を前記第1の一対のトランジスタに供給し,前記ソースラインが,第1のビアを使用して前記第1の領域から前記第1のソース端子まで結合され,前記ソースラインが第2の電流を第2の一対のトランジスタに供給する,ソースラインと, 第3のビアおよび第4のビアを使用して前記ソースラインの少なくとも一部分と並列に接続されている導電ラインと, を備え, 前記導電ラインの幅が前記ソースラインの幅よりも広く, 前記導電ライン及び前記第1の一対のMTJデバイスの下部コンタクトが,同一の層から形成される,メモリを備える装置。」 (2)引用文献と引用発明及び周知技術 ア 引用文献1 原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である,特開2007-311514号公報(以下「引用文献1」という。)には,下記の事項が記載されている。(注:下線は,当審により付加したものであり,以下同様。) (ア)「【0001】 本発明は,半導体装置に関し,特に,磁気抵抗変化を利用したメモリセルの書き込み制御方法,特に,電流方向によって情報を書き換える磁気抵抗変化型メモリに関するものである。」 (イ)「【0013】 本発明の第1の実施例について説明する。本構成のメモリセルは,メモリセルをN型MOSトランジスタとトンネル磁気抵抗素子TMRから構成している。本構成の特徴は,メモリセルトランジスタMNTがNMOSトランジスタの場合に,トンネル磁気抵抗素子TMRの自由層FLと固定層PLの配置が,トランジスタ側に自由層FLが配置され,共通配線,ここでは,ビット線BL側に固定層PLが配置される。この構成では,平行化動作に比べて大きい電流が必要な反平行化書き込み動作を,電流駆動力が大きくなるソース接地で行なうことができる。さらに,読み出し動作において,反平行化書き換え方向と同じ方向に電圧を印加して,誤書き換えを防止しつつ読み出し電流を大きくしている。図1は,本発明の実施例1を示したメモリセルアレーのレイアウト図である。メモリセルの面積は,ワード線あるいはビット線の配線ピッチを2Fとした場合8F2である。また,図2は図1のA-A'間の断面図と周辺回路の断面図を示している。図3はB-B'間の断面図,C-C'間の断面図を示している。メモリセルMCは,1つのPMOSトランジスタとトンネル磁気抵抗TMRからなる。ワード線WLはトランジスタのゲートGNに接続される。ゲート材料は,N型ポリシリコンやN型ポリシリコンの上部にシリサイドあるいは,タングステン(W)が積層され,低抵抗化されている。メモリセルトランジスタMNTは,P型の半導体領域PWEL中に形成されるP型半導体領域は,隣接するセンスアンプブロック内のNMOSと共通に構成することで,P型半導体領域PWELの分離領域をもける必要がなくなるため,面積を低減できる。なお,メモリセルトランジスタMNTが形成されるP型半導体領域PWELをセンスアンプブロック内のNMOSと分離してもよい。この場合,センスアンプブロックSABとメモリセル領域で基板電圧を独立に制御できる利点がある。P型半導体領域PWELは,基板P-Sub上に形成されたN型半導体領域DWEL内に形成される。NMOSトランジスタの拡散層LNの一方には,ソース線コンタクトSLCが配置される。ソース線コンタクトは,隣接するメモリセルMCと共有化して小面積化している。ソース線コンタクト上には,ワード線と直行する方向にソース線が配線される。ソースコンタクトが配置されない拡散層LNには,トンネル磁気抵抗TMRに接続される下部電極コンタクトBECが配置される。下部電極コンタクトBECはトンネル磁気抵抗が配置される下部電極BEに接続される。下部電極BE上には,複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗TMRが下部電極コンタクトBECの真上ではなく,ずらして配置される。トンネル磁気抵抗TMRを構成する各層はナノメートルオーダーの厚さのため,平行性を保つことが重要であり,製造工程上と平らに作ることが困難であるコンタクトの真上からずらして形成することにより製造が容易となる。トンネル磁気抵抗TMRには,少なくとも1層のトンネル膜TBとその両側に配置される固定層PLと自由層FLが含まれる。磁性体の固定層PLでは,内部の電子のスピンの向きが一定方向に固定されている。一方,磁性体の自由層FLでは,内部の電子のスピンの向きが固定層に対して平行・反平行状態の2状態のいずれかの状態にある。本構成では,トンネル膜TBと下部電極の間に自由層FLが配置され,トンネル磁気抵抗TMRの上層に配線されるビット線BLとトンネル膜TBの間に固定層PLが配置される。ビット線は,ワード線と直交し,ソース線と平行に配線される。トンネル磁気抵抗TMRはビット線配線方向がワード線配線方向に比べて長い長方形あるいは,楕円形状になっている。縦横比の異なる形状にすることで,自由層の磁化を固定層PLに対して平行・反平行状態以外の方向に磁化されにくい磁気的な異方性が現れ,自由層FLのスピン方向の保持特性がよくなる利点がある。」 (ウ)「【0015】 図5に書き換え時のビット線BLとソース線SLとワード線の動作タイミング図を示す。図5(a)は書き換え動作で,メモリセルがNMOSトランジスタの場合,非選択状態は低電圧状態で,外部,あるいは,チップ内部で発行されたアドレスに対応したワード線WLが低電位状態(VSS)から高電位状態(VWH)に遷移する。平行化書き換えに比べて大きな電流が必要な,反平行状態に書き換える場合(→AP)では,ビット線をビット線駆動レベルVBLにソース線SLを低電位(VSS)に駆動する。・・・中略・・・平行状態に書き換える場合(→P)では,ソース線SLをビット線駆動レベルVBL,ビット線BLを低電位(VSS)に駆動する。これにより,磁気抵抗素子TMRには,自由層FL側から固定層PL側に電流が流れ,電子流れは,固定層PLから自由層FLに流れる。」 (エ)図1には,ソース線SLは,直線状であり,2つのソース線コンタクトSLCと別々に接続された構造が記載されている。 (オ)図2には,隣接するメモリセルの2つのトランジスタで共有化された拡散層LN上に,ソース線と何らかの接続物を介して接続されたソース線コンタクトが配置され,該2つのトランジスタのソース線コンタクトが配置されていない拡散層LN上には,それぞれ別々のトンネル磁気抵抗TMRに接続される下部電極コンタクトBECが配置された構造が記載されている。 イ 引用発明 上記アに記載された事項から,引用文献1には下記の発明(以下「引用発明」という。)が記載されているものと認められる。 「メモリセルは,トランジスタとトンネル磁気抵抗素子TMRから構成され, ワード線はトランジスタのゲートに接続され, トランジスタの拡散層LNの一方には,ソース線コンタクトSLCが配置され, ソース線コンタクトSLCは,隣接するメモリセルと共有化され, ソース線コンタクトSLC上には,ワード線と直行する方向にソース線が配線され, ソース線コンタクトSLCが配置されない拡散層LNには,トンネル磁気抵抗TMRに接続される下部電極コンタクトBECが配置され, 下部電極コンタクトBECはトンネル磁気抵抗TMRが配置される下部電極BEに接続され, 下部電極BE上には,複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗TMRが下部電極コンタクトBECの真上ではなく,ずらして配置され, トンネル磁気抵抗TMRの上層には,ビット線BLが配線され, ビット線は,ワード線と直交し,ソース線と平行に配線され, ソース線は,直線状であり,何らかの接続物を介して別々の2つのソース線コンタクトSLCに接続される,磁気抵抗変化型メモリ。」 ウ 引用文献2 本願の優先権主張の日前に日本国内において頒布された刊行物である特開平3-126266号公報(以下「引用文献2」という。)には,「半導体不揮発性メモリ」(発明の名称)について,次の事項が記載されている。 「ソース線9に平行に上層Al配線を形成し,このAl配線を所定ビット毎にソース線9にコンタクトさせることにより,すなわちソース線9をAl配線で裏打ちすることにより,このソース線9をより低抵抗化することが可能である。」(第5頁右下欄7行?12行) エ 引用文献3 本願の優先権主張の日前に日本国内において頒布された刊行物である特開2008-198311号公報(以下「引用文献3」という。)には,次の事項が記載されている。 「【0056】 図7は,図6に示す線L7-L7に沿った断面構造を概略的に示す図である。図7において,メモリセルは,半導体基板領域(ウェル領域)50表面に形成される。この半導体基板領域50の表面に,間をおいて不純物領域52a,52bおよび52cが形成される。この不純物領域52aおよび52c外部に,素子分離用の絶縁膜54aおよび54bがそれぞれ形成される。不純物領域52aおよび52cは,それぞれ,コンタクト(プラグ)を介して可変磁気抵抗素子VRのベース電極層LVに電気的に接続される。不純物領域52bは,コンタクトを介してソース線SL1に電気的に接続される。 【0057】 ソース線SL1は,可変磁気抵抗素子VRのベース電極層LVと同じ配線層のメタル配線で形成される。可変磁気抵抗素子VRは,ビット線BLB1に電気的に接続される。」 オ 引用文献4 本願の優先権主張の日前に日本国内において頒布された刊行物である特開2002-367365号公報(以下「引用文献4」という。)には,「半導体不揮発性メモリ」(発明の名称)について,次の事項が記載されている。 「【0039】図15は,図14に示したレイアウトパターン中のA-A'線に沿った部分のメモリセルの断面図であり,図16は同様にB-B'線に沿った部分のメモリセルの断面図である。これらの図で,参照符号300はｐ型半導体基板である。301nはパターンNWELによるn型ウェルであり,バイポーラトランジスタのコレクタとなる。 【0040】また,301pはn型ウェル301nを分離するｐ型ウェルである。302は素子間分離酸化膜であり,パターンFLで囲まれていない領域に形成される。303はバイポーラトランジスタのベースとなるｐ型領域であり,素子間分離酸化膜302のない活性領域に形成される。 【0041】304, 305, 306は,それぞれ,バイポーラトランジスタのエミッタとなるn型拡散層,ベースの引出し部となるｐ型拡散層,コレクタの引出し部となるn型拡散層であり,パターンIIE, IIB, IICに応じてイオン打込みを行うことにより形成される。 【0042】307は拡散層と第1配線層とのコンタクトのプラグであり,コンタクトパターンCNT及びMCNTに応じて形成される。308はパターンM1に応じて形成される第1配線層であり,MTJ素子の下部電極となる図1中のワード線WL,バイポーラトランジスタとMTJ素子とのつなぎなどに用いられる。」 カ 周知技術 (ア)周知技術1 上記ウの引用文献2の記載事項から,下記の事項が周知技術であると認められる。 「メモリにおいて,ソース線に平行に上層Al配線を形成し,このAl配線を所定ビット毎にソース線にコンタクトさせることにより,ソース線をより低抵抗化できること。」 (イ)周知技術2 上記エの引用文献3の記載事項及び上記オの引用文献4の記載事項から,下記の事項が周知技術であると認められる。 「MTJ素子の下部電極を配線層に形成すること。」 (3)対比 ア 本件補正発明と引用発明との対応関係について (ア)引用文献1の段落【0001】には,「本発明は,半導体装置に関し,特に,磁気抵抗変化を利用したメモリセルの書き込み制御方法,特に,電流方向によって情報を書き換える磁気抵抗変化型メモリに関するものである。」と記載されているので,引用発明の「磁気抵抗変化型メモリ」は,何らかの情報(データ)を記憶するものであるから,本願補正発明の「データを記憶するメモリ」に相当し,また,半導体装置でもあることから,本願補正発明の「メモリを備える装置」に相当する。 (イ)引用発明では,「トランジスタの拡散層LNの一方には,ソース線コンタクトSLCが配置され,ソース線コンタクトSLCは,隣接するメモリセルと共有化され」たものであり,引用文献1の図2には,ソース線に配線されたソース線コンタクトが,隣接するメモリセルの2つのトランジスタで共有化された拡散層LN上に配置され,該2つのトランジスタのソース線コンタクトが配置されていない拡散層LN上には,それぞれ別々のトンネル磁気抵抗TMRに接続される下部電極コンタクトBECが配置された構造が記載され,また,「トンネル磁気抵抗TMR」は,「磁気トンネル接合(MTJ)デバイス」と呼び得るものである。 そうすると,引用発明の「ソース線コンタクトSLC」及び「トンネル磁気抵抗素子TMR」は,本件補正発明の「第1のソース端子」及び「磁気トンネル接合(MTJ)デバイス」に相当し,引用発明も「第1のソース端子を共有する第1の一対のトランジスタと,前記第1の一対のトランジスタのそれぞれに接続された第1の一対の磁気トンネル接合(MTJ)デバイス」を備えた構成であるといえる。 (ウ)引用発明の形状が「直線状」である「ソース線」は,本件補正発明の「導電性であり,かつほぼ直線である第1の領域を含むソースライン」に相当する。 (エ)引用文献1の段落【0015】には,「平行状態に書き換える場合(→P)では,ソース線SLをビット線駆動レベルVBL,ビット線BLを低電位(VSS)に駆動する。これにより,磁気抵抗素子TMRには,自由層FL側から固定層PL側に電流が流れ」ることが記載されているので,引用発明では,磁気抵抗素子TMRを平行状態に書き換える際に,直線状のソース線→ソース線コンタクトSLC→トランジスタ→下部電極コンタクトBEC→下部電極BE→トンネル磁気抵抗TMR→ビット線BLへ電流が流れるものと認められる。 そうすると,本件特許発明と引用発明とは,「前記ソースラインが,前記第1のソース端子で第1の電流を前記第1の一対のトランジスタに供給し,前記ソースラインが,前記第1の領域から前記第1のソース端子まで結合され」た構成である点で共通する。 (オ)引用発明の「ソース線」には,「2つのソース線コンタクトSLC」が接続されており,上記(イ)より,各「ソース線コンタクトSLC」には一対のトランジスタが接続されるものであること,及び上記(エ)の書き換え電流を踏まえると,引用発明も「第2の一対のトランジスタ」を備えたものであり,かつ,「前記ソースラインが第2の電流を第2の一対のトランジスタに供給する」ものであると認められる。 イ 本件補正発明と引用発明の一致点及び相違点について 上記の対応関係から,本件補正発明と引用発明は,下記の(ア)の点で一致し,(イ)及び(ウ)の点で相違する。 (ア)一致点 「データを記憶するメモリであって,前記メモリが, 第1のソース端子を共有する第1の一対のトランジスタと, 前記第1の一対のトランジスタのそれぞれに接続された第1の一対の磁気トンネル接合(MTJ)デバイスと, 導電性であり,かつほぼ直線である第1の領域を含むソースラインであって,前記ソースラインが,前記第1のソース端子で第1の電流を前記第1の一対のトランジスタに供給し,前記ソースラインが,第1のビアを使用して前記第1の領域から前記第1のソース端子まで結合され,前記ソースラインが第2の電流を第2の一対のトランジスタに供給する,ソースラインと, を備える,メモリを備える装置。」 (イ)相違点1 本件補正発明では,ソースラインが,前記第1の領域から前記第1のソース端子まで結合するのに,「第1のビアを使用」しているのに対し,引用発明では,ソース線がビアを使用して結合するものであるか定かではない点。 (ウ)相違点2 本件補正発明は,「第3のビアおよび第4のビアを使用して前記ソースラインの少なくとも一部分と並列に接続されている導電ラインと,を備え,前記導電ラインの幅が前記ソースラインの幅よりも広く,前記導電ライン及び前記第1の一対のMTJデバイスの下部コンタクトが,同一の層から形成される」ものであるのに対し,引用発明は,「導電ライン」に対応する導電線を備えていない点。 (4)当審の判断 ア 相違点1について 引用発明では,ソース線は,何らかの接続物を介してソース線コンタクトSLCに接続されているものの,引用文献1には,該接続物がビアであることは明記されていない。 しかしながら,引用発明では,ソース線は絶縁層上に形成されていることは明らかであり,かつ,上記(3)ア(エ)に記載したように,ソース線からはソース線コンタクトSLCを通ってトンネル磁気抵抗TMRへ電流が流れるものである。 また,磁気抵抗変化型メモリの分野に限らずメモリ及び半導体の分野では,絶縁膜を介して配線とコンタクトを電気的に接続する場合,絶縁膜にビアを形成することは引用文献を提示するまでもなく周知技術である。 そうすると,引用発明のソース線とソース線コンタクトSLCの間に介在する「何らかの接続物」は,ソース線とソース線コンタクトSLCを電気的に接続して電流が流れるようにするため,ソース線とソース線コンタクトSLCの間の絶縁層を除いて形成された「ビア」であると認められるので,上記相違点1は実質的な相違点とはいえない。 仮に,実質的な相違点であったとしても,絶縁膜を介して配線とコンタクトを電気的に接続する場合,絶縁膜にビアを形成することが周知技術であることを踏まえると,引用発明の「何らかの接続物」を「ビア」により形成し相違点1に係る構成とすることは,当業者が適宜なし得たものである。 イ 相違点2について メモリでは,一般に高速な動作が求められているため,ビット線やソース線等の導電線の抵抗を低くすることが必要であり,メモリに設けられるソース線等の導電線を低抵抗化する構成として,ソース線に平行に上層Al配線を形成し,このAl配線を所定ビット毎にソース線にコンタクトさせる構成は,上記3(2)カ(ア)に記載したように周知技術である。 また,磁気抵抗変化型メモリは,スイッチを構成するトランジスタが形成される半導体層上に絶縁膜と配線層を交互に複数積層して形成することが行われており,MTJ素子の下部電極を配線層に形成することも,上記3(2)カ(イ)に記載したように周知技術である。 そうすると,磁気抵抗変化型メモリである引用発明において,ソース線を低抵抗化することが有用であることは当業者に明らかなので,引用発明のソース線を低抵抗化するために,ソース線に平行に所定間隔でソース線とコンタクトされた導電線を下部電極BEが形成された層に形成することは,周知技術から当業者が容易に想到し得たものである。そして,導電線の幅が広いほど導電線自体の抵抗が低くなることは技術常識であるから,引用発明において,ソース線の低抵抗化のためにソース線に平行な導電線を形成するに際し,形成する導電線の幅をソース線の幅より広く設定することは,当業者が普通に行い得るものといえる。 よって,引用文献1に接した当業者であれば,引用発明のソース線を低抵抗化するために,下部電極BEが形成された層にソース線より幅が広く所定間隔でソース線にコンタクトされた導電線を形成すること,即ち,引用発明に相違点2に係る構成を設けることは,容易に想到し得たものである。 ウ 本願補正発明の作用効果について 審判請求人は,審判請求書の「〔4〕本願発明が特許されるべき理由」において,本願補正発明の「導電ラインの幅がソースラインの幅よりも広い」という事項について,「並列導電ラインの幅を,MTJに隣接するまで広げることができ,並列導電ラインが形成される金属層(M3)を可能な限り有効に利用し,ソースラインの抵抗を顕著に低抵抗化することができるという有利な効果を有します」と主張している。 しかしながら,本願補正発明の「導電ラインの幅がソースラインの幅よりも広い」という事項及び該事項による「ソースラインの抵抗を顕著に低抵抗化する」という作用効果については翻訳文の明細書に記載されておらず,翻訳文の図2に,導電ライン240の幅がソースライン120の幅より2倍程度広いものが記載されているだけであり,導電ライン240の幅をMTJ150に隣接するまで広げる構成は記載されていないので,本願補正発明は「導電ラインの幅がソースラインの幅よりも広い」ことで,ソースラインの抵抗を低抵抗化する点で効果的であることが認められるにすぎない。 そして,上記イに記載したように,ソース線の低抵抗化のために,導電線の幅をソース線の幅より広く設定することは,当業者が普通に行い得るものなので,本願補正発明が奏する効果は,当業者が容易に予測し得るものと認める。 エ 小括 本件補正後の請求項9に係る発明(本願補正発明)は,引用発明,引用文献1の記載事項,及び周知技術に基づいて,当業者が容易に想到し得たものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。 (5)むすび したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 補正却下の決定を踏まえた検討 1 本願発明 平成27年12月1日付けの手続補正は,上記のとおり却下されたので,本願に係る発明は,平成27年6月30日付け手続補正書の特許請求の範囲の請求項1乃至34に記載されている事項により特定されるとおりのものであり,そのうちの請求項9に係る発明(以下「本願発明」という。)は,上記第2の1(1)の「補正前の請求項9」の箇所に記載したとおりのものであり,再掲すると次のとおりである。 「データを記憶するメモリであって,前記メモリが, 第1のソース端子を共有する第1の一対のトランジスタと, 前記第1の一対のトランジスタのそれぞれに接続された第1の一対の磁気トンネル接合(MTJ)デバイスと, 導電性であり,かつほぼ直線である第1の領域を含むソースラインであって,前記ソースラインが,前記第1のソース端子で第1の電流を前記第1の一対のトランジスタに供給し,前記ソースラインが,第1のビアを使用して前記第1の領域から前記第1のソース端子まで結合され,前記ソースラインが第2の電流を第2の一対のトランジスタに供給する,ソースラインと, 第3のビアおよび第4のビアを使用して前記ソースラインの少なくとも一部分と並列に接続されている導電ラインと, を備え, 前記導電ライン及び前記第1の一対のMTJデバイスの下部コンタクトが,同一の層から形成される,メモリを備える装置。」 2 引用文献と引用発明及び周知技術 これに対して,原査定の拒絶の理由に引用された引用文献の記載事項,引用発明,及び周知技術は,上記第2の3(2)に記載したとおりである。 3 対比・判断 本願発明は,上記第2の2で検討した本件補正発明における限定を省いたものである。 そうすると,本願発明の構成要素を全て含み,さらに特定の点に限定を施したものに相当する本件補正発明が,上記第2の3(4)に記載したとおり,引用発明,引用文献1の記載事項,及び周知技術に基いて,当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,引用発明,引用文献1の記載事項,周知技術に基いて,当業者が容易に発明をすることができたものである。 4 結言 以上のとおり,本件補正前の請求項9に係る発明(本願発明)は,当業者が引用発明,引用文献1の記載事項,及び周知技術に基いて容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 したがって,本件は,他の請求項について検討するまでもなく,拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2017-05-22 |
| 結審通知日 | 2017-05-29 |
| 審決日 | 2017-06-09 |
| 出願番号 | 特願2014-108823(P2014-108823) |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 境 周一 |
| 特許庁審判長 |
深沢 正志 |
| 特許庁審判官 |
飯田 清司 小田 浩 |
| 発明の名称 | 磁気ランダムアクセスメモリを製造するシステムおよび方法 |
| 代理人 | 村山 靖彦 |
| 代理人 | 黒田 晋平 |