拒絶査定不服の審決｜不服2016-16739 - 特許審決データベース

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審決分類	審判査定不服特36条6項1、2号及び3号請求の範囲の記載不備取り消して特許、登録 H01L 審判査定不服 2項進歩性取り消して特許、登録 H01L
管理番号	1333986
審判番号	不服2016-16739
総通号数	216
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2017-12-28
種別	拒絶査定不服の審決
審判請求日	2016-11-08
確定日	2017-11-14
事件の表示	特願2015-522530「半導体装置、スイッチング電源用制御ICおよびスイッチング電源装置」拒絶査定不服審判事件〔平成26年12月24日国際公開、WO2014/203487、請求項の数(17)〕について、次のとおり審決する。
結論	原査定を取り消す。本願の発明は、特許すべきものとする。
理由	第1 手続の経緯本願は、平成26年6月6日(国内優先権主張平成25年6月20日)を国際出願日とする出願であって、平成27年6月26日付で審査請求がなされ、同年11月27日付で拒絶理由通知が通知され、平成28年1月29日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年7月29日付で拒絶査定(以下、「原査定」という。)がなされたものである。これに対して、平成28年11月8日付で審判請求がなされるとともに、同時に手続補正がなされ、当審において平成29年5月29日付で拒絶理由が通知され、同年7月14日付で手続補正(以下、「本手続補正」という。)がなされたものである。第2 原査定の理由についての概要 1 原査定の理由の概要原査定の理由の概要は、次のとおりである。「この出願については,平成27年11月27日付け拒絶理由通知書に記載した理由によって,拒絶をすべきものです。なお,意見書及び手続補正書の内容を検討しましたが,拒絶理由を覆すに足りる根拠が見いだせません。 [理由(特許法第29条第2項)について] ・請求項 1?17 ・引用例 1?2 本願の請求項1と引用例1(図30?32及び関連記載参照。)を比較すると,両者は以下の点で相違し,その余の点で一致するものと認められる。 (相違点1)本願の請求項1では「前記絶縁膜内に設けられた中継配線と,前記絶縁膜上に設けられ,前記中継配線と電気的に接続され,外部から電圧が印加されるパッド」との構成を有するのに対し,引用例1には当該構成が特定されていない点。 (相違点2)本願の請求項1では「第1の抵抗素子」が「前記接合型電界効果トランジスタ上に」設けられているのに対し,引用例1では,「高耐圧高抵抗素子216」(本願の「第1の抵抗素子」に相当)が「JFET230」(本願の「接合型電界効果トランジスタ」に相当)上に設けられていない点。しかしながら,多層配線構造は引用例1の図19に記載されているから,引用例1の図30?32においても多層配線構造を採用し,上記相違点1に係る構成とすることは,当業者が適宜なし得たことである。また,上記拒絶理由通知書で指摘したように,「第1の抵抗素子」を「接合型電界効果トランジスタ」上に設ける技術は,引用例2の図12(図11,13?14及び関連記載も参照。)に記載されている公知の技術であるから,引用例1において当該公知技術を適用し,上記相違点2に係る構成とすることは,当業者が容易になし得たことである。したがって,本願の請求項1は引用例1?2から容易になし得たものである。また,本願の請求項2?16の事項についても,当業者が適宜なし得たことであり,進歩性を有さない。平成28年1月29日付け意見書において出願人は,上記相違点1に係る構成は引用例1?2に記載されていないから,本願発明は引用例1?2から容易になし得ることは困難である旨主張している。しかしながら,上記検討のとおり,引用例1には多層配線構造を採用することが記載されているから,相違点1に係る構成は引用例1から容易に想到し得たものである。すなわち,図32の「第1メタル配線217」は「高電圧ライン110」に接続されており(引用例1の段落[0061]参照。),「外部から電圧が印加される」「中継配線」かつ「パッド」に相当するところ,図19の構造を採用し,「第1メタル配線217」を本願の「中継配線」,「第5メタル配線701」を本願の「パッド」に相当するものに変更することは,当業者が適宜なし得た設計変更であるといえる。上記出願人の主張は採用できない。以上のとおり,本願の請求項1?17は,引用例1?2から当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。＜引用文献等一覧＞ 1.特許第5104878号公報 2.特開2008-153636号公報」 2 原査定の拒絶理由通知の概要平成27年11月27日付拒絶理由通知書の概要は、次のとおりである。「(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。記 (引用文献等については引用文献等一覧参照) ●理由について・請求項1-16 ・引用文献等1,2 ・備考引用文献1(図30、図32)には、横型の接合型電界効果トランジスタ(160、230)と、外部から電圧が印加される中継配線(217)との間に接続され絶縁膜内に設けられた第1の抵抗素子(121,216)とを備えた半導体装置が記載されている。本願発明と引用文献1に記載された発明を対比すると、本願発明が、第1抵抗素子を接合型電界効果トランジスタ上に設けた点で相違する。しかしながら、引用文献2(図12)に、抵抗素子を接合型電界効果トランジスタ上に設ける技術が記載されており、引用文献1に記載された半導体装置において、上記技術を適用することは、当業者が容易になし得たものと認める。＜引用文献等一覧＞ 1.特許第5104878号公報 2.特開2008-153636号公報」第3 本願発明本願に係る発明は、本手続補正により補正された特許請求の範囲に記載された事項により特定される、以下のとおりのものである(以下、請求項1ないし17に係る発明を、それぞれ「本願発明1」ないし「本願発明17」という。)。「【請求項1】半導体基板の上部に形成された、横型の接合型電界効果トランジスタと、前記接合型電界効果トランジスタ上に設けられた絶縁膜と、前記絶縁膜内に設けられた中継配線と、前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第1の抵抗素子と、を備え、前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。【請求項2】前記絶縁膜内に抵抗分圧回路を構成する第2の抵抗素子および第3の抵抗素子を備え、前記第1の抵抗素子、前記第2の抵抗素子および前記第3の抵抗素子は、内側から前記第1の抵抗素子、前記第2の抵抗素子、前記第3の抵抗素子の順で連続して形成された平面形状が渦巻き状であることを特徴とする請求項1に記載の半導体装置。【請求項3】第1導電型の半導体基板の上部に形成された第2導電型のドリフト領域と、前記ドリフト領域に接続されたドレイン電極と、前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の上部に設けられた第2導電型のソース領域と、前記ドリフト領域に接して前記半導体基板の上部に配置された第1導電型のゲート領域と、前記ドリフト領域の表面上に形成された絶縁膜と、前記ゲート領域に接続されたゲート電極と、前記ソース領域に接続されたソース電極と、前記絶縁膜内に設けられた中継配線と、前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、前記ドリフト領域上において、前記ドレイン電極と前記中継配線との間に接続され、前記絶縁膜内に埋め込まれた第1の抵抗素子と、を備え、前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。【請求項4】前記ドレイン電極と前記ドリフト領域との第1の接続箇所、前記中継配線と前記第1の抵抗素子との第2の接続箇所の平面形状は、内側から前記第1の接続箇所、前記第2の接続箇所の順で配置されることを特徴とする請求項3に記載の半導体装置。【請求項5】前記絶縁膜内に埋め込まれ抵抗分圧回路を構成する第2の抵抗素子を備え、前記第2の抵抗素子の一端が前記中継配線に電気的に接続されたことを特徴とする請求項3又は請求項4に記載の半導体装置。【請求項6】前記絶縁膜内に埋め込まれ前記抵抗分圧回路を構成する第3の抵抗素子を更に備え、前記第3の抵抗素子の一端が前記第2の抵抗素子の他端と接続し、この接続箇所と接続する中間タップ配線を備えたことを特徴とする請求項5に記載の半導体装置。【請求項7】前記第2の抵抗素子および第3の抵抗素子の平面形状は、内側から前記第2の抵抗素子、前記第3の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項6に記載の半導体装置。【請求項8】前記第1の抵抗素子、前記第2の抵抗素子および前記第3の抵抗素子の平面形状は、内側から前記第1の抵抗素子、前記第2の抵抗素子、前記第3の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項6に記載の半導体装置。【請求項9】前記絶縁膜内に埋め込まれ抵抗分圧回路を構成する第2の抵抗素子を備え、前記第2の抵抗素子の一端が前記ドレイン電極に電気的に接続されることを特徴とする請求項3又は請求項4に記載の半導体装置。【請求項10】前記絶縁膜内に埋め込まれ前記抵抗分圧回路を構成する第3の抵抗素子を備え、前記第3の抵抗素子の一端が前記第2の抵抗素子の他端と接続し、この接続箇所と接続する中間タップ配線を備えたことを特徴とする請求項9に記載の半導体装置。【請求項11】前記第2の抵抗素子および第3の抵抗素子の平面形状は、内側から前記第2の抵抗素子、前記第3の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項10に記載の半導体装置。【請求項12】前記第1の抵抗素子、前記第2の抵抗素子および前記第3の抵抗素子の平面形状は、内側から前記第1の抵抗素子、前記第2の抵抗素子、前記第3の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項10に記載の半導体装置。【請求項13】前記ドリフト領域と前記ドレイン電極に挟まれる領域に前記半導体基板の表面層に形成された前記ドリフト領域より不純物濃度の高い第2導電型のドレイン領域を、更に備えることを特徴とする請求項3乃至請求項12のいずれか一項に記載の半導体装置。【請求項14】前記ソース電極は、前記ソース領域の一部分に接続された第1のソース電極と、前記ソース領域の残りの部分に接続された第2のソース電極と、を備えたことを特徴とする請求項3乃至請求項12のいずれか一項に記載の半導体装置。【請求項15】前記ソース領域が、前記ドリフト領域の周りに複数形成され、前記ゲート領域は、前記複数のソース領域および前記ドリフト領域に接してこれらを囲むように形成されていることを特徴とする請求項3乃至12のいずれか一項に記載の半導体装置。【請求項16】前記請求項1乃至請求項12のいずれか一項に記載の半導体装置を有することを特徴とするスイッチング電源用制御IC。【請求項17】前記請求項1乃至請求項12のいずれか一項に記載の半導体装置を有することを特徴とするスイッチング電源装置。」第4 引用文献について 1 引用例1について (1)引用例1の記載原査定の理由に引用された、特許第5104878号公報(以下、「引用例1」という。)には、図面とともに、以下のことが記載されている。(なお、下線は、当審において付与した。以下、同じ。) ア「【0054】図2は、この発明の実施の形態1にかかる半導体装置の要部を示す平面図である。図3は、図2に示した半導体装置を切断線X-X’で切断した断面図である。なお、図2以降の平面図においては、半導体装置200の特徴を明瞭に示すために層間絶縁膜(第1絶縁膜215および第2絶縁膜228)を省略して示す。半導体装置200は、第1抵抗121とスイッチ140(図1参照)を一体型にした高耐圧高抵抗一体型のMOSFETである。図示していないが、切換部150、制御部130および第2抵抗122も同一半導体基板上に形成される。【0055】半導体装置200は、一体的に構成された抵抗部210とMOSFET220を備えている。抵抗部210は第1抵抗121に相当する。MOSFET220はスイッチ140に相当する。抵抗部210は、P型半導体基板211と、N型ドリフト層212と、第1ドレインN^(+)層213と、第1酸化膜214と、第1絶縁膜215と、高耐圧高抵抗素子216と、第1メタル配線217と、第2メタル配線218と、を備えている。【0056】 P型半導体基板211は半導体内にP型(第1導電型)の不純物を添加して形成された基板である。N型ドリフト層212(第1拡散層)は、半導体内にN型(第2導電型)の不純物を添加して形成された拡散層である。N型ドリフト層212は、P型半導体基板211の表面層の一部に形成されている。【0057】 N型ドリフト層212は、P型半導体基板211に平面形状がたとえば円状をなすように形成されている。N型ドリフト層212のイオン注入濃度はたとえば1.0×10^(12)?1.5×10^(12)/cm^(2)程度である。第1ドレインN^(+)層213(第5拡散層)は、N型ドリフト層212の表面層の一部に形成される。【0058】第1酸化膜214は、N型ドリフト層212において第1ドレインN^(+)層213が形成されていない領域の上に形成されている。第1酸化膜214は、平面形状がたとえば第1ドレインN^(+)層213を囲む円環状をなすように形成されている。第1酸化膜214の厚みはたとえば4000?8000Å程度である。第1絶縁膜215は、N型ドリフト層212と第1酸化膜214を覆うように形成されている。【0059】高耐圧高抵抗素子216は、第1絶縁膜215における第1酸化膜214上の領域に埋め込まれている。高耐圧高抵抗素子216は、平面形状がたとえば渦巻き形状をなすように形成されている。または、高耐圧高抵抗素子216は、内側と外側のリング状をなす両端部と、渦巻き状をなして両端部と接続する渦巻き部とによって形成されていてもよい。【0060】内側のリング状の端部において第1メタル配線217とのコンタクト部217bを複数形成する。また、高耐圧高抵抗素子216は、ポリシリコンなどの薄膜抵抗によって形成されている。高耐圧高抵抗素子216のイオン注入濃度はたとえば1.0×10^(14)?1.0×10^(16)/cm^(2)程度が好ましい。イオン注入濃度を10^(15)/cm^(2)台とすることで、温度依存性のほとんど無い、温度特性に優れた高耐圧高抵抗素子216を形成することができる。高耐圧高抵抗素子216のイオン注入濃度は、たとえば2.5×10^(15)?3.5×10^(15)/cm^(2)程度であってもよい。【0061】第1メタル配線217(第1電極)は、第1絶縁膜215上に形成されている。第1メタル配線217は、高電圧ライン110(図1参照)に接続されている。また、第1メタル配線217は、第1絶縁膜215を貫通する第1ドレインコンタクト部217aおよび高耐圧高抵抗コンタクト部217bを有している。【0062】第1ドレインコンタクト部217aは、第1ドレインN^(+)層213に接続されている。第1ドレインN^(+)層213には、交流電圧を整流した電圧または直流電圧が第1メタル配線217を介して印加される。高耐圧高抵抗コンタクト部217bは、高耐圧高抵抗素子216の内側の端部(一端)に接続されている。【0063】第1メタル配線217は、平面形状がたとえば円状をなすように形成されている。高耐圧高抵抗素子216の内側の端部をリング状に形成する場合、高耐圧高抵抗コンタクト部217bの平面形状は、リング状に形成してもよいし、リング状に複数個互いに離間して形成してもよい。【0064】第2メタル配線218(第2電極)は、第1絶縁膜215上に形成されている。また、第2メタル配線218は、第1絶縁膜215を貫通する高耐圧高抵抗コンタクト部218aおよび第2ドレインコンタクト部218bを有している。高耐圧高抵抗コンタクト部218aは、高耐圧高抵抗素子216の外側の端部(他端)に接続されている。【0065】第2メタル配線218は、平面形状がたとえば第1メタル配線217を囲む円環状をなすように形成されている。高耐圧高抵抗素子216の内側の端部をリング状に形成する場合、高耐圧高抵抗コンタクト部217bの平面形状は、リング状に形成してもよいし、リング状に複数個互いに離間して形成してもよい。【0066】 MOSFET220は、抵抗部210と共有のP型半導体基板211と、N型ドレインドリフト層221と、第2ドレインN^(+)層222と、抵抗部210と共有の第2メタル配線218と、Pベース層223と、ソースN^(+)層224と、第2酸化膜225と、ゲート酸化膜226と、ゲート電極227と、第2絶縁膜228と、第3メタル配線229と、を備えている。【0067】 N型ドレインドリフト層221(第2拡散層)は、P型半導体基板211の表面層の一部に形成されている。N型ドレインドリフト層221は、N型ドリフト層212から離れて形成されている。N型ドレインドリフト層221は、平面形状がたとえばN型ドリフト層212を囲む円環状をなすように形成されている。N型ドレインドリフト層221のイオン注入濃度はたとえば1.0×10^(12)?1.5×10^(12)/cm^(2)程度である。このイオン注入は、N型ドリフト層212を形成する際のイオン注入としても利用できるため、N型ドレインドリフト層221とN型ドリフト層212とを同時に形成することが可能であり、同時に形成することにより製造工程を削減することができる。【0068】第2ドレインN^(+)層222(第6拡散層)は、N型ドレインドリフト層221の表面層の一部に形成されている。第2ドレインN^(+)層222は、平面形状がたとえば第1酸化膜214を囲む円環状をなすように形成されている。第2メタル配線218の第2ドレインコンタクト部218bは、第2ドレインN^(+)層222に接続されている。第2ドレインコンタクト部218bは円環状に形成してもよいし、円環状に複数個互いに離間して形成してもよい。【0069】 Pベース層223(第3拡散層)は、P型半導体基板211の表面層の一部に形成されている。Pベース層223は、N型ドレインドリフト層221と接し、かつN型ドリフト層212から離れて形成されている。Pベース層223は、平面形状がたとえばN型ドレインドリフト層221を囲む円環状をなすように形成されている。Pベース層223は、チャネルが形成されるチャネル領域となる。Pベース層223のイオン注入濃度はたとえば1.5×10^(13)?2.5×10^(13)/cm^(2)程度である。【0070】ソースN^(+)層224(第4拡散層)は、Pベース層223の表面層の一部に形成されている。ソースN^(+)層224は、N型ドレインドリフト層221から離れて形成されている。ソースN^(+)層224は、平面形状がたとえばPベース層223のチャネル領域を囲む円環状をなすように形成されている。【0071】第2酸化膜225は、N型ドレインドリフト層221において第2ドレインN^(+)層222が形成されていない領域の上に形成されている。第2酸化膜225は、平面形状がたとえば第2ドレインN^(+)層222を囲む円環状をなすように形成されている。第2酸化膜225の厚みはたとえば4000?8000Å程度である。ゲート酸化膜226は、Pベース層223の、ソースN^(+)層224とN型ドレインドリフト層221の間の領域の上と、N型ドレインドリフト層221の第2酸化膜225が形成されていない領域の上とにまたがって形成されている。【0072】ゲート電極227(第3電極)は、ゲート酸化膜226の上に形成されている。また、ゲート電極227は、切換部150(図1参照)に接続された端子227aを有する。また、ゲート電極227は、ゲート酸化膜226の上から、第2酸化膜225の一部の上まで形成されている。第2絶縁膜228は、N型ドレインドリフト層221、Pベース層223、第2酸化膜225およびゲート電極227の表面を覆うように形成されている。【0073】第3メタル配線229(第4電極)は、第2絶縁膜228上に形成されている。また、第3メタル配線229は、制御部130(図1参照)に接続された端子229aを有している。また、第3メタル配線229は、第2絶縁膜228を貫通するソースコンタクト部229bを有している。ソースコンタクト部229bは、ソースN^(+)層224に接続されている。」イ「【0121】 (実施の形態7) 図19は、図3に示した半導体装置の変形例を示す断面図である。図19において、図3に示した構成と同様の構成については同一の符号を付して説明を省略する。図3に示した半導体装置200において、第5メタル配線701、第6メタル配線702および第7メタル配線703を設けてもよい。【0122】第1メタル配線217、第2メタル配線218および第3メタル配線229の表面には、第3絶縁膜704が形成されている。第5メタル配線701は、第1メタル配線217の上に形成され、第3絶縁膜704を貫通するコンタクト部によって第1メタル配線217と電気的に接続されている。第6メタル配線702は、第2メタル配線218の上に形成され、第3絶縁膜704を貫通するコンタクト部によって第2メタル配線218と電気的に接続されている。第7メタル配線703は、第3メタル配線229の上に形成され、第3絶縁膜704を貫通するコンタクト部によって第3メタル配線229と電気的に接続されている。【0123】第6メタル配線702と第7メタル配線703とは、お互いに離れて形成されている。そして、第6メタル配線702と第7メタル配線703との距離は、第2メタル配線218と第3メタル配線229の距離よりも狭く形成されている。その理由は、次の通りである。MOSFET220において、メタル配線上に形成されるパッシベーション膜(図示省略)の表面では、可動イオンが蓄積されることによりソース・ドレイン間の等電位分布に歪みが生じる。第6メタル配線702と第7メタル配線703を設けてソース・ドレイン間のメタル配線の開口部を少なくし、ソース・ドレイン間の等電位分布の歪みを抑制することにより、電界集中を起こりにくくすることができるからである。また、第6メタル配線702と第7メタル配線703とは、電界集中が起こらない程度に離すことが好ましい。【0124】第5メタル配線701と第6メタル配線702とはお互いに離れて形成されている。また、第5メタル配線701と第6メタル配線702とは、等電位分布の歪みに起因する電界集中が起こらない程度に離すことが好ましい。第5メタル配線701と第6メタル配線702との距離は、第1メタル配線217と第2メタル配線218との距離以上としてもよい。その理由は、抵抗部210では、高耐圧高抵抗素子216が形成されていることで、パッシベーション膜の表面に蓄積される可動イオンの影響が小さいからである。【0125】このように、実施の形態7にかかる半導体装置200によれば、実施の形態1にかかる半導体装置200と同様の効果を得ることができる。また、MOSFET220のソース・ドレイン間の等電位分布の歪みを抑制することができ、電界集中を起こりにくくすることができる。」ウ「【0177】 (実施の形態12) 図30は、図1に示した半導体装置の変形例を示す回路図である。図30において、図1に示した構成と同様の構成については同一の符号を付して説明を省略する。図1に示した半導体装置200に、起動素子160を一体に形成したものである。また、図1に示した集積回路100において、第5抵抗123を形成したものである。この第5抵抗は形成しない場合もある。【0178】第5抵抗123は、図24と同様に接続される。起動素子160は、第1抵抗121と、たとえば起動回路を接続する接続端子との間に直列に接続されている。起動素子160は、接続端子を介してたとえばVCC端子に電流を供給している。起動素子160は、たとえばノーマリーオン型のJFETでできている。【0179】起動素子160を構成するJFETにおいて、そのドレイン端子には第1抵抗121が接続されており、そのソース端子にはたとえば起動回路を接続する接続端子が備えられている。JFETのゲート端子は接地されている。また、スイッチ140を構成するMOSFETと並列に接続されている。このJFETは、MOSFETおよび第1抵抗121と一体的に構成された半導体装置200(図31?図33参照)として構成されている。【0180】図31は、この発明の実施の形態12にかかる半導体装置の要部を示す平面図である。図32は、図31に示した半導体装置を切断線A-Oで切断した断面図である。図33は、図31に示した半導体装置を切断線C-C’で切断した断面図である。図31に示した半導体装置を切断線B-Oで切断した断面図は、図5と同様である。実施の形態12において、図5に示した構成と同様の構成については同一の符号を付して説明を省略する。実施の形態11においては、一体的に形成された第1抵抗121およびスイッチ140と分けて起動素子160を形成した構成の半導体装置200について説明したが、半導体装置200を、第1抵抗121、スイッチ140および起動素子160(図30参照)を一体型にした高耐圧高抵抗一体型のMOSFETとしてもよい。このMOSFETの一部にはJFETが形成されている。図示していないが、切換部150、制御部130および第2抵抗122も同一半導体基板上に形成される。【0181】半導体装置200は、一体的に構成された抵抗部210、MOSFET220(図5参照)およびJFET230を備えている。抵抗部210は第1抵抗121に相当する。MOSFET220はスイッチ140に相当する。JFET230は、起動素子160に相当する。MOSFET220が構成されている部分の半導体装置200は、図5と同様の構成である。第3高電圧印加層501は、MOSFET220にのみ形成されている。JFET230が構成されている切断線A-Oの半導体装置200の抵抗部210は、図5と同様の構成である。【0182】 JFET230は、抵抗部210と共有のP型半導体基板211と、N型ドレインドリフト層221と、第2ドレインN^(+)層222と、抵抗部210と共有の第2メタル配線218と、ソースN^(+)層224と、第2酸化膜225と、ゲート電極227と、第2絶縁膜228と、第8メタル配線901と、を備えている。JFET230のそれぞれの要素は、MOSFET220と共有である(第8メタル配線901を除く)。【0183】ソースN^(+)層224(第4拡散層)は、N型ドレインドリフト層221の表面層の一部に形成されている。第2酸化膜225は、N型ドレインドリフト層221において第2ドレインN^(+)層222およびソースN^(+)層224が形成されていない領域の上に形成されている。ゲート電極227(第3電極)は、第2酸化膜225の上に形成されている。【0184】第8メタル配線901(第5電極)は、第2絶縁膜228上に形成されている。また、第8メタル配線901は、たとえば起動回路(図30参照)に接続された端子901aを有している。また、第8メタル配線901は、第2絶縁膜228を貫通するソースコンタクト部902を有している。ソースコンタクト部902は、ソースN^(+)層224に接続されている。【0185】実施の形態12において、高耐圧高抵抗素子216は、実施の形態1と同様に、たとえば渦巻き状に形成されている。高耐圧高抵抗素子216には、高耐圧高抵抗素子216に高電圧が印加された場合、制御部130において検出可能な電圧にまで低減するために必要とされる抵抗を形成する。たとえば、高耐圧高抵抗素子216に高電圧500Vの電圧が印加された場合に検出可能な電圧1/100にするように、たとえば、全体の抵抗値4MΩのうちの3.96MΩを高耐圧高抵抗素子216として形成することができる。【0186】このように、実施の形態12にかかる半導体装置200によれば、実施の形態1および実施の形態11と同様の効果を得ることができる。また、第1抵抗121、スイッチ140および起動素子160が一体的に構成された半導体基板200として構成することで、実施の形態11よりも制御ICの素子面積を小さくすることができる。」エ図19 オ図32 (2) 引用例1発明について上記(1)ア,ウおよびオの記載から、引用例1には、実質的に次の発明(以下、「引用例1発明」という。)が記載されているものと認められる。「P型半導体基板211と、前記P型半導体基板211に平面形状がたとえば円状をなすように形成されたN型ドリフト層212と、前記N型ドリフト層212の上に形成された第1酸化膜214と、前記N型ドリフト層212と前記第1酸化膜214を覆うように形成された第1絶縁膜215と、前記第1絶縁膜215における前記第1酸化膜214上の領域に埋め込まれた、平面形状がたとえば渦巻き形状をなすように形成された高耐圧高抵抗素子216と、前記第1絶縁膜215上に形成され、高電圧ライン110に接続されるとともに、高耐圧高抵抗素子216の内側の端部(一端)に接続された第1メタル配線217(第1電極)と、 JFET230であって、前記P型半導体基板211上の、平面形状が前記N型ドリフト層212を囲む円環状をなすN型ドレインドリフト層221と、前記N型ドレインドリフト層221の表面層の一部に、平面形状が前記第1酸化膜214を囲む円環状をなすように形成された第2ドレインN^(+)層222と前記第2ドレインN^(+)層222と接続され、前記高耐圧高抵抗素子216と共有の第2メタル配線218と、前記N型ドレインドリフト層221の表面層の一部に形成されたソースN^(+)層224と、前記N型ドレインドリフト層221において前記第2ドレインN^(+)層222および前記ソースN^(+)層224が形成されていない領域の上に形成された第2酸化膜225と、前記第2酸化膜225の上に形成されたゲート電極227(第3電極)と、ソースN^(+)層224に接続された第8メタル配線901(第5電極)とで構成された、 JFET230と、前記N型ドレインドリフト層221、前記第2酸化膜225および前記ゲート電極227の表面を覆うように形成された第2絶縁膜228と、を有する、半導体装置。」 (3) 引用例1記載事項について上記(1)イおよびエの記載から、引用例1には、実質的に次の事項(以下、「引用例1記載事項」という。)が記載されているものと認められる。「半導体装置において、第1メタル配線217、第2メタル配線218および第3メタル配線229の表面には、第3絶縁膜704が形成され、第5メタル配線701は、第1メタル配線217の上に形成され、第3絶縁膜704を貫通するコンタクト部によって第1メタル配線217と電気的に接続されていること。」 2 引用例2について (1)引用例2の記載原査定の理由に引用された、特開2008-153636号公報(以下、「引用例2」という。)には、図面とともに、以下のことが記載されている。ア「【0087】図11は、この発明の実施の形態2にかかる半導体装置の要部を示す平面図である。また、図12、図13および図14は、それぞれ、図11に示す半導体装置を切断線X-X'、Y-Y'およびZ-Z'で切断した断面図である。なお、図11では、半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびLOCOS酸化膜を省略して示す。この半導体装置は、前記起動素子65を構成する。【0088】図11?図14に示すように、ゲート領域102となるｐウェル領域が、ｐ基板101の表面層に選択的に形成されている。ゲート領域102は、チャネルが形成されるチャネル領域となる。また、ｐ基板101の表面層には、ドリフト領域103となる低濃度のnウェル領域が、ゲート領域102の一部に所定の幅で入り込むように選択的に形成されている。さらに、ｐ基板101の表面層の、ドリフト領域103の入り込んだ箇所には、ソース領域104となる高濃度のnウェル領域が選択的に例えば8個形成されている。なお、ソース領域104は、ドリフト領域103の入り込んだ箇所のすべて、例えばドリフト領域103の入り込んだ8箇所のすべてに形成されていてもよいし、ドリフト領域103の入り込んだ一部の箇所、例えばドリフト領域103の入り込んだ8箇所のうちの7箇所以下に形成されていてもよい。【0089】ドレイン領域105となる高濃度のnウェル領域は、ソース領域104と対向して、ｐ基板101の表面層の、ソース領域104から離れた箇所に選択的に形成されている。ソース領域104は、ドレイン領域105から等間隔となる円周上に形成されている。ソース領域104とドレイン領域105は、拡散により同時に形成される。【0090】なお、ドレイン領域105は形成しなくてもよい。この場合、ドリフト領域103がドレイン電極配線110と接続される。【0091】ドリフト領域103がゲート領域102に接する箇所には、制御電極としてゲートポリシリコン電極107がゲート領域102とドリフト領域103に跨がるように形成されている。ソース領域104が形成されている箇所では、ゲートポリシリコン電極107は、ドリフト領域103上の厚さ6000Å程度のLOCOS酸化膜108上に形成されている。LOCOS酸化膜108、ゲートポリシリコン電極107、ゲート領域102、ソース領域104およびドレイン領域105の上には、層間絶縁膜109が設けられている。【0092】ドレイン領域105とゲート領域102またはソース領域104との間の領域において、層間絶縁膜109内には、高耐圧高抵抗素子121が埋め込まれている。高耐圧高抵抗素子121とLOCOS酸化膜108との間の層間絶縁膜109の厚さは2000Åとした。高耐圧高抵抗素子121は、ポリシリコンやCｒSi等の薄膜抵抗でできており、平面形状が渦巻き状をなすように形成されている。層間絶縁膜109の上には、ゲート電極配線106となる金属配線、ドレイン電極配線110となる金属配線、第1のソース電極配線111となる金属配線、第2のソース電極配線112となる金属配線、第1の抵抗接続配線122となる金属配線、および第2の抵抗接続配線123となる金属配線が形成されている。【0093】ゲート電極配線106は、ドレイン領域105、ドリフト領域103およびソース領域104を取り囲むように、ゲート領域102の上に形成されている。ゲート電極配線106は、層間絶縁膜109を貫通するゲートコンタクト部114およびポリシリコンコンタクト部115を介してゲート領域102およびゲートポリシリコン電極107に電気的に接続されている。ゲート電極配線106は、常に接地される。【0094】ドレイン電極配線110は、層間絶縁膜109を貫通するドレインコンタクト部116を介してドレイン領域105に電気的に接続されている。ドレイン領域105は、第1のJFET81および第2のJFET82に共通のドレイン領域であり、ドレイン電極配線110は、起動回路41のVH端子61に接続される。【0095】第1のソース電極配線111は、層間絶縁膜109を貫通するソースコンタクト部117を介して例えば7個のソース領域104に電気的に接続されている。第1のソース電極配線111が電気的に接続された7個のソース領域104は、前記第1のJFET81のソース領域となる。第2のソース電極配線112は、層間絶縁膜109を貫通するソースコンタクト部118を介して例えば別の1個のソース領域104に電気的に接続されている。【0096】第2のソース電極配線112が電気的に接続された1個のソース領域104は、第2のJFET82のソース領域となる。なお、ここでは、8個のソース領域104を7個と1個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第1のJFET81のソース領域の数が、第2のJFET82のソース領域の数よりも多いことが望ましい。また、第1のJFET81と第2のJFET82を別の素子として形成してもよい。【0097】例えば、図11の構成において、第1のソース電極配線111と第2のソース電極配線112を接続して第1のJFET81と高耐圧高抵抗素子121を集積させたものとし、別の領域に第2のJFET82のみを形成する。また、前述したように、第2のJFET82を形成しない場合は、第1のソース電極配線111と第2のソース電極配線112を接続して第1のJFET81と高耐圧高抵抗素子121を集積させたものとする。【0098】高耐圧高抵抗素子121の外側の終端は、層間絶縁膜109に設けられた第1の高耐圧高抵抗コンタクト部124を介して第1の抵抗接続配線122に電気的に接続されている。高耐圧高抵抗素子121において、その外側の終端よりも手前側の部分は、層間絶縁膜109に設けられた第2の高耐圧高抵抗コンタクト部125を介して第2の抵抗接続配線123に電気的に接続されている。高耐圧高抵抗素子121の最も内側の輪の部分は、層間絶縁膜109に設けられた第3の高耐圧高抵抗コンタクト部126を介してドレイン電極配線110に電気的に接続されている。【0099】第1の抵抗接続配線122は、常に接地される。第2の抵抗接続配線123は、BO端子62に接続される。従って、高耐圧高抵抗素子121において、第3の高耐圧高抵抗コンタクト部126から第2の高耐圧高抵抗コンタクト部125までが、VH端子61に接続される側の抵抗73に相当し、第2の高耐圧高抵抗コンタクト部125から第1の高耐圧高抵抗コンタクト部124までが、接地される側の抵抗74に相当する。【0100】本実施の形態では、高耐圧高抵抗素子121は、抵抗73と抵抗74を起動素子65の上に配置したが、抵抗73のみを起動素子65の上に形成し、抵抗74を起動素子65の上以外の領域に形成することもできる。VH端子61に500Vの電圧が印加される場合、抵抗73はVH端子61に直接接続されるため500Vの耐圧を有する必要があるが、抵抗74は5V程度電圧が印加される程度である。よって、抵抗74は、半導体基板上に数百Å程度の厚さの層間絶縁膜を形成した上に形成することができ、一般的な薄膜抵抗を形成するプロセスにより形成することができる。【0101】 500Vの耐圧の高耐圧高抵抗素子を、本実施の形態のように起動素子65の上に形成せずに半導体基板上のLOCOS酸化膜上に形成しようとすると、LOCOS酸化膜にかけられる電界強度を3MV/cmとすると1.7μmの厚さが必要となる。このような厚いLOCOS酸化膜を形成するには時間を要する。また、高耐圧高抵抗素子を形成し、その上に層間絶縁膜を形成後、層間絶縁膜にコンタクト部を形成する際に、半導体基板に達する他のコンタクト部116,118と同時に形成することは困難であり、別々に形成すると工程が増えてしまう。また、起動素子の形成領域とは別の形成領域を確保する必要があり、チップ面積が増加する。【0102】上述した構成の起動素子65では、高耐圧化のための構造をゲート領域102とドリフト領域103の接合が担当し、大電流のための構造をソース領域104が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域105に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域104が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域103が空乏層によりカットオフされ、ドレイン電流が遮断される。この実施の形態では、ドレイン-ソース間は、主にゲート領域102とドリフト領域103の接合により、例えば500V以上の耐圧を持つように設計される。」イ図12 ウ図13 (2)引用例2記載事項について上記(1)の記載から、引用例2には、実質的に次の事項(以下、「引用例2記載事項」という。)が記載されているものと認められる。「半導体装置において、ｐ基板101と、前記ｐ基板101の表面層に選択的に形成された、ゲート領域102となるｐウェル領域と、ｐ基板101の表面層に、前記ゲート領域102の一部に所定の幅で入り込むように選択的に形成された、低濃度のnウェル領域であるドリフト領域103と、ソース領域104と対向して、ｐ基板101の表面層の、ソース領域104から離れた箇所に選択的に形成された、高濃度のnウェル領域であるドレイン領域105と、前記ドレイン領域105と接続された、ドレイン電極配線110と、前記ドレイン領域105から等間隔となる円周上に形成された、ソース領域104と、前記ゲート領域102、前記ソース領域104および前記ドレイン領域105の上に設けられた、層間絶縁膜109と、前記層間絶縁膜109のドレイン領域105とゲート領域102またはソース領域104との間の領域に埋め込まれた、高耐圧高抵抗素子121とを有すること。」第5 対比・判断 1 本願発明1について (1)対比本願発明1と引用例1発明とを対比すると次のことがいえる。ア引用例1発明の「半導体装置」は、本願発明1の「半導体装置」に相当する。イ引用例1発明は、「前記P型半導体基板211上の、平面形状が前記N型ドリフト層212を囲む円環状をなすN型ドレインドリフト層221と、前記N型ドレインドリフト層221の表面層の一部に、平面形状が前記第1酸化膜214を囲む円環状をなすように形成された第2ドレインN^(+)層222と、前記第2ドレインN^(+)層222と接続され、前記高耐圧高抵抗素子216と共有の第2メタル配線218と、前記N型ドレインドリフト層221の表面層の一部に形成されたソースN^(+)層224と、前記N型ドレインドリフト層221において前記第2ドレインN^(+)層222および前記ソースN^(+)層224が形成されていない領域の上に形成された第2酸化膜225と、前記第2酸化膜225の上に形成されたゲート電極227(第3電極)とで構成された」「JFET230」を有しているから、本願発明1の「半導体基板の上部に形成された、横型の接合型電界効果トランジスタ」と同様の構成を有していると認められる。ウ引用例1発明の「第2の絶縁膜228」は「前記N型ドレインドリフト層221、前記第2酸化膜225および前記ゲート電極227の表面を覆うように形成され」ており、また、「第1絶縁膜215」と「第2絶縁膜228」は、同じ層に形成された絶縁膜であるから、引用例1発明の「第1絶縁膜215」と「第2絶縁膜228」は、本願発明1の「前記接合型電界効果トランジスタ上に設けられた絶縁膜」に相当する。エ引用例1発明の「前記第1絶縁膜215上に形成され、高電圧ライン110に接続されるとともに、高耐圧高抵抗素子216の内側の端部(一端)に接続された第1メタル配線217(第1電極)」は、本願発明1の「前記絶縁膜内に設けられた中継配線」と、「前記絶縁膜に設けられた中継配線」である点で共通する。オ引用例1発明の「高耐圧高抵抗素子216」は、「前記第1酸化膜214上の領域に埋め込まれ」ており、また、「第1メタル配線217(第1電極)」と内側の端部(一端)と接続されているとともに、「前記第2ドレインN^(+)層222」と「第2メタル配線218」を介して接続されているから、本願発明1の「前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第1の抵抗素子」に相当する。カそうすると、本願発明1と引用例1発明は、以下の点で一致し、また、相違する。 [一致点] 「半導体基板の上部に形成された、横型の接合型電界効果トランジスタと、前記接合型電界効果トランジスタ上に設けられた絶縁膜と、前記絶縁膜に設けられた中継配線と、前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第1の抵抗素子と、を備える、半導体装置。」 [相違点1] 本願発明1の「中継配線」が「前記絶縁膜内に設けられ」ているのに対して、引用例1発明はそうでない点。 [相違点2] 本願発明1は「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴と」しているのに対して、引用例1発明は対応する構成を有していない点。 (2)相違点についての当審判断 [相違点2]について以下に検討する。引用例1発明の「第1メタル配線217(第1電極)」は、「高電圧ライン110に接続され」ているが、本願発明1の「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備えるようにすることが自明であるとは、言えない。また、仮に「パッド」を介して外部から電圧が印加されようにしたとしても、その「パッド」の構成について、「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」ようにすることが、自明であるとは言えない。さらに、引用例1記載事項および引用例2記載事項には、[相違点2]に係る「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されること」は記載されていないから、引用例1記載事項および引用例2記載事項から、引用例1発明において、[相違点2]に係る構成を採用することが容易であるとも言えない。そして、本願発明1は、[相違点2]に係る構成を採用することで、「【0031】つぎに、過電圧が図7に示すVH端子61に印加された場合を説明する。過電圧がVH端子61に印加されると、起動回路41aのVH端子61にボンディングワイヤを介して接続されているパッド504から、ビア部502と中継配線110aおよびコンタクト部126aを経由して抵抗素子121bに過電流が流れる。抵抗素子121bに流れた過電流は電位降下しながらコンタクト部126からドレイン電極配線110を通り、コンタクト部128を介してドレイン領域105に流入する。このようにドレイン領域105には、常に抵抗素子121bを通して過電圧が印加されるため、直接過電圧がドレイン領域105に印加される場合よりも抵抗素子121bによって低下した(抑制された)電圧が印加されるため、本発明の第1の実施形態に係る半導体装置100の過電圧耐量が向上する。」という格別の効果を有するものである。そうすると、[相違点2]に係る構成は、引用例1および2に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。したがって、本願発明1は、他の相違点について検討するまでもなく、引用例1および2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。 2 本願発明3について (1)対比本願発明3と引用例1発明とを対比すると次のことがいえる。ア引用例1発明の「P型半導体基板211」,「N型ドレインドリフト層221」,「第2メタル配線218」,「ソースN^(+)層224」,「ゲート電極227(第3電極)」,「第8メタル配線901(第5電極)」,および,「高耐圧高抵抗素子216」は、それぞれ本願発明3の「第1導電型の半導体基板」,「第2導電型のドリフト領域」,「ドレイン電極」,「第2導電型のソース領域」,「ゲート電極」,「ソース電極」,および,「第1の抵抗素子」に相当する。イ本願発明3の「絶縁膜」は、「前記ドリフト領域の表面上に形成され」ており、また、「中継配線」を「前記絶縁膜内に設け」たものである。そして、発明の詳細な説明【0023】に「ドリフト領域103上には、図6に示すように、厚さ6000Å程度のLOCOS酸化膜108が形成されている。」と記載されているように、「前記ドリフト領域の表面上に形成された絶縁膜」は、「LOCOS酸化膜108」しかない。加えて、「中継配線」について、発明の詳細な説明【0026】に「層間絶縁膜109の上には、ゲート電極配線106、第1および第2のソース電極配線112,113、中継配線110aおよびドレイン電極配線110等の金属配線が形成されている。」と記載され、さらに、発明の詳細な説明【0028】に「ゲート電極配線106,中継配線110aおよびドレイン電極配線110上には第2の層間絶縁膜501が形成される。」と記載されているように、「中継配線」を「絶縁膜内に設け」た絶縁膜は、「層間絶縁膜109」および「第2の層間絶縁膜501」しかない。してみると、本願発明3の「前記ドリフト領域の表面上に形成され」ており、また、「中継配線」を「前記絶縁膜内に設け」た「絶縁膜」は、発明の詳細な説明の「LOCOS酸化膜108」、「層間絶縁膜109」および「第2の層間絶縁膜501」であると認められる。引用例1発明の「前記N型ドレインドリフト層221において前記第2ドレインN^(+)層222および前記ソースN^(+)層224が形成されていない領域の上に形成された第2酸化膜225」は、「N型ドレインドリフト層221」上に形成されているから、本願発明の詳細な説明の「LOCOS酸化膜108」に対応する。引用例1発明の「第2の絶縁膜228」は「前記N型ドレインドリフト層221、前記第2酸化膜225および前記ゲート電極227の表面を覆うように形成され」ており、また、「第1絶縁膜215」と「第2絶縁膜228」は、同じ層に形成された絶縁膜であるともに、本願発明3の「中継配線」に相当する「第1メタル配線217(第1電極)」が、「第1絶縁膜215」上に形成されているから、引用例1発明の「第1絶縁膜215」および「第2絶縁膜228」は、本願発明の詳細な説明の「層間絶縁膜109」に対応する。そうすると、引用例1発明の「第2酸化膜225」、「第1絶縁膜215」および「第2絶縁膜228」は、本願発明3の「絶縁膜」に相当する。そして、引用例1発明の「前記第1絶縁膜215上に形成され、高電圧ライン110に接続されるとともに、高耐圧高抵抗素子216の内側の端部(一端)に接続された第1メタル配線217(第1電極)」は、本願発明3の「前記絶縁膜内に設けられた中継配線」と、「前記絶縁膜」「に設けられた中継配線」である点で共通する。ウそうすると、本願発明3と引用例1発明は、以下の点で一致し、また、相違する。 [一致点] 「第1導電型の半導体基板の上部に形成された第2導電型のドリフト領域と、前記ドリフト領域に接続されたドレイン電極と、前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の上部に設けられた第2導電型のソース領域と、前記ドリフト領域の表面上に形成された絶縁膜と、ゲート電極と、前記ソース領域に接続されたソース電極と、前記絶縁膜に設けられた中継配線と、前記ドリフト領域上において、前記ドレイン電極と前記中継配線との間に接続され、前記絶縁膜内に埋め込まれた第1の抵抗素子と、を備る半導体装置。」 [相違点1] 本願発明3は「前記ドリフト領域に接して前記半導体基板の上部に配置された第1導電型のゲート領域」を有しているのに対して、引用例1発明は対応する構成が明記されていない点。また、そのため、本願発明3の「ゲート電極」は、「前記ゲート領域に接続さ」れているのに対して、引用例1発明はそのようになっていない点。 [相違点2] 本願発明3は「中継配線」が「前記絶縁膜内に設けられ」ているのに対して、引用例1発明はそうでない点。 [相違点3] 本願発明3は「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴と」しているのに対して、引用例1発明は対応する構成を有していない点。 (2)相違点についての当審判断 [相違点3]について以下に検討する。引用例1発明の「第1メタル配線217(第1電極)」は、「高電圧ライン110に接続され」ているが、本願発明3の「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備えるようにすることが自明であるとは、言えない。また、仮に「パッド」を介して外部から電圧が印加されようにしたとしても、その「パッド」の構成について、「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」ようにすることが、自明であるとは言えない。さらに、引用例1記載事項および引用例2記載事項には、[相違点3]に係る「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されること」は記載されていないから、引用例1記載事項および引用例2記載事項から、引用例1発明において、[相違点3]に係る構成を採用することが容易であるとも言えない。そして、本願発明3は、[相違点3]に係る構成を採用することで、「【0031】つぎに、過電圧が図7に示すVH端子61に印加された場合を説明する。過電圧がVH端子61に印加されると、起動回路41aのVH端子61にボンディングワイヤを介して接続されているパッド504から、ビア部502と中継配線110aおよびコンタクト部126aを経由して抵抗素子121bに過電流が流れる。抵抗素子121bに流れた過電流は電位降下しながらコンタクト部126からドレイン電極配線110を通り、コンタクト部128を介してドレイン領域105に流入する。このようにドレイン領域105には、常に抵抗素子121bを通して過電圧が印加されるため、直接過電圧がドレイン領域105に印加される場合よりも抵抗素子121bによって低下した(抑制された)電圧が印加されるため、本発明の第1の実施形態に係る半導体装置100の過電圧耐量が向上する。」という格別の効果を有するものである。そうすると、[相違点3]に係る構成は、引用例1および2に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。したがって、本願発明3は、他の相違点について検討するまでもなく、引用例1および2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。 3 本願発明2および本願発明4ないし17について本願発明2は、本願発明1を引用しており、また、本願発明4ないし15は、本願発明3を引用しており、さらに、本願発明16および17は、本願発明1又は3を引用しているから、本願発明2および本願発明4ないし17は、本願発明1又は3の発明特定事項を全て有する発明である。してみれば、本願発明1および3が引用例1および2に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明2および4ないし17も、引用例1および2に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。第6 原査定についての判断本手続補正により、本願発明1ないし17は、「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」という技術的事項を有するものとなった。当該「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」ことは、前記「第5」で検討したとおり、原査定における引用例1および2には記載されておらず、本願優先日前における周知技術でもないので、本願発明1ないし17は、当業者であっても、原査定における引用文献1および2に基づいて容易に発明できたものではない。したがって、原査定を維持することはできない。第7 当審の拒絶理由についての概要 1 当審拒絶理由の概要平成29年5月29日付で当審より通知した拒絶理由の概要は、次のとおりである。「この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。記請求項1および3に記載された「前記第1の抵抗素子の外周端は、前記中継配線の外周端よりも内側に配置されること」とは、発明の詳細な説明の如何なる記載に対応するのかわからない。即ち、例えば図5によると、「中継配線110a」の外周は四角の形状をしており、その外周の内、「半導体装置100」の中心に近い「外周端」は、図6を見ると「抵抗素子121bの外周端」よりも内側に配置されているから、発明の詳細な説明に記載された発明は、「前記第1の抵抗素子の外周端は、前記中継配線の外周端よりも内側に配置されること」と同様の構成を有しているとは認められない。したがって、補正後の請求項1および3に記載された発明は、発明の詳細な説明に記載したものであるとは言えない。また、補正後の請求項1および3を引用する請求項2および、4ないし17に記載された発明も、同様の理由により、発明の詳細な説明に記載したものであるとは言えない。＜補正の示唆＞上記拒絶理由は、請求項1および3の「前記第1の抵抗素子の外周端は、前記中継配線の外周端よりも内側に配置されること」を「前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されること」とすることにより解消されます。なお、上記の補正の示唆は、法律的効果を生じさせるものではなく、拒絶理由を解消するための一案です。どのように補正・主張・立証を行うかは、請求人が決定すべきものです。」第8 当審の拒絶理由(特許法第36条第6項第1号)について当審拒絶理由で拒絶の理由を示した、補正前の請求項1および3は、本手続補正により「【請求項1】半導体基板の上部に形成された、横型の接合型電界効果トランジスタと、前記接合型電界効果トランジスタ上に設けられた絶縁膜と、前記絶縁膜内に設けられた中継配線と、前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第1の抵抗素子と、を備え、前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。」「【請求項3】第1導電型の半導体基板の上部に形成された第2導電型のドリフト領域と、前記ドリフト領域に接続されたドレイン電極と、前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の上部に設けられた第2導電型のソース領域と、前記ドリフト領域に接して前記半導体基板の上部に配置された第1導電型のゲート領域と、前記ドリフト領域の表面上に形成された絶縁膜と、前記ゲート領域に接続されたゲート電極と、前記ソース領域に接続されたソース電極と、前記絶縁膜内に設けられた中継配線と、前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、前記ドリフト領域上において、前記ドレイン電極と前記中継配線との間に接続され、前記絶縁膜内に埋め込まれた第1の抵抗素子と、を備え、前記第1の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。」となったから、本手続補正により、平成28年11月8日付の手続補正書は、特許法第36条第6項第1号に規定する要件を満たさないとの、当審拒絶理由で示した理由は解消した。第9 むすび以上のとおり、原査定の理由によって、本願を拒絶することはできない。他に本願を拒絶すべき理由を発見しない。よって、結論のとおり審決する。
審決日	2017-10-30
出願番号	特願2015-522530(P2015-522530)
審決分類	P 1 8・ 537- WY (H01L) P 1 8・ 121- WY (H01L)
最終処分	成立
前審関与審査官	須原宏光、小川将之
特許庁審判長	深沢正志
特許庁審判官	飯田清司小田浩
発明の名称	半導体装置、スイッチング電源用制御ICおよびスイッチング電源装置
代理人	鈴木壯兵衞

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