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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H04L
審判 査定不服 4項1号請求項の削除 特許、登録しない。 H04L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H04L
審判 査定不服 5項独立特許用件 特許、登録しない。 H04L
管理番号 1334063
審判番号 不服2016-9288  
総通号数 216 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-12-28 
種別 拒絶査定不服の審決 
審判請求日 2016-06-22 
確定日 2017-11-01 
事件の表示 特願2015-541805「セキュアデジタル論理セルおよび論理ブロック給電方法」拒絶査定不服審判事件〔平成26年 5月15日国際公開,WO2014/074355,平成28年 2月25日国内公表,特表2016-506095〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1.手続の経緯
本願は,平成25年10月30日(パリ条約による優先権主張外国庁受理2012年11月12日,米国,2013年5月31日,米国)を国際出願日とする出願であって,主な手続きは以下のとおりである。
平成27年 5月 8日 国内書面
平成27年 7月 7日 翻訳文提出,審査請求,手続補正
平成27年10月 5日付け 拒絶理由
平成28年 1月 8日 意見書,手続補正
平成28年 2月19日付け 拒絶査定(同年同月23日謄本発送)
平成28年 6月22日 審判請求,手続補正
平成28年 7月14日 前置報告

第2.平成28年6月22日付けの手続補正の却下の決定

[補正却下の決定の結論]

平成28年6月22日付け手続補正を却下する。

[理由]
1.補正の内容
平成28年6月22日付けの手続補正(以下,これを「本件補正」という)により,平成28年1月8日付けの手続補正により補正された特許請求の範囲,
「 【請求項1】
複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって,
前記セキュアデジタル論理セルのそれぞれは,
NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セルと,
複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に,かつ,論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第4のスイッチと,
前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第5のスイッチと
を具備するセキュアデジタル論理セル。
【請求項2】
請求項1に記載のセキュアデジタル論理セルであって,
前記蓄電素子は,前記論理セルの各論理演算の間または前記論理セルの所定数の論理演算の間,周期的に十分に放電される
セキュアデジタル論理セル。
【請求項3】
請求項1に記載のセキュアデジタル論理セルであって,
前記第1のスイッチ,第2のスイッチ,第3のスイッチ,第4のスイッチ,および第5のスイッチはそれぞれ,トランジスタを有する
セキュアデジタル論理セル。
【請求項4】
請求項1に記載のセキュアデジタル論理セルであって,
前記第1のスイッチは,伝送ゲートを有する
セキュアデジタル論理セル。
【請求項5】
請求項1に記載のセキュアデジタル論理セルであって,
前記電力接続部および前記第2のスイッチ間において接続された少なくとも1つの第6のスイッチ群と,
前記接地接続部および前記第3のスイッチ間において接続された少なくとも1つの第7のスイッチ群と
をさらに具備するセキュアデジタル論理セル。
【請求項6】
請求項1に記載のセキュアデジタル論理セルであって,
前記論理セルは,ボディ端子をそれぞれ有する複数のトランジスタを有し,
前記論理セル内の各トランジスタの前記ボディ端子は,前記論理セルの前記電力接続部および前記論理セルの前記接地接続部の少なくとも1つに接続される
セキュアデジタル論理セル。
【請求項7】
請求項1に記載のセキュアデジタル論理セルであって,
前記論理セルは,絶縁ウェルに形成された少なくとも1つのトランジスタを有する
セキュアデジタル論理セル。
【請求項8】
請求項1に記載のセキュアデジタル論理セルであって,
前記蓄電素子は,離散キャパシタ,MOSキャパシタ,MOSトランジスタ,または電荷結合素子である
セキュアデジタル論理セル。
【請求項9】
デジタル論理セルの論理ブロックに給電する,論理ブロック給電方法であって,
前記デジタル論理セルは,
前記論理ブロックと,
蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を電源の電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理ブロックの電力接続部に対して接続および切断するための第
4のスイッチと,
前記蓄電素子を前記論理ブロックの接地接続部に対して接続および切断するための第
5のスイッチとを有し,
当該論理ブロック給電方法は,
(a)前記第2のスイッチ,前記第3のスイッチ,前記第4のスイッチおよび前記第5のスイッチを開くことで,前記蓄電素子を,前記論理ブロックと,前記電源の電力接続部および接地接続部とから切断し,
(b)前記第2のスイッチおよび前記第3のスイッチを閉じることで,前記蓄電素子を前記電源に接続し,
(c)前記第2のスイッチおよび前記第3のスイッチを開くことで,前記蓄電素子を前記電源から切断し,
(d)前記第4のスイッチおよび前記第5のスイッチを閉じることで,前記蓄電素子を前記論理ブロックに接続して前記論理ブロックに給電し,
ステップ(c)は,
前記蓄電素子を前記電源の前記接地接続部から切断することを含み,さらに,
前記電源の電力接続部および前記第2のスイッチの間に接続された第6のスイッチ群を開き,前記電源の接地接続部および前記第3のスイッチの間に接続された第7のスイッチ群を開くことを含む
論理ブロック給電方法。
【請求項10】
請求項9による論理ブロック給電方法であって,さらに,
(e)前記蓄電素子が前記論理ブロックに接続された状態で,前記論理ブロックの入力を遷移可能とする
論理ブロック給電方法。
【請求項11】
請求項10による論理ブロック給電方法であって,
前記論理ブロックは,ボディ端子をそれぞれ有する複数のトランジスタを有し,
前記論理ブロック内の各トランジスタの前記ボディ端子は,ステップ(e)において,前記蓄電素子に接続される
論理ブロック給電方法。
【請求項12】
請求項10による論理ブロック給電方法であって,さらに,
(f)前記論理ブロックの前記入力を遷移可能とした後,前記第4のスイッチおよび前記第5のスイッチを開くことで前記蓄電素子を前記論理ブロックから切断する
論理ブロック給電方法。
【請求項13】
請求項12による論理ブロック給電方法であって,
前記蓄電素子は,切断される前に,所定数の遷移のために前記論理ブロックに接続される
論理ブロック給電方法。
【請求項14】
請求項12による論理ブロック給電方法であって,さらに,
前記論理ブロックが給電されている限り,ステップ(a)?(f)を繰り返す
論理ブロック給電方法。
【請求項15】
請求項9による論理ブロック給電方法であって,
ステップ(a)は,前記蓄電素子が,前記論理ブロックと,前記電源の前記電力接続部および前記接地接続部とから切断された状態で,前記第1のスイッチを閉じることで,前記蓄電素子を放電することを含む
論理ブロック給電方法。
【請求項16】
請求項15による論理ブロック給電方法であって,
ステップ(b)は,前記蓄電素子が放電された後,前記蓄電素子を充電することを含み,
ステップ(c)は,前記蓄電素子が前記電源によって充電された後に行われる
論理ブロック給電方法。
【請求項17】
請求項15による論理ブロック給電方法であって,
前記蓄電素子を完全に放電するのに十分な時間期間,前記蓄電素子が前記論理ブロックおよび前記電源から切断された状態で,前記第1のスイッチが閉じられる
論理ブロック給電方法。
【請求項18】
請求項9による論理ブロック給電方法であって,
前記第1のスイッチは,伝送ゲートを有する
論理ブロック給電方法。
【請求項19】
請求項9による論理ブロック給電方法であって,
前記第2のスイッチ,前記第3のスイッチ,前記第4のスイッチ,および前記第5のスイッチはそれぞれ,トランジスタを有する
論理ブロック給電方法。
【請求項20】
請求項9による論理ブロック給電方法であって,
前記蓄電素子は,離散キャパシタ,MOSキャパシタ,MOSトランジスタ,または電荷結合素子である
論理ブロック給電方法。」(以下,上記引用の請求項各項を「補正前請求項」という)は,

「【請求項1】
複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって,
前記セキュアデジタル論理セルのそれぞれは,
NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セルと,
複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に,かつ,論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第4のスイッチと,
前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第5のスイッチと,
前記電力接続部および前記第2のスイッチ間において接続された少なくとも1つの第6のスイッチ群と,
前記接地接続部および前記第3のスイッチ間において接続された少なくとも1つの第7のスイッチ群と
を具備するセキュアデジタル論理セル。
【請求項2】
請求項1に記載のセキュアデジタル論理セルであって,
前記蓄電素子は,前記論理セルの各論理演算の間または前記論理セルの所定数の論理演算の間,周期的に十分に放電される
セキュアデジタル論理セル。
【請求項3】
請求項1に記載のセキュアデジタル論理セルであって,
前記第1のスイッチ,第2のスイッチ,第3のスイッチ,第4のスイッチ,および第5のスイッチはそれぞれ,トランジスタを有する
セキュアデジタル論理セル。
【請求項4】
請求項1に記載のセキュアデジタル論理セルであって,
前記第1のスイッチは,伝送ゲートを有する
セキュアデジタル論理セル。
【請求項5】
請求項1に記載のセキュアデジタル論理セルであって,
前記論理セルは,ボディ端子をそれぞれ有する複数のトランジスタを有し,
前記論理セル内の各トランジスタの前記ボディ端子は,前記論理セルの前記電力接続部および前記論理セルの前記接地接続部の少なくとも1つに接続される
セキュアデジタル論理セル。
【請求項6】
請求項1に記載のセキュアデジタル論理セルであって,
前記論理セルは,絶縁ウェルに形成された少なくとも1つのトランジスタを有する
セキュアデジタル論理セル。
【請求項7】
請求項1に記載のセキュアデジタル論理セルであって,
前記蓄電素子は,離散キャパシタ,MOSキャパシタ,MOSトランジスタ,または電荷結合素子である
セキュアデジタル論理セル。
【請求項8】
デジタル論理セルの論理ブロックに給電する,論理ブロック給電方法であって,
前記デジタル論理セルは,
前記論理ブロックと,
蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を電源の電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理ブロックの電力接続部に対して接続および切断するための第4のスイッチと,
前記蓄電素子を前記論理ブロックの接地接続部に対して接続および切断するための第5のスイッチとを有し,当該論理ブロック給電方法は,
(a)前記第2のスイッチ,前記第3のスイッチ,前記第4のスイッチおよび前記第5のスイッチを開くことで,前記蓄電素子を,前記論理ブロックと,前記電源の電力接続部および接地接続部とから切断し,
(b)前記第2のスイッチおよび前記第3のスイッチを閉じることで,前記蓄電素子を前記電源に接続し,
(c)前記第2のスイッチおよび前記第3のスイッチを開くことで,前記蓄電素子を前記電源から切断し,
(d)前記第4のスイッチおよび前記第5のスイッチを閉じることで,前記蓄電素子を前記論理ブロックに接続して前記論理ブロックに給電し,
ステップ(c)は,
前記蓄電素子を前記電源の前記接地接続部から切断することを含み,さらに,
前記電源の電力接続部および前記第2のスイッチの間に接続された第6のスイッチ群を開き,前記電源の接地接続部および前記第3のスイッチの間に接続された第7のスイッチ群を開くことを含む
論理ブロック給電方法。
【請求項9】
請求項8による論理ブロック給電方法であって,さらに,
(e)前記蓄電素子が前記論理ブロックに接続された状態で,前記論理ブロックの入力を
遷移可能とする
論理ブロック給電方法。
【請求項10】
請求項9による論理ブロック給電方法であって,
前記論理ブロックは,ボディ端子をそれぞれ有する複数のトランジスタを有し,
前記論理ブロック内の各トランジスタの前記ボディ端子は,ステップ(e)において,
前記蓄電素子に接続される
論理ブロック給電方法。
【請求項11】
請求項9による論理ブロック給電方法であって,さらに,
(f)前記論理ブロックの前記入力を遷移可能とした後,前記第4のスイッチおよび前記第5のスイッチを開くことで前記蓄電素子を前記論理ブロックから切断する
論理ブロック給電方法。
【請求項12】
請求項11による論理ブロック給電方法であって,
前記蓄電素子は,切断される前に,所定数の遷移のために前記論理ブロックに接続される
論理ブロック給電方法。
【請求項13】
請求項11による論理ブロック給電方法であって,さらに,
前記論理ブロックが給電されている限り,ステップ(a)?(f)を繰り返す
論理ブロック給電方法。
【請求項14】
請求項8による論理ブロック給電方法であって,
ステップ(a)は,前記蓄電素子が,前記論理ブロックと,前記電源の前記電力接続部および前記接地接続部とから切断された状態で,前記第1のスイッチを閉じることで,前記蓄電素子を放電することを含む
論理ブロック給電方法。
【請求項15】
請求項14による論理ブロック給電方法であって,
ステップ(b)は,前記蓄電素子が放電された後,前記蓄電素子を充電することを含み,
ステップ(c)は,前記蓄電素子が前記電源によって充電された後に行われる
論理ブロック給電方法。
【請求項16】
請求項14による論理ブロック給電方法であって,
前記蓄電素子を完全に放電するのに十分な時間期間,前記蓄電素子が前記論理ブロックおよび前記電源から切断された状態で,前記第1のスイッチが閉じられる
論理ブロック給電方法。
【請求項17】
請求項8による論理ブロック給電方法であって,
前記第1のスイッチは,伝送ゲートを有する
論理ブロック給電方法。
【請求項18】
請求項8による論理ブロック給電方法であって,
前記第2のスイッチ,前記第3のスイッチ,前記第4のスイッチ,および前記第5のスイッチはそれぞれ,トランジスタを有する
論理ブロック給電方法。
【請求項19】
請求項8による論理ブロック給電方法であって,
前記蓄電素子は,離散キャパシタ,MOSキャパシタ,MOSトランジスタ,または電荷結合素子である
論理ブロック給電方法。」(以下,上記引用の請求項各項を「補正後請求項」という)に補正された。

2.新規事項
補正後請求項1は,補正前請求項1に補正前請求項5の態様を加えて,補正後請求項5ないし19は,補正前請求項6ないし20にそれぞれ対応する補正であるから,本件補正は,願書に最初に添付した明細書,特許請求の範囲,または,図面に記載された事項の範囲内でなされたものである。
よって,本件補正は,特許法第17条の2第3項の規定を満たすものである。

3.目的要件
本件補正が,特許法第17条の2第5項の規定を満たすものであるか否か,即ち,本件補正が,特許法第17条の2第5項に規定する請求項の削除,特許請求の範囲の減縮(特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る),誤記の訂正,或いは,明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る)の何れかを目的としたものであるかについて,以下に検討する。
補正前請求項1に組み込まれた,補正前請求項5の「第6のスイッチ群」と「第7スイッチ群」という新しい構成を追加するものであるものの,発明の詳細な説明の段落【0098】には「図8は,本発明の一実施形態に係る概略回路図であり,一連のスイッチを示している。当該一連のスイッチは,CCDLセルのVDDおよびVSSレールを,複数のロジックスイッチイベント中にCCDL回路に給電する外部電源から切断するのに用いられてることによって,基板電流が,両者間において浮遊するのが防止される。」と記載されていることから,補正前請求項1の発明特定事項である「第2のスイッチ」と「第3のスイッチ」とを一連のスイッチとして,補正前請求項5の「第6のスイッチ群」と「第7のスイッチ群」という限定事項を追加したと解することができる。そうすると,特許請求の範囲の減縮を目的としたものといえる。
以上のことから,本件補正は,特許請求の範囲の減縮を目的としたものであり,特許法第17条の2第5項に規定する要件を満たしている。

4.独立特許要件
本件補正は,上記「3.目的要件」において検討したとおり,特許請求の範囲の減縮を目的としたものであるので,特許法第17条の2第6項において準用する同法第126条第7項の規定を満たすものか否か,即ち,補正後の請求項に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものか否かを,以下に検討する。
(1)補正後請求項1に係る発明
補正後請求項1に係る発明(以下,これを「本件補正発明」という)は,上記「1.補正の内容」において,補正後請求項1として引用した,次に記載のとおりのものである。
「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって,
前記セキュアデジタル論理セルのそれぞれは,
NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セルと,
複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に,かつ,論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第4のスイッチと,
前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第5のスイッチと,
前記電力接続部および前記第2のスイッチ間において接続された少なくとも1つの第6のスイッチ群と,
前記接地接続部および前記第3のスイッチ間において接続された少なくとも1つの第7のスイッチ群と
を具備するセキュアデジタル論理セル。」

(2)引用文献及び参考文献
(2-1)引用文献1に記載された事項
原審における,平成27年10月5日付けの拒絶理由(以下,これを「原審拒絶理由」という)において引用された,本願の出願前に既に公知である
国際公開第2012/133966号公報(2012年10月4日公開,以下,これを「引用文献1」という)には,関連する図面と共に,次の事項が記載されている。(訳はパテントファミリである特表2014-512753号公報を参酌した。下線は参考のため当審で付与した。)

A.「Abstract: An apparatus for encrypting and a method for operating the apparatus for encrypting are provided. The apparatus for encrypting comprises an encryption module for carrying out an encryption algorithm. In a first state corresponding to a time duration before the encryption algorithm is carried out, a first charge conveying unit, which is included in the apparatus for encrypting, receives power from an exterior power source and stores same in a charge storage unit, which is included in the apparatus for encrypting. In a second state corresponding to a time duration during which the encryption algorithm is carried out, a second charge conveying unit, which is included in the apparatus for encrypting, conveys the charge that is stored in the charge storage unit to the encryption module. Also, in a third state corresponding to a time duration after the encryption algorithm is carried out, the charge storage unit discharges a charge storage element, which is included inside the charge storage unit, for storing charge. Whereas in the second state, the first charge conveying unit blocks a ground terminal of the encryption module so as not to be connected to the ground terminal of the external power source.(【要約】【課題】暗号化装置及び暗号化装置の動作方法を提供する。
【解決手段】暗号化装置は,暗号化アルゴリズムを行う暗号化モジュールを含む。暗号化アルゴリズムが行われる前の時間区間に対応する第1状態で,暗号化装置に含まれた第1電荷伝達部は,外部の電源から電源が供給されて暗号化装置に含まれた電荷格納部に格納する。そして,暗号化アルゴリズムが行われる時間区間に対応する第2状態で,暗号化装置に含まれた第2電荷伝達部は,電荷格納部に格納された電荷を暗号化モジュールに伝達する。そして,暗号化アルゴリズムが実行された後の時間区間に対応する第3状態で,電荷格納部は,電荷格納部内部に含まれて電荷を格納した電荷格納素子を放電する。一方,第2状態で,第1電荷伝達部は,暗号化モジュールのグラウンド端子を外部電源のグラウンド端子と接続されないように接続を遮断する。」

B.「

【0035】
図2は,本発明の一実施形態に係る暗号化装置100をより詳細に示す図である。
【0036】
本発明の一実施形態によると,制御モジュール200は,第1電荷伝達部210,電荷格納部220及び第2電荷伝達部230を備える。
【0037】
本発明の一実施形態によると,第1電荷伝達部210は,上記のようにVDDノードとの短絡(ｓhｏｒｔ)/開放(ｏｐen)の有無を決定するスイッチS11及びGNDノードとの短絡/開放の有無を決定するスイッチS12を含む。
【0038】
ここで,スイッチS11とスイッチS12は同時にトリガーされ,暗号化装置100とVDDノードとの間が開放されるときは暗号化装置100とGNDノードも完全に開放される。
【0039】
そして,電荷格納部220は,第1電荷伝達部から伝達された電荷を充電するキャパシタC22及び必要に応じてキャパシタC22を放電するための短絡スイッチS21を含む。
【0040】
一方,第2電荷伝達部230は,暗号化モジュール110が動作するために必要な電流を電荷格納部220から暗号化モジュール110に伝達する部分として,スイッチS31及びS32を含んでもよい。
【0041】
本発明の一実施形態によると,前記スイッチS31とスイッチS32も同時にトリガーされ,スイッチS31とスイッチS32が開放されると,暗号化装置100内の暗号化モジュール110と第2伝達部230との間のノードは完全に開放される。
【0042】
そして,回路図形態で示された各構成は実際に実現可能な様々な回路モジュールまたは素子によって実現され得る。例えば,本発明の一実施形態に係るスイッチは,CMOS(Cｏmｐlemenｔaｒｙ meｔal-ｏｘide-ｓemicｏndｕcｔｏｒ)スイッチなど,知られている様々な素子によって実現される。
【0043】
一方,本発明の実施形態に係る暗号化装置100が外部電源からVDDノード及びGNDノードを介して電荷が供給され,供給された電荷を用いて暗号化アルゴリズムを行う一連の動作ステップ,順次に行われて必要に応じて繰り返される3つの状態に区分される。
【0044】
この状態は,第1電荷伝達部210が電源から供給された電荷を電荷格納部220に伝達してキャパシタC22を充電する第1状態S1,キャパシタC22に格納された電荷を第2電荷伝達部230が暗号化モジュール110に伝達して暗号化アルゴリズムが行われる第2状態S2,及びキャパシタC22を放電する第3状態S3を含む。」

C.図2

D.図3

E.図4

F.図5

(2-2)引用発明
あ.上記Aには「暗号化装置は,暗号化アルゴリズムを行う暗号化モジュールを含む」と記載され,上記Bには「図2は,本発明の一実施形態に係る暗号化装置100をより詳細に示す(中略)制御モジュール200は,第1電荷伝達部210,電荷格納部220及び第2電荷伝達部230を備える」と記載されていることと,図2(上記C参照)の記載から,引用文献1には,
“暗号化アルゴリズムを行う暗号モジュール110,第1電荷伝達部210,電荷格納部220及び第2電荷伝達部230とを備える暗号化装置100”が記載されているといえる。

い.上記Aには「暗号化アルゴリズムが行われる前の時間区間に対応する第1状態で,暗号化装置に含まれた第1電荷伝達部は,外部の電源から電源が供給されて暗号化装置に含まれた電荷格納部に格納する」と記載され,上記Bには「第1電荷伝達部210は,上記のようにVDDノードとの短絡(ｓhｏｒｔ)/開放(ｏｐen)の有無を決定するスイッチS11及びGNDノードとの短絡/開放の有無を決定するスイッチS12を含む」と記載され,同じく上記Bには「第1電荷伝達部210が電源から供給された電荷を電荷格納部220に伝達してキャパシタC22を充電する第1状態S1」と記載され,図3(上記D参照)の記載から,引用文献1には,
“暗号化アルゴリズムが行われる前の時間区間に対応する第1状態で,
外部の電源から電源が供給されて電荷格納部220に格納する第1電荷伝送部210と,第1電荷伝達部210から伝送された電荷を充電する電荷格納素子(キャパシタC22)を備える電荷格納部220”が記載されているといえる。

う.上記Aには「暗号化アルゴリズムが行われる時間区間に対応する第2状態で,暗号化装置に含まれた第2電荷伝達部は,電荷格納部に格納された電荷を暗号化モジュールに伝達する(中略)第2状態で,第1電荷伝達部は,暗号化モジュールのグラウンド端子を外部電源のグラウンド端子と接続されないように接続を遮断する」と記載され,上記Bには「スイッチS11とスイッチS12は同時にトリガーされ,暗号化装置100とVDDノードとの間が開放されるときは暗号化装置100とGNDノードも完全に開放される」と記載され,同じく上記Bには「キャパシタC22に格納された電荷を第2電荷伝達部230が暗号化モジュール110に伝達して暗号化アルゴリズムが行われる第2状態S2」と記載され,図4(上記E参照)の記載から,引用文献1には,
“暗号化アルゴリズムが行われる時間区間に対応する第2の状態で,
電荷格納部に格納された電荷を暗号化モジュールに伝達する第2電荷伝達部と,電荷格納部220と外部の電源(VDDノード,GNDノード)とを完全に遮断する第1の電荷伝達部210”が記載されているといえる。

え.上記Aには「暗号化アルゴリズムが実行された後の時間区間に対応する第3状態で,電荷格納部は,電荷格納部内部に含まれて電荷を格納した電荷格納素子を放電する」と記載され,上記Bには「電荷格納部220は,第1電荷伝達部から伝達された電荷を充電するキャパシタC22及び必要に応じてキャパシタC22を放電するための短絡スイッチS21を含む」と記載され,同じく上記Bには「キャパシタC22を放電する第3状態S3」と記載され,図5(上記F参照)の記載から,引用文献1には,
“暗号化アルゴリズムが実行された後の時間区間に対応する第3の状態で,電荷格納部内部に含まれて電荷を格納した電荷格納素子(キャパシタC22)を放電する短絡スイッチS21”が記載されているといえる。

お.上記Bには「第1電荷伝達部210は,上記のようにVDDノードとの短絡(ｓhｏｒｔ)/開放(ｏｐen)の有無を決定するスイッチS11及びGNDノードとの短絡/開放の有無を決定するスイッチS12を含む」と記載され,図3(上記D参照)の記載から,引用文献1には,
“VDDノードと電荷格納素子(キャパシタC22)との短絡/開放を行うスイッチS11と,GNDノードと電荷格納素子(キャパシタC22)との短絡/開放を行うスイッチS12と”が記載されているといえる。

か.上記Bには「第2電荷伝達部230は,暗号化モジュール110が動作するために必要な電流を電荷格納部220から暗号化モジュール110に伝達する部分として,スイッチS31及びS32を含んでもよい」と記載され,図4(上記E参照)の記載から,引用文献1には,
“暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放/短絡するVDDノード側のスイッチS31と,
暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放/短絡するGNDノード側のスイッチS32と”が記載されているといえる。

き.上記あ?かの検討より,引用文献1には次の発明(以下,「引用発明」という)が記載されていると認められる。

「暗号化アルゴリズムを行う暗号モジュール110,第1電荷伝達部210,電荷格納部220及び第2電荷伝達部230とを備える暗号化装置100であって,
暗号化アルゴリズムが行われる前の時間区間に対応する第1状態で,
外部の電源から電源が供給されて電荷格納部220に格納する第1電荷伝達部210と,
第1電荷伝達部210から伝送された電荷を充電する電荷格納素子(キャパシタC22)を備える電荷格納部220と,
暗号化アルゴリズムが行われる時間区間に対応する第2の状態で,
電荷格納部に格納された電荷を暗号化モジュールに伝達する第2電荷伝達部と,
電荷格納部220と外部の電源(VDDノード,GNDノード)とを完全に遮断する第1の電荷伝達部210と,
暗号化アルゴリズムが実行された後の時間区間に対応する第3の状態で,電荷内部に含まれて電荷を格納した電荷格納素子(キャパシタC22)を放電する短絡スイッチS21と,
VDDノードと電荷格納素子(キャパシタC22)との短絡/開放を行うスイッチS11と,
GNDノードと電荷格納素子(キャパシタC22)との短絡/開放を行うスイッチS12と,
暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放/短絡するVDDノード側のスイッチS31と,
暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放/短絡するGNDノード側のスイッチS32と
を備える暗号化装置」

(2-3)参考文献1
本願の出願前に既に公知である特開2002-366029号公報(2002年12月20日公開,以下,これを「参考文献1」という)には,関連する図面と共に,次の事項が記載されている。

G.「【要約】
【課題】 固定値を用いてマスクを行うことによって処理速度の向上と必要なRAM領域の削減を実現する。
【解決手段】 暗号化装置(300)は,乱数を発生する乱数発生器手段と,乱数に従ってｑ個の固定値の中の1つを選択する第1の選択器(329)と,乱数に従ってｑ組の固定テーブルの中の1組を選択する選択器(339)と,を具えている。排他的論理和手段(333)は,固定値と鍵の排他的論理和と入力の排他的論理和をとる。非線形変換手段(334)は,1組の固定テーブルに従って非線形変換を行う。別の暗号化装置(500)は,並列に結合された複数の暗号化部(511,513)と,乱数に従ってその複数の暗号化部の中の1つを選択する選択器(502)と,を具えている。
(中略)
【0001】
【発明の属する技術分野】本発明は,情報の暗号化の分野に関し,特に電力解析攻撃と呼ばれる暗号解読法に対する暗号のセキュリティ(安全)のための技術に関する。
(中略)
【0062】図24において,暗号化装置200は,乱数Rを発生する乱数発生器203と,その乱数に従って固定マスク値FM0,Rの中の1つを選択して供給する切換部204と,入力の平文と切換部204によって選択された固定マスク値FM0,RとをXORする(Xin’=平文XORFM0,R)XOR(排他的論理和)206と,入力Xin’を受取りその入力Xin’を暗号化して出力Xｏｕｔ’を生成する複数の暗号化処理部208?209と,入力Xin’を受取り乱数Rに従って互いに並列に結合された暗号化処理部208?209の中の1つを選択してその選択された暗号化処理部に入力Xin’を供給する切換部211と,同じ乱数Rに従って暗号化処理部208?209の中の同じ1つを選択してその選択された暗号化処理部からの出力Xｏｕｔ’を供給する切換器213と,その乱数に従って固定マスク値FMN+1,Rの中の1つを選択して供給する切換部205と,その出力Xｏｕｔ’と選択された固定マスク値FMN+1,RとをXORして暗号文(=Xｏｕｔ’XORFMN+1,R)を生成するXOR207と,を含んでいる。ここで,Nは使用される固定マスク値の数を表す。図24において,2つの切換部211および213のうちの一方だけで選択してもよく,その他方の切換部を省いてもよい。」

(2-4)参考文献2
本願の出願前に既に公知である特開2012-12993号公報(平成24年7月5日公開,以下,これを「参考文献2」という)には,関連する図面と共に,次の事項が記載されている。

H.「【0028】
この暗号アルゴリズムの実行は,暗号演算とも呼ばれる複数の数学的演算Oiの実施を含む。数学的演算Oiは,初期データに適用され,その後,その各演算の後に得られるデータに連続的に適用される。以下の記述において,D0は初期データを表し,Diは演算Oiの後に得られるデータを表し,Dnは暗号アルゴリズムの終了時に得られるデータを表す。
【0029】
Kと表されるセキュリティ鍵による演算Oiは,例えば加法,減法,乗法及び除法等の基本的な演算,例えば累乗法もしくは多項式評価等の,これらの基本的な演算から得られる任意の演算,又は例えば「排他的論理和」XORもしくは「論理積」関数のAND等の二項演算の中から選択される。」


(2-5)参考文献3
本願の出願前に既に公知である特開2001-37096号公報(平成13年2月9日公開,以下,これを「参考文献3」という)には,関連する図面と共に,次の事項が記載されている。

I.「【0025】図1において,二次電池3の負極側とマイナス入出力端子5との間には,主保護回路Aを構成する第1のFET(第1のスイッチング手段)11及び第2のFET12と,副保護回路Bを構成する第3のFET(第2のスイッチング手段)13が直列に接続されている。第1?第3の各FET11?13は,それぞれパワーMOSFETを用いて構成され,第1及び第2の各FET11,12は主制御手段1によって,それぞれ導通/遮断の2状態に制御され,第3のFET13は副制御手段2によって導通/遮断の2状態に制御される。これらは二次電池3の正常な充放電条件下においては,いずれも導通状態に制御されて二次電池3の負極とマイナス入出力端子5との間を導通状態に接続し,プラス入出力端子4とマイナス入出力端子5との間に二次電池3が接続された状態とする。」

(3)対比
引用発明と本件補正発明とを対比すると,
ア.引用発明の「暗号化アルゴリズムを行う暗号モジュール110,第1電荷伝達部210,電荷格納部220及び第2電荷伝達部230とを備える暗号化装置100」と本件補正発明の「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって,前記セキュアデジタル論理セルのそれぞれは,NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セルと,(中略)を具備するセキュアデジタル論理セル」とを対比すると,
引用発明の「暗号化アルゴリズムを行う暗号モジュール110」は,何らかの論理演算を行うことが明らかなので,本件補正発明の「論理セル」に対応し,引用発明の「暗号化装置100」は,暗号化モジュール(論理セル)等を具備し,セキュアなデジタル処理を行っているといえることから,本件補正発明の「セキュアデジタル論理セル」に対応する。
そうすると,両者は,後記する点で相違するものの,
“セキュアデジタル論理セルであって,論理セルと,を具備するセキュアデジタル論理セル”という点で一致する。

イ.引用発明の「暗号化アルゴリズムが行われる前の時間区間に対応する第1状態で,外部の電源から電源が供給されて電荷格納部220に格納する第1電荷伝達部210と,第1電荷伝達部210から伝送された電荷を充電する電荷格納素子(キャパシタC22)を備える電荷格納部220と,暗号化アルゴリズムが行われる時間区間に対応する第2の状態で,電荷格納部に格納された電荷を暗号化モジュールに伝達する第2電荷伝達部と,電荷格納部220と外部の電源(VDDノード,GNDノード)とを完全に遮断する第1の電荷伝達部210」と,本件補正発明の「複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に,かつ,論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子」とを対比すると,
引用発明の「暗号化アルゴリズムが行われる前の時間区間に対応する第1状態」は,「電荷格納素子(キャパシタC22)」に電荷を充電する状態といえるので本件補正発明の「充電動作中」に相当し,引用発明の「暗号化アルゴリズムが行われる時間区間に対応する第2の状態」は,電荷格納部に格納された電荷を暗号化モジュールに伝送し,暗号化モジュールが動作する状態といえるので,本件補正発明の「論理演算中」相当する。また,引用発明の「電荷格納素子(キャパシタC22)」は,第1の状態(充電動作中)に電荷を充電し,第2の状態(論理演算中)に格納された電荷が使われるので,本件補正発明の「蓄電素子」に相当する。そうすると,引用発明の「暗号化アルゴリズムが行われる前の時間区間に対応する第1状態で,外部の電源から電源が供給されて電荷格納部220に格納する第1電荷伝達部210と,第1電荷伝達部210から伝送された電荷を充電する電荷格納素子(キャパシタC22)を備える電荷格納部220」は,本件補正発明の「複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に制御可能に接続される,蓄電素子」に相当し,引用発明の「暗号化アルゴリズムが行われる時間区間に対応する第2の状態で,電荷格納部に格納された電荷を暗号化モジュールに伝達する第2電荷伝達部と,電荷格納部220と外部の電源(VDDノード,GNDノード)とを完全に遮断する第1の電荷伝達部210」は,本件補正発明の「論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子」に相当する。以上のことから,両者に実質的な差異はない。

ウ.引用発明の「暗号化アルゴリズムが実行された後の時間区間に対応する第3の状態で,電荷格納部内部に含まれて電荷を格納した電荷格納素子(キャパシタC22)を放電する短絡スイッチS21」は,電荷格納素子(蓄電素子)を放電するためのスイッチといえるので,本件補正発明の「前記蓄電素子を放電するための第1のスイッチ」に相当する。

エ.引用発明の「VDDノードと電荷格納素子(キャパシタC22)との短絡/開放を行うスイッチS11」は,電荷格納素子(蓄電素子)をVDDノード(電源の電力接続部)に対して短絡/開放(接続および切断)するためのスイッチといえるので,本件補正発明の「前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第2のスイッチ」に相当する。

オ.引用発明の「GNDノードと電荷格納素子(キャパシタC22)との短絡/開放を行うスイッチS12」は,電荷格納素子(蓄電素子)をGNDノード(電源の接地接続部)に対して短絡/開放(接続および切断)するためのスイッチといえるので,本件補正発明の「前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第3のスイッチ」に相当する。

カ.引用発明の「暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放/短絡するVDDノード側のスイッチS31」は,電荷格納部(蓄電素子)を暗号化モジュール(論理セルの電力接続部)に対して開放/短絡(接続および切断)するためのスイッチといえるので,本件補正発明の「前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第4のスイッチ」に相当する。

キ.引用発明の「暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放/短絡するGNDノード側のスイッチS32」は,電荷格納部(蓄電素子)を暗号化モジュール(論理セルの接地接続部)に対して開放/短絡(接続および切断)するためのスイッチといえるので,本件補正発明の「前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第5のスイッチ」に相当する。

ク.上記ア?キの検討により,引用発明と本件補正発明とは,以下の点で一致し,また,以下の点で相違する。
＜一致点＞
セキュアデジタル論理セルであって,
論理セルと,
複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に,かつ,論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第4のスイッチと,
前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第5のスイッチと,
を具備するセキュアデジタル論理セル。

＜相違点1＞
本件補正発明では「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって,前記セキュアデジタル論理セルのそれぞれは」と特定しているところ,引用発明では,複数の「暗号化装置」について特定していない点。

＜相違点2＞
「論理セル」について,本件補正発明では「NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セル」と特定しているところ,引用発明ではそのように特定されていない点。

＜相違点3＞
本件補正発明では「前記電力接続部および前記第2のスイッチ間において接続された少なくとも1つの第6のスイッチ群と,前記接地接続部および前記第3のスイッチ間において接続された少なくとも1つの第7のスイッチ群と」を特定しているのに対して,引用発明ではそのように特定されていない点。

(4)当審の判断
(4-1)相違点1について
参考文献1(上記G参照)には「別の暗号化装置(500)は,並列に結合された複数の暗号化部(511,513)と,乱数に従ってその複数の暗号化部の中の1つを選択する(中略)特に電力解析攻撃と呼ばれる暗号解読法に対する暗号のセキュリティ(安全)のための技術(中略)入力Xin’を受取りその入力Xin’を暗号化して出力Xｏｕｔ’を生成する複数の暗号化処理部208?209と,入力Xin’を受取り乱数Rに従って互いに並列に結合された暗号化処理部208?209の中の1つを選択してその選択された暗号化処理部に入力Xin’を供給する切換部211と,同じ乱数Rに従って暗号化処理部208?209の中の同じ1つを選択してその選択された暗号化処理部からの出力Xｏｕｔ’を供給する切換器213」が記載されているように,電力解析攻撃等のサイドチャネル攻撃へ対応するために,「複数の暗号処理部」を設けることは周知技術であり,引用発明の「暗号化装置」(セキュアデジタル論理セル)を複数用いて,複数の暗号化装置(複数のセキュアデジタル論理セル)とすることに格別の困難性が認められない。
よって,相違点1は格別なものではない。

(4-2)相違点2について
参考文献2(上記H参照)には『暗号アルゴリズムの実行は,暗号演算とも呼ばれる複数の数学的演算Oiの実施を含む。数学的演算Oiは,初期データに適用され,その後,その各演算の後に得られるデータに連続的に適用される。(中略)Kと表されるセキュリティ鍵による演算Oiは,例えば加法,減法,乗法及び除法等の基本的な演算,例えば累乗法もしくは多項式評価等の,これらの基本的な演算から得られる任意の演算,又は例えば「排他的論理和」XORもしくは「論理積」関数のAND等の二項演算の中から選択される』と記載されているように,暗号アルゴリズムの実行において,排他的論理和(XOR)もしくは論理積関数のAND等の二項演算の中から選択させたり,連続的に適用させることは,周知技術である。そして,引用発明の暗号モジュール(論理セル)に,NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装させることは,当業者が適宜なし得ることであり,それによる格別な効果も認められない。
よって,相違点2は格別なものではない。

(4-3)相違点3について
参考文献3(上記I参照)には「主保護回路Aを構成する第1のFET(第1のスイッチング手段)11及び第2のFET12と,副保護回路Bを構成する第3のFET(第2のスイッチング手段)13が直列に接続されている」と記載されているように,給電する電源から切断するスイッチを直列に接続させることは当業者が適宜なし得ることであり,引用発明の「第2のスイッチ」や「第3のスイッチ」を直列に接続する一連のスイッチとすることや,引用発明の「第2のスイッチ」や「第3のスイッチ」に直列したスイッチを追加して,「第6のスイッチ群」や「第7のスイッチ群」と称呼することは,当業者が容易になし得ることであり,それによる格別な効果も認められない。
よって,相違点3は格別なものではない。

(5)補正却下のむすび
以上に検討したとおり,本件補正発明は,引用発明及び周知技術に基づいて当業者が容易に発明することができたものであるから,特許法第29条第2項の規定により,特許出願の際,独立して特許を受けることができないものである。したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,補正却下の決定の結論のとおり決定する。

第3.本願発明について
平成28年6月22日付けの手続補正は,上記のとおり却下されたので,本願の請求項1に係る発明(以下,これを「本願発明」という)は,平成28年1月8日付けの手続補正により補正された特許請求の範囲の請求項1に記載された次のとおりのものである。

「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって,
前記セキュアデジタル論理セルのそれぞれは,
NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セルと,
複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に,かつ,論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第4のスイッチと,
前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第5のスイッチと
を具備するセキュアデジタル論理セル」

第4.引用文献に記載の発明
原審拒絶理由において引用された引用文献1(国際公開第2012/133966号公報)には,上記「第2.平成28年6月22日付けの手続補正の却下の決定」の「3.独立特許要件」の「(2)引用文献及び参考文献」の「(2-2)引用発明」において認定したとおりである。

第5.本願発明と引用発明との対比
本願発明は,上記「第2.平成28年6月22日付けの補正の却下の決定」の「3.独立特許要件」において検討した補正発明から,補正前請求項5の「前記電力接続部および前記第2のスイッチ間において接続された少なくとも1つの第6のスイッチ群と,前記接地接続部および前記第3のスイッチ間において接続された少なくとも1つの第7のスイッチ群と」という態様を取り除いたものであるから,本願発明と,引用発明との,一致点及び相違点は,以下のとおりである。

＜一致点＞
セキュアデジタル論理セルであって,
論理セルと,
複数の論理演算中に前記論理セルに給電する蓄電素子であって,充電動作中に電源に,かつ,論理演算中に前記論理セルに,制御可能に接続され,前記論理演算中に前記電源の電力接続部および接地接続部に接続されない,蓄電素子と,
前記蓄電素子を放電するための第1のスイッチと,
前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第2のスイッチと,
前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第3のスイッチと,
前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第4のスイッチと,
前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第5のスイッチと,
を具備するセキュアデジタル論理セル。

＜相違点a＞
本件補正発明では「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって,前記セキュアデジタル論理セルのそれぞれは」と特定しているところ,引用発明では,複数の「暗号化装置」について特定していない点。

＜相違点b＞
「論理セル」について,本件補正発明では「NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セル」と特定しているところ,引用発明ではそのように特定されていない点。

第6.相違点についての当審の判断
本願発明と,引用発明との＜相違点a＞及び＜相違点b＞は,本件補正発明と,引用発明との＜相違点1＞及び＜相違点2＞と同じものであるから,上記「第2.平成28年6月22日付けの補正却下の決定」の「3.独立特許要件」の「(4)当審の判断」における「(4-1)相違点1について」及び「(4-2)相違点2について」において検討したとおり,格別のものではない。
そして,本願発明の構成によってもたらされる効果も,当業者であれば容易に予測できる程度のものであって,格別なものとは認められない。

第7.請求人の主張について
請求人は平成28年6月22日付けの審判請求書において,『本願発明の実施形態に係る「論理セル」は,上記のように,上記各論理ゲートのうち1つの論理ゲートのみを実装(あるいは実行)(原文はimplement)するものです。すなわち,本願発明の「セキュアデジタル論理セル」は,単一の論理ゲートしか含まない論理セルに対して,基本的に「蓄電素子」,「第1のスイッチ」,「第2のスイッチ」,「第3のスイッチ」,「第4のスイッチ」「第5のスイッチ」をそれぞれ備え,それら各スイッチが制御されることにより,「論理セル」への電力供給を行いつつ,「論理セル」への電気的アクセスを制限,(論理セル用の電力シグネチャの読み出しを防止)(段落[0014]記載),より具体的には「接地線から電荷が読み取られないように保護される。I/Oバスおよび他の信号線も,これらの信号線上で解読可能な遷移シグネチャを防止することで,サイドチャネル攻撃プローブから保護する」(段落[0018]記載)ことができます。』と主張しているが,
請求項1には「NAND論理ゲート,AND論理ゲート,NOR論理ゲート,OR論理ゲート,XOR論理ゲート,XNOR論理ゲート,NOT論理ゲート,ONE論理ゲート,または,ZERO論理ゲートを実装する論理セル」と特定されているに過ぎず,「論理セル」が「単一の論理ゲートしか含まない論理セル」であることについて何ら特定されておらず,本願発明の記載に基づく主張と認めることができない。
仮に,「単一の論理ゲートしか含まない論理セル」が特定されたとしても,上記「第2.平成28年6月22日付けの補正の却下の決定」の「3.独立特許要件」の「(4)当審の判断」の「(4-1)相違点1について」において検討したとおり,電力解析攻撃等のサイドチャネル攻撃へ対応するために,「複数の暗号処理部」を設けることは周知技術に過ぎず,また,上記「(4-2)相違点2について」において検討したとおり,暗号アルゴリズムの実行において,排他的論理和(XOR)もしくは論理積関数のAND等の二項演算の中から選択させたり,連続的に適用させることは,周知技術であるので,引用発明の暗号化モジュールを「単一の論理ゲートしか含まない論理セル」として,複数の暗号化モジュール(論理セル)を連続して適用させて,暗号アルゴリズムを実行させることに格別の困難性が認められない。
よって,請求人の主張を採用できない。

第8.むすび
したがって,本願発明は,本願の特許出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるので,特許法第29条第2項の規定により特許を受けることができない。

よって,結論のとおり審決する。
 
審理終結日 2017-06-01 
結審通知日 2017-06-06 
審決日 2017-06-20 
出願番号 特願2015-541805(P2015-541805)
審決分類 P 1 8・ 572- Z (H04L)
P 1 8・ 575- Z (H04L)
P 1 8・ 121- Z (H04L)
P 1 8・ 571- Z (H04L)
最終処分 不成立  
前審関与審査官 金沢 史明  
特許庁審判長 石井 茂和
特許庁審判官 高木 進
須田 勝巳
発明の名称 セキュアデジタル論理セルおよび論理ブロック給電方法  
代理人 関根 正好  
代理人 大森 純一  
代理人 金山 慎太郎  
代理人 金子 彩子  
代理人 中村 哲平  
代理人 折居 章  

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