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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
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管理番号 | 1334065 |
審判番号 | 不服2017-2378 |
総通号数 | 216 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2017-12-28 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2017-02-18 |
確定日 | 2017-11-01 |
事件の表示 | 特願2012-132108「共通の列マルチプレクサ及びセンスアンプハードウェアを有するランダムアクセスメモリコントローラ」拒絶査定不服審判事件〔平成25年 2月28日出願公開,特開2013- 41657〕について,次のとおり審決する。 |
結論 | 本件審判の請求は,成り立たない。 |
理由 |
第1 手続の経緯 本願は,平成24年(2012年)6月11日(パリ条約による優先権主張 外国庁受理2011年6月22日,米国)の出願であって,その手続の経緯は以下のとおりである。 平成27年 6月 1日 審査請求・手続補正・上申書 平成28年 5月10日 拒絶理由通知 平成28年 8月15日 意見書・手続補正 平成28年11日 9日 拒絶査定(以下,「原査定」という。) 平成29年 2月18日 審判請求・手続補正 平成29年 5月26日 上申書 第2 審判請求と同時にした手続補正についての補正の却下の決定 [補正の却下の決定の結論] 平成29年 2月18日に審判請求と同時にされた手続補正(以下,「本件補正」という。)を却下する。 [理由] 1 本件補正の内容(下線は当審で付加した。以下同じ。) (1)補正事項 本件補正により,本件補正前の特許請求の範囲は本件補正後の特許請求の範囲へ補正された。(以下,「本件補正事項」という。) ・補正前 「【請求項1】 ランダムアクセスメモリコントローラであって, 列マルチプレクサ及びセンスアンプ対を備え, 前記列マルチプレクサ及びセンスアンプ対は,前記列マルチプレクサと前記センスアンプとの間で共有され,共通プリチャージ回路,共通イコライザ,および,共通キーパ回路を含む共通回路を有し, 前記列マルチプレクサは,前記共通プリチャージ回路を利用して,メモリの識別された列のデータ値を検知し,データ値を前記共通キーパ回路に一時的保存目的に提供し,前記共通イコライザを利用して,次の処理のための準備として,プリチャージ中にビットラインのレベルを均等化させ, 前記センスアンプは,前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして,前記共通プリチャージ回路を利用して,当該データ値を表すデータ信号を増幅し,前記共通イコライザを用いて,前記データ信号を出力する前に信号レベルを均等化する,ランダムアクセスメモリコントローラ。 【請求項2】 前記列マルチプレクサ及びセンスアンプ対は,スタティックランダムアクセスメモリアレイに接続するよう構成されている請求項1に記載のランダムアクセスメモリコントローラ。 【請求項3】 前記メモリアレイの一列と前記列マルチプレクサ及びセンスアンプ対との間には,パスデバイストランジスタが1つだけ直列接続されている請求項2に記載のランダムアクセスメモリコントローラ。 【請求項4】 前記共通回路はさらに,タイミング回路を含み,前記タイミング回路は,前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている請求項1から3のいずれか一項に記載のランダムアクセスメモリコントローラ。 【請求項5】 前記データ信号の増幅処理は,メモリアレイの選択された列から受けたデータのビットラインの電圧差を増幅する,請求項1から4のいずれか一項に記載のランダムアクセスメモリコントローラ。 【請求項6】 前記共通回路は,前記データ信号の増幅処理中にストローブ信号の受信と協調させて前記ビットラインの電圧差を増幅するように構成されている請求項5に記載のランダムアクセスメモリコントローラ。 【請求項7】 前記列マルチプレクサ及びセンスアンプ対にデータ値及びメモリ位置を送信して,前記データ値を前記スタティックランダムアクセスメモリの前記メモリ位置へ書き込む処理を促す書き込み回路をさらに備える請求項2に記載のランダムアクセスメモリコントローラ。 【請求項8】 前記列マルチプレクサは,前記メモリの複数の列のいずれか1つに対してデータを送受信するよう構成されている請求項2に記載のランダムアクセスメモリコントローラ。 【請求項9】 前記列マルチプレクサは,差動データ信号を利用してデータを送受信するよう構成されている請求項8に記載のランダムアクセスメモリコントローラ。 【請求項10】 前記共通キーパ回路は,後続するアクセスのために第1のデータ信号レベルを受け取り保持するよう構成されている,請求項1から9のいずれか一項に記載のランダムアクセスメモリコントローラ。 【請求項11】 前記列マルチプレクサ及びセンスアンプ対は,前記メモリアレイと同じ集積回路上に形成される請求項2に記載のランダムアクセスメモリコントローラ。 【請求項12】 前記メモリアレイは,前記列マルチプレクサ及びセンスアンプ対が形成されている集積回路の外部にある請求項2に記載のランダムアクセスメモリコントローラ。 【請求項13】 プロセッサキャッシュの一部である請求項1から12のいずれか一項に記載のランダムアクセスメモリコントローラ。 【請求項14】 レベル1(L1),レベル2(L2),レベル3(L3)のキャッシュの一部である請求項13に記載のランダムアクセスメモリコントローラ。 【請求項15】 ルックアップテーブル,バッファ管理,またはロジックブロックを実装するときに動作するよう構成されている請求項1から14のいずれか一項に記載のランダムアクセスメモリコントローラ。」 ・補正後 「【請求項1】 ランダムアクセスメモリコントローラであって, 列マルチプレクサ及びセンスアンプ対を備え, 前記列マルチプレクサ及びセンスアンプ対は,前記列マルチプレクサと前記センスアンプとの間で共有され,共通プリチャージ回路,共通イコライザ,および,共通キーパ回路を含む共通回路を有し, 前記列マルチプレクサは,前記共通プリチャージ回路を利用して,メモリの識別された列のデータ値を検知し,データ値を前記共通キーパ回路に一時的保存目的に提供し,前記共通イコライザを利用して,次の処理のための準備として,プリチャージ中にビットラインのレベルを均等化させ, 前記センスアンプは,前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして,前記共通プリチャージ回路を利用して,当該データ値を表すデータ信号を増幅し,前記共通イコライザを用いて,前記データ信号を出力する前に信号レベルを均等化し, 前記共通回路はさらに,タイミング回路を含み, 前記タイミング回路は,前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている,ランダムアクセスメモリコントローラ。 【請求項2】 前記列マルチプレクサ及びセンスアンプ対は,スタティックランダムアクセスメモリアレイに接続するよう構成されている請求項1に記載のランダムアクセスメモリコントローラ。 【請求項3】 前記メモリアレイの一列と前記列マルチプレクサ及びセンスアンプ対との間には,パスデバイストランジスタが1つだけ直列接続されている請求項2に記載のランダムアクセスメモリコントローラ。 【請求項4】 前記データ信号の増幅処理は,メモリアレイの選択された列から受けたデータのビットラインの電圧差を増幅する,請求項1から3のいずれか一項に記載のランダムアクセスメモリコントローラ。 【請求項5】 前記共通回路は,前記データ信号の増幅処理中にストローブ信号の受信と協調させて前記ビットラインの電圧差を増幅するように構成されている請求項4に記載のランダムアクセスメモリコントローラ。 【請求項6】 前記列マルチプレクサ及びセンスアンプ対にデータ値及びメモリ位置を送信して,前記データ値を前記スタティックランダムアクセスメモリの前記メモリ位置へ書き込む処理を促す書き込み回路をさらに備える請求項2に記載のランダムアクセスメモリコントローラ。 【請求項7】 前記列マルチプレクサは,前記メモリの複数の列のいずれか1つに対してデータを送受信するよう構成されている請求項2に記載のランダムアクセスメモリコントローラ。 【請求項8】 前記列マルチプレクサは,差動データ信号を利用してデータを送受信するよう構成されている請求項7に記載のランダムアクセスメモリコントローラ。 【請求項9】 前記共通キーパ回路は,後続するアクセスのために第1のデータ信号レベルを受け取り保持するよう構成されている,請求項1から8のいずれか一項に記載のランダムアクセスメモリコントローラ。 【請求項10】 前記列マルチプレクサ及びセンスアンプ対は,前記メモリアレイと同じ集積回路上に形成される請求項2に記載のランダムアクセスメモリコントローラ。 【請求項11】 前記メモリアレイは,前記列マルチプレクサ及びセンスアンプ対が形成されている集積回路の外部にある請求項2に記載のランダムアクセスメモリコントローラ。 【請求項12】 プロセッサキャッシュの一部である請求項1から11のいずれか一項に記載のランダムアクセスメモリコントローラ。 【請求項13】 レベル1(L1),レベル2(L2),レベル3(L3)のキャッシュの一部である請求項12に記載のランダムアクセスメモリコントローラ。 【請求項14】 ルックアップテーブル,バッファ管理,またはロジックブロックを実装するときに動作するよう構成されている請求項1から13のいずれか一項に記載のランダムアクセスメモリコントローラ。」 2 補正の適否 本件補正事項は,補正前の請求項1に係る発明を特定するために必要な事項である「共通回路」に「タイミング回路」を付加するものであって,実質的には補正前の請求項4の内容に限定し,補正後の請求項4以下については引用関係を整合させるためになされた付随的な補正である。 ここで,補正前の請求項1に係る発明と補正後に係る請求項1の発明の産業上の利用分野及び解決しようとする課題が同一であるから,本件補正事項は,特許請求の範囲の減縮を目的とするものに該当する。 そこで,補正後の請求項1に記載された発明(以下,「本件補正発明」という。)が,特許出願の際,独立して特許を受けることができるものであるか否かについて以下検討する。 (1)本件補正発明 本件補正発明は,本件補正後の特許請求の範囲の請求項1に記載された,次のとおりのものと認める。 「【請求項1】ランダムアクセスメモリコントローラであって, 列マルチプレクサ及びセンスアンプ対を備え, 前記列マルチプレクサ及びセンスアンプ対は,前記列マルチプレクサと前記センスアンプとの間で共有され,共通プリチャージ回路,共通イコライザ,および,共通キーパ回路を含む共通回路を有し, 前記列マルチプレクサは,前記共通プリチャージ回路を利用して,メモリの識別された列のデータ値を検知し,データ値を前記共通キーパ回路に一時的保存目的に提供し,前記共通イコライザを利用して,次の処理のための準備として,プリチャージ中にビットラインのレベルを均等化させ, 前記センスアンプは,前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして,前記共通プリチャージ回路を利用して,当該データ値を表すデータ信号を増幅し,前記共通イコライザを用いて,前記データ信号を出力する前に信号レベルを均等化し, 前記共通回路はさらに,タイミング回路を含み, 前記タイミング回路は,前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている,ランダムアクセスメモリコントローラ。」 (2)引用文献および引用発明 ア 引用文献について 原査定の拒絶の理由で引用された特開平11-66858号(以下,「引用文献」という。)には,図面と共に,次の記載がある。(下線は,当審で付加した。以下同じ。) (ア) 「【0032】 【発明の実施の形態】 概要:図1は,本発明が適用されるスタティック型半導体記憶装置であるSRAMの構成の概略を例示するブロック図である。SRAMは行入力バッファ110と,列入力バッファ112と,行アドレスデコーダ114と,列アドレスデコーダ116と,メモリセルアレイ118と,クロックジェネレータ120と,センスアンプ122と,出力バッファ124と,データ入出力回路126とを含んでいる。」 「【0034】外部制御信号入力端子100,102,104にはそれぞれを外部書き込み制御信号/W,チップセレクト信号/S及びアウトプットイネーブル信号/OEが与えられ,これらはゲート群103によって論理演算される。ゲート群103はゲート103a,103b,103cから構成されている。ゲート103aはチップセレクト信号/Sを反転し,ゲート103bはアウトプットイネーブル信号/OEの論理反転と,ゲート103aの出力と,及び外部書き込み制御信号/Wとの論理積を出力し,ゲート103cは外部書き込み制御信号/Wの論理反転と,ゲート103aの出力との論理積を出力する。 【0035】外部書き込み制御信号/Wは,データの書き込みを指示する信号である。チップセレクト信号/Sは,SRAMの動作を活性化し,このチップが選択されたことを示す信号である。アウトプットイネーブル信号/OEは,出力バッファ124からのデータ出力を活性化する信号である。これらの信号はいずれも活性化時に“L”を採る。 【0036】ゲート103aの出力は,行入力バッファ110と,列入力バッファ112とに与えられ,両バッファの動作はこれらが含まれるチップが選択された場合に活性化するように制御される。 【0037】クロックジェネレータ120はアドレスデータA(0)?A(n-1),ゲート103a,103cの出力,及び書き込みデータDを入力し,SRAMの回路動作を制御するためのクロック信号群を生成する。具体的には行アドレスデコーダ114へローカルワード線活性化信号を,センスアンプ122へはセンスアンプ活性化信号を,それぞれ出力する。またメモリセルアレイ118に対してはライトイネーブル信号/WE,イコライズ信号EQ,読み出し信号/READを出力する。ローカルワード線活性化信号は,アドレス,データ,あるいはチップセレクト信号/Sの変化後一定期間活性化される。読み出し信号/READは外部書き込み制御信号/Wが非活性の場合において,アドレス,データ,あるいはチップセレクト信号/Sの変化後一定期間活性化される。イコライズ信号EQは,ローカルワード線活性化信号,ライトイネーブル信号/WE,読み出し信号/READが全て非活性の場合に活性化する。これらのクロック信号群はメモリセルアレイ118が分割されて得られるブロック毎にバッファリングされる。 【0038】センスアンプ活性化信号は読み出し信号/READに遅れて一定期間活性化される。センスアンプ活性化信号に基づいて動作するセンスアンプ122によって,読み出し動作において選択されたメモリセルからのデータが増幅される。 【0039】センスアンプ122の出力Qは,出力バッファ124を介してデータ入出力端子130に読み出される。出力バッファ124の動作はゲート103bの出力によって制御される。つまり出力バッファ124が含まれたチップが選択され,かつ書き込み動作が行われず,出力指示がある場合に出力バッファ124はバッファ動作を行う。 【0040】一方,チップが選択された場合において書き込み動作が指示された場合には,ゲート103a,103bの出力に基づいて,データ入出力回路126はデータ入出力端子130に与えられたデータを受けて,選択されたメモリセルに対して,書き込みデータDを出力する。書き込みデータDは既述のようにクロックジェネレータ120にも与えられる。」 (イ) 「【0065】図5は読み出し動作を説明するタイミングチャートである。読み出し動作が開始される前の時刻t1においては,ワード線WLL,WLUの電位は,対応する行が選択されていないことに対応していずれも“L”となっている。また,イコライズ信号EQは“H”であり,本実施の形態では端子216の電位もイコライズ信号EQと同一であるので,ビット線BL,/BLは,ロウレベル・プリチャージ回路212及びイコライズ回路218によって等しく“L”,例えば接地電位GNDが与えられている。 【0066】続いて,読み出し動作が開始する時刻t2において,読み出し信号/READが活性化する(“L”となる)。これに伴ってイコライズ信号EQは“L”となって,イコライズ回路218及びロウレベル・プリチャージ回路212ははともに不活性化状態となる(駆動されない)。読み出し動作が行われる時には外部書き込み制御信号/Wは活性化しておらず,よってローカルワード線活性信号によって選択された行のワード線WLU,WLLに“H”が与えられる。これに応じてアクセストランジスタQ3,Q4はON状態となる。 【0067】読み出し信号/READが“L”となるので読み出し用負荷回路211のトランジスタ214がONし,PMOSトランジスタQL1,QL2を介してビット線BL,/BLに電源電位VCCが供給され始める。記憶ノードN1,N2がそれぞれ“H”,“L”を記憶していた場合,ビット線/BLが+Vbeの電位となったときバイポーラトランジスタBP2が活性化されるため,ビット線/BLの電位は電源電位VCCに上昇する事なく電位+Vbeに保持される。 【0068】一方,ビット線BLの電位が上昇してもバイポーラトランジスタBP1が活性化されないので,ビット線BLの電位は上昇し続ける。この動作に応じて,ゲートがビット線BLに接続するトランジスタQL2はOFFとなる一方,ゲートがビット線/BLに接続するトランジスタQL1はON状態となる。したがって,読み出し用負荷回路211を介してビット線/BLに過渡的に(時刻t2から時刻t3の期間)は電流が流れるが,定常状態(時刻t3から時刻t4の期間)では,このビット線/BLには電流が流れない。この時刻t3から時刻t4の期間において,選択されたメモリセル中のデータに応じた読み出しデータがセンスアンプ213から出力される。 【0069】時刻t4において,ローカルワード線活性化信号及び読み出し信号/READは一定期間の活性化を終了する。その一方,イコライズ信号EQはローカルワード線活性化信号,読み出し信号/READが非活性となったことにより活性化する。但し外部書き込み制御信号/Wの非活性化が前提であり,つまり時刻t4経過後,直ちには書き込み動作が行われないものとする。 【0070】よって,ワード線WLL,WLUのいずれも“L”となり,端子215の電位レベルが“H”となって読み出し用負荷回路211は不活性状態となる(駆動されない)。またイコライズ回路218及びロウレベル・プリチャージ回路212は活性化され(駆動され),これに応じてビット線BL,/BLは共に“L”へと移行する。」 (ウ) 「【0094】実施の形態4:図12は本発明の実施の形態4を説明する回路図であり,複数の列に対する読み出し系統の回路の構成を示す。メモリセル210と同じ構成を有するメモリセル210’の存在する列(ビット線BL’,/BL’を含む)と,メモリセル210の存在する列(ビット線BL,/BLを含む)とは互いに異なる。またロウレベル・プリチャージ回路212’,イコライズ回路218’はそれぞれロウレベル・プリチャージ回路212,イコライズ回路218と同じ構成を有しており,いずれもメモリセル210’に対応して設けられている。 【0095】メモリセル210,210’の設けられたそれぞれの列に関してみれば,図12で示された構成は,実施の形態1において図4に示された構成からクロスカップル負荷211を省略した構成となっている。 【0096】一方,ビット線BL,/BLはトランスファーゲート243,244を介してデータ線245,246に接続されている。同様にしてビット線BL’,/BL’も一対のトランスファーゲートを介してデータ線245,246に接続されている。トランスファーゲート243,244は互いに排他的な値を採る列選択信号YSEL,/YSELによってその開閉が制御される。選択された列の一対のビット線の電位は,データ線245,246に伝達される事になる。 【0097】一方,データ線245,246はセンスアンプ213に入力されており,またデータ線245,246の間にはイコライズ回路247,ロウレベル・プリチャージ回路248,クロスカップル負荷240が設けられている。これらの構成及び動作はそれぞれイコライズ回路218,ロウレベル・プリチャージ回路212,クロスカップル負荷211と同一である。例えばイコライズ回路247にはイコライズ信号EQ,/EQが与えられ,ロウレベル・プリチャージ回路248の動作は端子249に与えられる信号(イコライズ信号EQと同一)で制御され,クロスカップル負荷240の動作は端子242に与えられる信号(読み出し信号/READと同一)で制御され,ロウレベル・プリチャージ線217bには“L”となる電位として接地電位GNDが与えられる。従って,読み出し動作のタイミングチャートは図13に示すようになる。 【0098】本実施の形態では,異なる列に属するビット線対に対して,読み出し回路や読み出し用負荷回路を共用とした場合でも,実施の形態1と同様の効果を奏することができる上,回路の共用が図られることでチップ面積の低減を図ることが可能である。」 (エ) 図12には,異なる列に属するビット線対に対して,読み出し回路や読み出し用負荷回路を共用とした場合として,イコライザ回路247,ローレベルプリチャージ回路,クロスカップル負荷240を備えた複数の列に対するSRAMの読み出し系統の回路図が記載されている。 (オ) 図13には,t1からt2まで期間,EQによりイコライズ回路を利用して,データ線245,246を接続してレベルを均等化し,その後のt3からt4までの期間,ビット線の電位がそれぞれ”H””L”電位に固定される動作を含めた図12の読み込み回路に対するタイミングチャートが記載されている。 イ 引用発明 前記(ア)ないし(オ)の記載から,引用文献には,次の発明(以下,「引用発明」という。)が記載されているものと認められる。 「SRAMの回路動作を制御するためのクロック信号群を作成するクロックジェエネレータ120及びSRAMの読み出し系統の回路であって, 前記SRAMの読み出し系統の回路は, 選択された1組のトランスファーゲート243,244及びセンスアンプ213を備え, 当該トランスファーゲート243,244及びセンスアンプ213との間には,共有されたローレベル・プリチャージ回路248,イコライズ回路247,及びクロスカップル負荷240を有する。」 (3)本件補正発明と引用発明の対比 ア 引用発明の「SRAMの回路動作を制御するためのクロック信号群を作成するクロックジェエネレータ120及びSRAMの読み出し系統の回路」は,ランダムアクセスメモリであるSRAMに対する制御回路であるから,本件補正発明の「ランダムアクセスメモリコントローラ」に相当する。 イ 引用発明の「ローレベル・プリチャージ回路248」,「イコライズ回路247」,は,選択された1組のトランスファーゲート243,244とセンスアンプとの間で共有されるので,それぞれ本件補正発明の「共通プリチャージ回路」,「共通イコライザ」に相当する。 ウ 引用発明の「クロスカップル負荷240」は,t3からt4の定常状態で,データ線245,246の電位をそれぞれ”H””L”電位に固定する(前記(2)ア(イ)【0068】及び同(オ))機能を有し,前記イと同様に選択された1組のトランスファーゲート243,244とセンスアンプとの間で共有されるので,下記相違点を除き,本件補正発明の「共通キーパ回路」に相当する。 エ 引用発明の「ローレベル・プリチャージ回路248」,「イコライズ回路247」,「クロスカップル負荷240」は,前記イ,ウの記載を考慮すると,本件補正発明の「共通回路」に対応する。 オ 引用発明の「トランスファゲート243,244」はメモリアレイの列の選択を行い,ビット線のBL./BLをデータ線245,246に接続することでメモリセルからデータ値を取り出し,t3からt4までの期間,クロスカップル負荷の接続されたデータ線245,246に提供し,t4以降にイコライズ回路を利用して,次の読み出し動作のためにデータ線245,246のレベルを均等化させるから,前記イ,ウを考慮すると,下記相違点を除いて本件補正発明の「前記共通プリチャージ回路を利用して,メモリの識別された列のデータ値を検知し,データ値を前記共通キーパ回路に提供し,前記共通イコライザを利用して,次の処理のための準備として,プリチャージ中にビットラインのレベルを均等化させ」る「列マルチプレクサ」に相当する。 カ 引用発明の「センスアンプ213」は,前記トランスファーゲート243,244を介して,前記クロスカップル負荷によってデータ線245,246に格納されているデータ値にアクセスして,前記オで次の読み出し動作のために均等化された後のデータ線の読み出しデータを増幅し,データ信号の出力はまだ行われていないt4のタイミングでイコライザ回路を用いて,データ線のレベルを均等化するから,前記イ,ウを考慮すると,本件補正発明の「センスアンプは,前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして,前記共通プリチャージ回路を利用して,当該データ値を表すデータ信号を増幅し,前記共通イコライザを用いて,前記データ信号を出力する前に信号レベルを均等化し」に相当する。 キ 引用発明の「選択された1組のトランスファーゲート243,244とセンスアンプ213」は,対を形成するものと認められるので,前記オ,カを考慮して,本件補正発明の「列マルチプレクサ及びセンスアンプ対」に相当する。 ク 引用発明の「クロックジェネレータ120」は,SRAMの回路動作を制御し,(前記(2)ア(ア)【0037】)また,同時アクセスに対して競合が生じないように処理することは引用文献を示すまでもなく周知技術であるから,本件補正発明の「前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている」「タイミング回路」に相当する。 ケ してみると,本件補正発明と引用発明とは,下記コの点で一致するが,下記サの点で相違すると認められる。 コ 一致点 「ランダムアクセスメモリコントローラであって, 列マルチプレクサ及びセンスアンプ対を備え, 前記列マルチプレクサ及びセンスアンプ対は,前記列マルチプレクサと前記センスアンプとの間で共有され,共通プリチャージ回路,共通イコライザ,および,共通キーパ回路を含む共通回路を有し, 前記列マルチプレクサは,前記共通プリチャージ回路を利用して,メモリの識別された列のデータ値を検知し,データ値を前記共通キーパ回路に提供し,前記共通イコライザを利用して,次の処理のための準備として,プリチャージ中にビットラインのレベルを均等化させ, 前記センスアンプは,前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして,前記共通プリチャージ回路を利用して,当該データ値を表すデータ信号を増幅し,前記共通イコライザを用いて,前記データ信号を出力する前に信号レベルを均等化し、 前記共通回路はさらに,タイミング回路を含み, 前記タイミング回路は,前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている,ランダムアクセスメモリコントローラ。」 サ 相違点 本件補正発明では,共通キーパ回路は,一時的保存目的で機能するのに対して,引用発明におけるクロスカップル負荷は,一時保存目的について明記されていない点。 (4)相違点についての検討 引用文献の【0038】にも記載されているように,センスアンプによる読み出しは,適宜のタイミングで行われるから,この間,一時的保存するようにクロスカップル負荷を設計することは容易である。 以上の検討から,本件補正発明は,引用文献に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条2項の規定により,特許出願の際独立して特許を受けることができないものである。 (5)本件補正についてのむすび したがって,本件補正は,特許法第17条の2第6項において準用する同法126条7項の規定に違反してなされたものであるから,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明について 1 本願発明 平成29年2月18日にされた手続補正は,前記のとおり却下されたので,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成28年8月15日付けで補正された特許請求の範囲の請求項1に記載のとおりのものである。 2 引用文献の記載 原査定の拒絶理由で引用された引用文献の記載事項は,前記第2の[理由]2(2)に記載したとおりである。 3 対比・判断 本願発明は,前記第2の[理由]2で検討した本件補正発明から「タイミング回路」に係る限定事項を削除したものである。 そうすると,本願発明の発明特定事項を全て含み,前記限定事項を付加したものに相当する本件補正発明が前記第2の[理由]2(3),(4)に記載したとおり,引用文献に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,引用文献に記載された発明に基づいて,当業者が容易に発明をすることができたものである。 4 むすび 以上のとおり,本願発明は,特許法29条2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
審理終結日 | 2017-06-01 |
結審通知日 | 2017-06-06 |
審決日 | 2017-06-19 |
出願番号 | 特願2012-132108(P2012-132108) |
審決分類 |
P
1
8・
121-
Z
(G11C)
|
最終処分 | 不成立 |
前審関与審査官 | 滝谷 亮一 |
特許庁審判長 |
深沢 正志 |
特許庁審判官 |
飯田 清司 大嶋 洋一 |
発明の名称 | 共通の列マルチプレクサ及びセンスアンプハードウェアを有するランダムアクセスメモリコントローラ |
代理人 | 龍華国際特許業務法人 |