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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1334202
審判番号 不服2016-15860  
総通号数 216 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-12-28 
種別 拒絶査定不服の審決 
審判請求日 2016-10-25 
確定日 2017-11-28 
事件の表示 特願2014-145494「半導体アセンブリおよび製造方法」拒絶査定不服審判事件〔平成27年 2月 5日出願公開,特開2015- 26836,請求項の数(11)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 理 由
第1 手続の経緯
本願は,平成26年7月16日(パリ条約による優先権主張外国庁受理 2013年7月25日 米国)の出願であって,その手続の経緯は以下のとおりである。

平成26年 8月15日 審査請求
平成27年 7月24日 拒絶理由通知
平成27年10月22日 意見書・補正書
平成28年 6月23日 拒絶査定(以下,「原査定」という。)
平成28年10月25日 審判請求
平成29年 6月29日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成29年 9月29日 意見書・補正書

第2 原査定の概要
原査定の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

●理由2(進歩性)について

・請求項1?4,6?10,12,14
・引用文献等1,6?7
引用文献1に記載された発明(特に第1の実施形態,図1参照)では,窒化物半導体からなるHFET21(「GaN半導体デバイス」に相当)のソース端子とドレイン端子との間に,Si基板内に形成された保護素子(「過渡電圧サプレッサ(TVS)構造」に相当)は設けられているものの,HFET21のソース端子とゲート端子との間には,過渡電圧サプレッサ(TVS)構造が設けられていない。
しかしながら,例えば引用文献6(特に図3,及び図面説明箇所参照),引用文献7(特に図17,25,及び図面説明箇所参照)に記載されているように,過渡電圧から素子を保護するための過渡電圧サプレッサ(TVS)構造をソース端子とゲート端子との間に設ける技術は周知技術にすぎないから,引用文献1に記載された発明において,HFET21のソース端子とドレイン端子との間に加えて,ソース端子とゲート端子との間にも過渡電圧サプレッサ(TVS)構造に相当する構成を設けることは,当業者が容易になし得たことである。
よって,請求項1?4,6?10,12,14に係る発明は,引用文献1に記載された発明及び例えば引用文献6?7に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

・請求項3?7,11?14
・引用文献等1,4?7
・備考
引用文献1に記載された発明における横型の保護素子を,引用文献4(特に図4,及び図面説明箇所参照),引用文献5(特に図1?2,8,及び図面説明箇所参照)に記載されているような縦型の素子とすることは,当業者が容易になし得たことである。
よって,請求項3?7,11?14に係る発明は,引用文献1,4?5に記載された発明及び例えば引用文献6?7に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。


・請求項1,3,7?9
・引用文献等2,6?7
例えば引用文献6(特に図3,及び図面説明箇所参照),引用文献7(特に図17,25,及び図面説明箇所参照)に記載されているように,過渡電圧から素子を保護するための過渡電圧サプレッサ(TVS)構造をソース端子とゲート端子との間に設ける技術は周知技術にすぎないから,引用文献2に記載された発明(特に図1?3,及び図面説明箇所参照)において,トランジスタ230,330のソース端子とドレイン端子との間に加えて,ソース端子とゲート端子との間にも過渡電圧サプレッサ(TVS)構造に相当する構成を設けることは,当業者が容易になし得たことである。
よって,請求項1,3,7?9に係る発明は,引用文献2に記載された発明及び例えば引用文献6?7に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

・請求項1,3?14
・引用文献等3,6?7
例えば引用文献6(特に図3,及び図面説明箇所参照),引用文献7(特に図17,25,及び図面説明箇所参照)に記載されているように,過渡電圧から素子を保護するための過渡電圧サプレッサ(TVS)構造をソース端子とゲート端子との間に設ける技術は周知技術にすぎないから,引用文献3(特に図5?8,及び図面説明箇所参照)に記載された発明において,横型HEMT5?8のソース端子とドレイン端子との間に加えて,ソース端子とゲート端子との間にも過渡電圧サプレッサ(TVS)構造に相当する構成を設けることは,当業者が容易になし得たことである。
よって,請求項1,3?14に係る発明は,引用文献3に記載された発明及び例えば引用文献6?7に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

＜引用文献等一覧＞
1.特開2013-016627号公報
2.特開2013-038409号公報
3.特開2010-267958号公報
4.特開2013-093574号公報
5.特表2005-502190号公報
6.特開2009-049265号公報(周知技術を示す文献;新たに引用された文献)
7.特開2013-033931号公報(周知技術を示す文献;新たに引用された文献)

第3 当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

・請求項 1?14
・引用文献 1?4
・備考
引用文献1の【0021】には,基板11としてシリコン基板を採用し得る旨が記載されているので,引用文献1の,特に第8図には,
「シリコン基板11と
シリコン基板11上に製作されたゲート電極18と,ドレイン電極17,及びソース電極16を備えるGaN系半導体材料を用いたHFET(本願発明の「GaN半導体デバイス」に対応)と,
前記基板11上製作された横型のツェナーダイオード80b(本願発明の「第1のTVS構造」に対応)と,整流素子30c(本願発明の「第2のTVS構造」に対応)の構造とを備え,
ツェナーダイオード80bが,HFETのソース電極及びゲート電極と電気的に接触し,
整流素子30cが,HFETのソース電極及びドレイン電極と電気的に接触した,モノリシック集積型半導体アセンブリ。」
が記載されている。
ここで,引用文献1に記載されたモノリシック用の保護素子であるツェナーダイオード80bや整流素子cは保護素子としての例示であり,どのような保護素子及び保護素子の動作モードを利用するのかは,被保護素子,保護素子の特性を考慮して,当業者が設定し得る技術的事項である(特に,請求項1)。
また,引用文献1の,特に第8図に開示されたモノリシック集積化型半導体アセンブリの保護素子は,横型素子であり(特に,請求項2),ｐ型(93),n(n+を含む)型(94)領域が接触する構造によって構成(特に,請求項4,5)され,【0060】には,HFET以外にHEMTにも適用できる旨が記載されている(特に,請求項7)。
さらに,引用文献1に記載されたモノリシック集積型半導体アセンブリにおいて,モノリシック用の保護素子として,引用文献2の,特に,第5,6図に開示された縦型の保護素子を採用する事(特に,請求項3),引用文献4の,特に,第1図に記載された基板内に形成したトランジスタを採用する事(特に,請求項6),引用文献4の,第1図に開示されたパンチスルーモードで動作する保護素子を採用する事は,各々所望の保護特性に応じて,当業者が容易に想到し得る技術的事項であ(特に,請求項8)る。

請求項9,10,11,14に係る発明は,各々請求項1,4,5,7に係る物の発明に対応した製造方法に関する発明であるが,請求項1,4,5,7に係る物を製造する際に,通常製造する順番通りに記載した一般的な製造方法であり,請求項12,13に係る発明は,第1,第2,第3の半導体領域を形成する際のプロセスを特定するものであるが,当該特定されたプロセスは拡散,イオン注入等,不純物領域を形成する際に用いる一般的な半導体プロセスを特定した製造方法である。

したがって,請求項1?14に係る発明は,引用文献1?引用文献4に記載された発明に基づいた,当業者が容易に発明できたものと認められる。

引 用 文 献 等 一 覧
1.特開2004-186558号公報
2.特開2013-38409号公報
3.特開2013-16627号公報
4.特開2013-98275号公報

第4 本願発明
本願請求項1ないし11に係る発明(以下,「本願発明1」ないし「本願発明11」という。)は,平成29年9月29日付けの手続補正で補正された特許請求の範囲の請求項1ないし11に記載された事項により特定される発明であり,本願発明1ないし本願発明11は以下のとおりの発明である。

「【請求項1】
シリコン(Si)単層で構成された基板と,
前記基板上に製作され,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイスと,
上面が前記基板の表面に露出するように前記基板内に製作された,第1および第2の過渡電圧サプレッサ(TVS)構造と,
を備え,
前記第1のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し,
前記第2のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触し,
前記第1および第2のTVS構造は,前記GaN半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに,パンチスルーモード,アバランシェモード,またはこれらの組合せで動作するように構成される,
モノリシック集積型半導体アセンブリ。
【請求項2】
前記第1および第2のTVS構造のうち少なくとも1つが,横方向に構成される,請求項1に記載の半導体アセンブリ。
【請求項3】
前記第1および第2のTVS構造のうち少なくとも1つが,
第1の導電型を有する第1の半導体領域と,
第2の導電型を有し,かつ前記第1の半導体領域と電気的に接触する第2の半導体領域と,
第1の導電型を有し,かつ前記第2の半導体領域と電気的に接触する第3の半導体領域と,
を備える,請求項1または2に記載の半導体アセンブリ。
【請求項4】
前記第1の導電型が,n+型であり,前記第2の導電型がｐ型である,請求項3に記載の半導体アセンブリ。
【請求項5】
前記GaN半導体デバイスが,高電子移動度トランジスタ(HEMT),接合ゲート型電界効果トランジスタ(JFET),金属-酸化膜-半導体電界効果型トランジスタ(MOSFET),ダイオード,またはこれらの組合せを備える,請求項1から4のいずれかに記載の半導体アセンブリ。
【請求項6】
シリコン(Si)単層で構成された基板と,
前記基板上に製作され,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイスと,
上面が前記基板の表面に露出するように前記基板内に製作されたシリコン(Si)を含む,第1および第2の過渡電圧サプレッサ(TVS)構造と,
を備え,
前記第1のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し,
前記第2のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触し,
前記第1及び第2のTVS構造は,前記GaN半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに,パンチスルーモードで動作するように構成される,
モノリシック集積型半導体アセンブリ。
【請求項7】
モノリシック集積型半導体アセンブリを作る方法であって,
(a)シリコン(Si)単層で構成された基板を用意するステップと,
(b)前記基板上に,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイスを製作するステップと,
(c)上面が露出するように前記基板内に,第1および第2の過渡電圧サプレッサ(TVS)構造を製作するステップと,
(d)前記第1のTVS構造を前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的にカップリングさせるステップと,
(e)前記第2のTVS構造を前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的にカップリングさせるステップと,
を含み,
前記第1及び第2のTVS構造が,前記GaN半導体デバイスと電気的に接触し,
前記第1及び第2のTVS構造は,前記GaN半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに,パンチスルーモード,アバランシェモード,またはこれらの組合せで動作するように構成される,
方法。
【請求項8】
前記ステップ(c)が,
第1の導電型の第1の半導体領域を形成するサブステップと,
第2の導電型であり,かつ前記第1の半導体領域と電気的に接触する第2の半導体領域を形成するサブステップと,
第1の導電型であり,かつ前記第2の半導体領域と電気的に接触する第3の半導体領域を形成するサブステップと,
を含む,請求項7に記載の方法。
【請求項9】
前記第1の導電型が,n+型であり,前記第2の導電型がｐ型である,請求項8に記載の方法。
【請求項10】
前記ステップ(c)が,拡散,ドーピング,イオン注入,またはこれらの組合せによって前記Si基板内に前記第1の半導体領域,前記第2の半導体領域,および前記第3の半導体領域を形成するサブステップを含む,請求項8または9に記載の方法。
【請求項11】
前記GaN半導体デバイスが,高電子移動度トランジスタ(HEMT),接合ゲート型電界効果トランジスタ(JFET),金属-酸化膜-半導体電界効果型トランジスタ(MOSFET),ダイオード,またはこれらの組合せを備える,請求項7から10のいずれかに記載の方法。」

第5 引用文献,引用発明等
1 原査定の引用文献1について
(1)原査定の引用文献1の記載事項
原査定で引用された特開2013-16627号公報(以下,「原査定引用文献1」という。)には,図面とともに次の事項が記載されている。(下線部は,当審で追加した。以下,同じ。)なお,本文献は,当審の拒絶理由で引用された引用文献3と同一文献である。

ア「【技術分野】
【0001】
本発明は,窒化物半導体装置に関し,特に,双方向に電流が導通可能な窒化物半導体装置に関する。」

イ「【0008】
ダイオードを外付けすると,部品点数の増加及び占有面積の増大が生じる。これらは,微細化及びコストの削減が要求される半導体装置にとっては好ましくない問題である。
さらに,双方向スイッチ等の双方向に電流が流れる動作を伴うものに,トランジスタを応用する場合,前期のアバランシェ耐量を双方向に向上させる必要がある。
本発明は,上記特許文献1に開示の技術では解決できない,前記従来の問題を解決し,ダイオード等の保護素子の外付けによる部品点数の増加及び占有面積の増大を抑えた,双方向に高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現できるようにすることを目的とする。 」

ウ「【0026】
(第1の実施形態)
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係る半導体装置の一部構成を示す模式断面図である。
図1に示すように,第1の実施形態の半導体装置は,ｐ型のシリコン基板と,基板に形成したn型不純物の拡散層からなるnｐnバイポーラトランジスタ11が形成された半導体基板10と,半導体基板10の上に形成された窒化物半導体からなるヘテロ接合トランジスタ(HFET)21とを備えている。」

エ 図1には,以下の事項が記載されている。
ｐ型半導体基板10と,ｐ型半導体基板10内に形成した第1のn型領域12A及び第2のn型領域12Bから構成されるnｐnバイポーラトランジスタと,ｐ型半導体基板10の上に形成された窒化物半導体からなるヘテロ接合トランジスタ(HFET)21を備えた窒化物半導体装置。

(2)原査定引用発明1
前記(1)の記載から,前記原査定引用文献1には次の発明(以下,「原査定引用発明1」という。)が記載されている。

「半導体基板と,半導体基板内に形成したnｐnバイポーラトランジスタと,半導体基板の上に形成された窒化物半導体からなるヘテロ接合トランジスタ(HFET)を備えた半導体装置。」

2 原査定の引用文献2について
(1)原査定の引用文献2に記載された事項
原査定で引用された特開2013-38409号公報(以下,「原査定引用文献2」という。)には,図面とともに次の事項が記載されている。なお,本文献は,当審の拒絶理由で引用された引用文献2と同一文献である。

ア「【発明の概要】
【0007】
本発明は,少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲に完全に規定される,集積されたダイオードを備える複合半導体装置を目的とするものである。」

イ「【0012】
図1はトランジスタ及びダイオードを含む複合半導体装置の一つの模範的な実施例を示す回路図を提示する。図1に示されるように,複合半導体装置100は,トランジスタ130及び該トランジスタ130の両端間に結合されたダイオード110を含む。トランジスタ130はソース接点132,ドレイン接点134及びゲート接点136を含み,一方ダイオード110はアノード112及びカソード114を含む。図1に更に示されるように,ダイオード110はトランジスタ130の両端間に逆並列配置に結合することができる。つまり,ダイオード110のアノード112をトランジスタ130のソース接点132に結合し,ダイオード110のカソード114をトランジスタ130のドレイン接点134に結合することができる。
【0013】
高電圧(HV)トランジスタとすることができるトランジスタ130はIII-V族パワートランジスタとして形成することができる。いくつかの実施例では,例えばトランジスタ130はGaNなどのIII-V族材料からなり,絶縁ゲート電界効果トランジスタ(IGFET)又はヘテロ構造FET(HFET)として実装することができる。一実施例では,トランジスタ130は金属-絶縁膜-半導体FET(MISFET),例えば金属-酸化膜-半導体FET(MOSFET)の形を取ることができる。代わりに,HFETとして実装する場合には,トランジスタ130は2DEGを有する高電子移動度トランジスタ(HEMT)とすることができる。一実施例によれば,例えばトランジスタ130は約20Vより大きいゲート定格を有し,約600Vより大きいドレイン電圧に耐えるように構成することができる。
【0014】
図1に示す実施例によれば,ダイオード110はPN接合ダイオードである。ダイオード110は高電圧(HV)IV族PNダイオード,例えばHVシリコンPNダイオードとして実装することができる。他の実施例では,ダイオード110はPINダイオードとすることができる。一実施例では,複合半導体装置100は,垂直集積方式を用いて,ダイオード110とモノリシックに集積されたトランジスタ130を含む。複合半導体装置100に非破壊アバランシェ降伏機能を付与するためにダイオード110をトランジスタ130と集積することができ,それによってトランジスタが破局的に故障するのを防ぐことができる。いくつかの実施例では,ダイオード110として作用する高電圧(HV)PNダイオードはトランジスタ130の降伏電圧より小さい降伏電圧を有するように設計する。例えば,トランジスタ130は700Vの降伏電圧を有するが,ダイオード110は650Vのアバランシェ降伏電圧を有するように設計することができる。ダイオード110は複合半導体装置の所望の降伏電圧に基づいてそれより低い又は高いアバランシェ降伏電圧を有するように設計することができる。その結果,図1に示すダイオード110とトランジスタ130の逆並列配置はロバストで故障しにくい複合半導体装置を提供することができる。」

ウ「【0016】
図2につき説明すると,図2は図1の回路図に概して対応する,トランジスタ及びダイオードを含む複合半導体装置を実現する模範的な構造の断面図を提示する。図2に示されるように,複合半導体装置200はダイオード210,ダイオード210の上に形成された遷移体220及び遷移体220の上に形成されたトランジスタ230を含む。
【0017】
トランジスタ230はソース電極232,ドレイン電極234及びゲート電極236を有し,一方ダイオード210はアノード212を提供するP型ダイオード層211a,P+接点兼電流広がり層211b,カソード214を提供するN型ダイオード層213a及びN+接点兼電流広がり層213bを含む。更に図2に示されるように,ダイオード210はトランジスタ230の両端間に逆並列配置に結合される。言い換えれば,ダイオード210のアノード212はトランジスタ230のソース接点232に結合され,ダイオード210のカソード214はトランジスタ230のドレイン接点234に結合される。ソース電極232,ドレイン電極234及びゲート電極236を含むトランジスタ230,及びアノード212及びカソード214を含むダイオード210は,図1におけるソース接点132,ドレイン接点134及びゲート接点136を含むトランジスタ130,及びアノード112及びカソード114を含むダイオード110にそれぞれ対応する。」

エ「【0024】
図3は,トランジスタ及びダイオードを含む複合半導体装置を実現する模範的な構造のより詳細な断面図を示す。図3は,III-V族遷移体及び模範的なIII-V族トランジスタの製造に使用されるデバイス層の構成に焦点を当てている。図3に示されるように,複合半導体装置300はダイオード310,ダイオード310の上に形成された遷移体320及び遷移体320の上に形成されたトランジスタ330を含む。図3の模範的な実施例によれば,トランジスタ330はIII-V族HEMTとして示されている点に注意された。
【0025】
トランジスタ330は,そのヘテロ接合界面の近傍に2DEG335を生成するチャネル層331及びバリア層333に加えて,ソース電極332,ドレイン電極334及びゲート電極336を含む。遷移体320は,歪吸収層332,核生成層324,遷移層326及びバッファ層328を含む。ダイオード310は,アノード312を提供するP型ダイオード層311a,P+接点兼電流広がり層311b,P型ダイオード層311aの上に配置されたカソード314を提供するN型ダイオード層313a及びN型ダイオード層313aの上に配置されたN+接点兼電流広がり層313bを含む。ソース電極332,ドレイン電極334及びゲート電極336を含むトランジスタ330及びアノード312及びカソード314を含むダイオード310は,図1のソース電極132,ドレイン電極134及びゲート電極136を含むトランジスタ130及びアノード112及びカソード114を含むダイオード110にそれぞれ対応する。更に,遷移体320は図2の遷移体220に対応する。」

オ「【0034】
図4に移り説明すると,図4はトランジスタ及びダイオードを含む複合半導体装置を実現する別の模範的な断面図を示す。複合半導体装置400は,ダイオード410,ダイオード410の上に形成された遷移体420及び遷移体420の上に形成されたトランジスタ430を含む。トランジスタ430は,そのヘテロ接合界面の近傍に2DEG435を生成するチャネル層431及びバリア層433に加えて,ソース電極432,ドレイン電極434及びゲート電極436を含む。遷移体420は,歪吸収層422,核生成層424,遷移層426及びバッファ層428を含む。ダイオード410は,アノード412を提供するP型ダイオード層411a,P+接点兼電流広がり層411b,P型ダイオード層411aの上に配置されたカソード414を提供するN型ダイオード層413a及びN型ダイオード層413aの上に配置されたN+接点兼電流広がり層413bを含む。」

カ「【0037】
図5は,半導体貫通ビアを用いてこのような接続を形成する模範的な解決手段を示す。図5は半導体貫通ビアの使用を図4に示す複合半導体装置と関連して明確に教示するが,当業者は,図5に開示される解決手段は図2及び図3に示す複合半導体装置構造とともに使用するように適合させることができることを認識されよう。
【0038】
複合半導体装置500は,ダイオード510,ダイオード510の上に形成された遷移体520及び遷移体520の上に形成されたトランジスタ530を含む。トランジスタ530は,そのヘテロ接合界面の近傍に2DEG535を生成するチャネル層531及びバリア層533に加えて,ソース電極532,ドレイン電極534及びゲート電極536を含む。遷移体520は,歪吸収層522,核生成層524,遷移層526及びバッファ層528を含む。ダイオード510は,アノード512を提供するP型ダイオード層511a及びP+接点兼電流広がり層511bを含む底部P型層,P型ダイオード層511aの上に配置されたカソード514を提供するN型ダイオード層513a及びN型ダイオード層513aの上に配置されたN+接点兼電流広がり層513bを含む上部N型層を含む。図5には,導電性充填材543を含む第1の半導体貫通ビア541及び導電性充填材543を含む第2の半導体貫通ビア542も示されている。」

キ「【0044】
図6は,半導体貫通ビアおよび外部電気接続部を用いる,ダイオード及びトランジスタを含む複合半導体装置の別の模範的な実施例の断面図を示す。図6は外部電気接続部の使用を図4に示す複合半導体装置と関連して明確に教示するが,当業者は,図6に開示される解決手段は図2及び図3に示す複合半導体装置構造に適用可能であることは認識されよう。
【0045】
図6につき説明すると,複合半導体装置600は,ダイオード610,ダイオード610の上に形成された遷移体620及び遷移体620の上に形成されたトランジスタ630を含む。トランジスタ630は,そのヘテロ接合界面の近傍に2DEG635を生成するチャネル層631及びバリア層633に加えて,ソース電極632,ドレイン電極634及びゲート電極636を含む。遷移体620は,歪吸収層622,核生成層624,遷移層626及びバッファ層628を含む。ダイオード610は,アノード612を提供するP型ダイオード層611a,P+接点兼電流広がり層611b,P型ダイオード層611aの上に配置されたカソード614を提供するN型ダイオード層613a及びN+接点兼電流広がり層613bを含む。図6には,導電性充填材645を含む半導体貫通ビア644,背面接点672,アノード電極642及び外部電気接続部652も示されている。」

ク 図1ないし6には,以下の内容が記載されている。
P型ダイオード層とN型ダイオード層から構成されるシリコンPNダイオード(210,310,410,510,610)と,当該シリコンPNダイオード上に形成された遷移体(220,320,420,520,620)と,当該遷移体の上部に形成されたヘテロ接合トランジスタ(HFET)(230,330,430,530,630)とを備え,当該シリコンPNダイオードは,非破壊アバランシェ降伏機能を付与するために当該トランジスタのソース-ドレイン間に接続される複合半導体装置。

(2)原査定引用発明2
前記(1)の記載から,前記原査定引用文献2には次の発明(以下,「原査定引用発明2」という。)が記載されている。

「P型ダイオード層とN型ダイオード層から構成されるシリコンPNダイオードと,当該ダイオード上に形成された遷移体と,当該遷移体の上部に形成されたヘテロ接合トランジスタ(HFET)とを備え,シリコンPNダイオードは,非破壊アバランシェ降伏機能を付与するために当該トランジスタのソース-ドレイン間に接続される複合半導体装置。」

3 原査定の引用文献3について
(1)原査定の引用文献3に記載された事項
原査定で引用された特開2010-267958号公報(以下,「原査定引用文献3」という。)には,図面とともに次の事項が記載されている。後記するように,本文献は,当審の拒絶理由で引用された引用文献3と同一文献である。

ア「【技術分野】
【0001】
本発明は,横型HEMTと,横型HEMTの製造方法に関する。 」

イ「【発明が解決しようとする課題】
【0014】
本発明の目的は,高いアバランシュブレークダウン強度を有する横型HEMTを製造する方法とともに,横型HEMTを提供することである。」

ウ「【0022】
一実施形態では,上記第1層は,GaNを有している。さらに,上記第2層は,AlGaNを有してもよく,上記第3層は,GaNを有してもよい。上記基板は,Si,SiC,またはAl_(2)O_(3)(サファイア)を有してもよい。」

エ「【0083】
図5は,本発明の第5実施形態に係る横型HEMT5を示す。
【0084】
上記横型HEMT5は,基板10を有し,上記基板10は,第1層10’’と,その上に配置された第2層10’とを有する。図示する実施形態では,上記第1層10’’は,n^(+)ドープされたシリコンを有し,上記第2層10’は,n^(-)ドープされたシリコンを有する。例えばAlNを有し得るバッファ層17は,上記第2層10’の上に配置されている。
【0085】
図示する実施形態において,n-導電型のGaNを有する第1層11は,バッファ層17の上に配置されている。第2層12は,上記第1層11の上に配置されている。図示する実施形態では,上記第2層12は,AlGaNを有する。この場合,AlGaNは,補償されて,すなわち,自由な荷電粒子を有しておらず,このため,電気的に非導電性である。2次元電子ガスは,上記第1層11と上記第2層12との間に形成され,図5において破線27によって模式的に示される。
【0086】
さらに,上記横型HEMT5は,部分的に上記基板10の中に配置された第3層13を有する。図示する実施形態では,上記第3層13は,ｐ^(+)ドープされたシリコンを有する。さらに,上記横型HEMT5は,第1電極14,第2電極15,およびゲート電極16を有する。上記第2電極14は,上記第2層12から上記第3層13まで垂直方向に延び,上記第2電極15は,上記第2層12から部分的に上記基板10の中まで垂直方向に延びている。
【0087】
図示する実施形態では,上記第1電極14は,ソース電極であり,上記第2電極15は,ドレイン電極である。上記ゲート電極16は,上記第2層12の上に直接的に配置され,残った部分はパッシベーション層18によって囲まれる。この場合,上記ゲート電極16は,上記横型HEMT5を制御するために用いられる。
【0088】
電気的に導電性の物質,例えば金属,ケイ化物,または重くドープされたポリシリコンからなる層26は,上記第1電極14と接触している。この場合,絶縁層19は,上記層26と上記パッシベーション層18との間に配置されている。例えばSi_(x)N_(y)または酸化物からなる絶縁層21は,上記第2電極15と上記第1層11との間で,上記基板10における上記バッファ層17と上記第2層10’にまたがって配置されている。
【0089】
上記基板10における上記第3層13および上記第2層10’は,ｐnダイオードを形成する。これによって,図1?図4に示す実施形態と同様に,上記HEMT5に対する電圧制限が可能となり,これに関連して,高いアバランシュブレークダウン強度が可能となる。
【0090】
電気的導電性物質からなる層28は,上記基板10における上記第1層10’’の下に配置され,上記第2電極15に接続される。この場合,上記層28は,上記第2電極15と接続を行うために用いられる。図5は,上記層28と上記第2電極15との間の接続を示さない。
【0091】
図6は,本発明の第6実施形態に係る横型HEMT6を示す。図5と同様の機能を有するコンポーネントは同じ参照番号で示し,以下ではそれらのより詳細な説明は行わない。
【0092】
上記横型HEMT6は,第1電極14が,ドレイン電極であり,第2電極15が,ソース電極であるという点で上記横型HEMT5とは異なる。上記基板10における上記第1層10’’および上記第2層10’に加えて上記第3層13は,上記横型HEMT5における対応する各層に対して相補的な導電型のものである。
【0093】
図示しない一実施形態では,上記基板10における上記第2層10’は,n-導電型の層の形態を有する。
【0094】
図7は,本発明の第7実施形態に係る横型HEMTを示す。
【0095】
上記横型HEMT7は,図示する実施形態のn^(+)ドープされたシリコンを有する第3層10’’’が,上記基板10における上記第1層10’’と上記層28との間に配置されているという点で,図6に示す横型HEMT6とは異なる。この場合,上記第2電極15は,上記第3層10’’’の中まで延び,このため,上記第1層10’’と上記第3層10’’’を電気的に短絡させる。
【0096】
図8は,本発明の第8実施形態に係る横型HEMT8を示す。
【0097】
上記HEMT8は,図示する実施形態においてn^(+)ドープされたシリコンを有する基板10を有する。ｐ^(-)ドープされたシリコンを有する第4層20は,上記基板10の上に配置されている。n^(+)ドープされたシリコンを有する第3層13は,上記第4層20の上に配置されている。
【0098】
さらに,上記横型HEMT8は,上記第3層13の上に配置されたバッファ層17を有する。例として,上記バッファ層17は,AlNを有してもよい。第1層11は,上記バッファ層17の上に配置され,図示する実施形態において,n-導電型のGaNを有する。AlGaNを有する第2層12は,上記第1層11の上に配置されている。」

オ 図5?8には,以下の内容が記載されている。
シリコン基板10内に第3層13および第2層10’から構成されるｐnダイオードが形成され,当該ｐnダイオード上にソース電極として機能する第1電極14,ドレイン電極として機能する第2電極15,およびゲート電極16が形成された横型HEMT。

(2)原査定引用発明3
前記(1)の記載から,前記原査定引用文献3には次の発明(以下,「原査定引用発明3」という。)が記載されている。

「シリコン基板内にｐ型およびn型半導体層構成されるｐnダイオードが形成され,当該ｐnダイオード上にソース電極として機能する第1電極,ドレイン電極として機能する第2電極,およびゲート電極が形成された高いアバランシュブレークダウン強度を有する横型HEMT。」

4 原査定の引用文献4について
(1)原査定の引用文献4に記載された事項
原査定で引用された特開2013-93574号公報(以下,「原査定引用文献4」という。)には,図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本開示は,一般に高温半導体デバイスに関し,より具体的には,高温環境での過渡電圧抑制のための半導体デバイスに関する。」

イ「【0020】
図4は,本システムの例となる実施形態による過渡電圧抑制(TVS)アセンブリ218または220(図2で示す)の半導体ダイ302部分の側面図である。例となる実施形態では,ダイ302は,例えばn^(+)型導電性を有する炭化シリコンの基板304ならびにエピタキシャル成長のn^(+)型導電性層306,層306と電気的に接触して結合されたエピタキシャル成長のｐ^(-)層308,およびｐ^(-)層308と電気的に接触して結合されたエピタキシャル成長のn^(+)層312で形成されるメサ構造を含む。例となる実施形態では,ｐ^(-)層308は,n^(+)層306および312に比して比較的低濃度にドープされる。基板304ならびに層306,308,および312の均一なドーピング濃度は,空乏領域での電場分布の均一性を改善し,それによって降伏電圧特性を改善する。その上,メサ構造は,隣接接触層間の界面に関して約5度から約80度の角を成す傾斜側壁を有してダイの表面での最大電場プロファイルを低減する。第1の電気接点310は,基板304と電気的に接触して結合される。第2の電気接点314は,エピタキシャル成長のn^(+)層312と電気的に接触して結合される。過渡電圧抑制(TVS)アセンブリ218または220の半導体ダイ302部分は,ダイ302を横切る電圧が増加するにつれて,空乏領域がｐ^(-)層308をすべて横切って延び,n^(+)層306および312に接触するような「パンチスルー」または「リーチスルー」としてもまた周知の物理的過程を使用して動作する。これは,「パンチスルー」として周知の条件をもたらし,大量の電流が,ダイ302を通って流れることができる。ダイ302は,それを横切る電圧の変化が最小の状態でこの条件を維持することができる。」

ウ 図4には,以下の内容が記載されている。
炭化シリコンの基板304,エピタキシャル成長のn^(+)型導電性層306,層306と電気的に接触して結合されたエピタキシャル成長のｐ^(-)層308,およびｐ^(-)層308と電気的に接触して結合されたエピタキシャル成長のn^(+)層312で形成されるメサ構造となる過渡電圧抑制(TVS)アセンブリ218または220(図2で示す)の半導体ダイ302部分。

(2)原査定引用発明4
前記(1)の記載から,前記原査定引用文献4には次の発明(以下,「原査定引用発明4」という。)が記載されている。

「炭化シリコン基板,当該基板上にエピタキシャル成長されたn^(+)型導電性層,当該n^(+)型導電性層と電気的に接触して結合されたエピタキシャル成長のｐ^(-)層,および当該ｐ^(-)層と電気的に接触して結合されたエピタキシャル成長のn^(+)層で形成されるメサ構造となるパンチスルー動作により過渡電圧を制御する過渡電圧抑制(TVS)アセンブリの半導体ダイ部分。」

5 原査定の引用された引用文献5について
(1)原査定の引用文献5に記載された事項
原査定で引用された特表2005-502190号公報(以下,「原査定引用文献5」という。)には,図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本発明は,半導体素子に関し,詳しくは,対称的な電流-電圧特性を有する低電圧パンチスルー双方向過渡電圧抑制素子に関する。」

イ「【0019】
図1は,本発明に基づくｐ^(++)ｐ^(+)nｐ^(+)三重エピタキシャルパンチスルー双方向過渡電圧抑制素子(p^(++)p^(+)np^(+) triple-epitaxial punch-through bi-directional transient-voltage suppressor)10の断面図である。本発明に基づく素子は,ｐ^(++)半導体基板12上に形成される。このｐ^(++)半導体体基板12には,好ましくは,連続的な1つのプロセスによって,3つの領域をエピタキシャル成長させる。まず,ｐ^(++)半導体基板12の表面に,第1のエピタキシャルｐ^(+)領域14を形成する。次に,ｐ^(+)領域14の表面にエピタキシャルn領域16を形成し,このn領域16の表面にエピタキシャルｐ^(+)領域18を形成する。ｐ^(+)領域18の表面には,多くの場合,ｐ^(++)オーミックコンタクト(図示せず)を設ける。この素子10は,2つの接合,すなわち(1)エピタキシャル成長されたｐ^(+)領域14とエピタキシャル成長されたn領域16との界面における接合と,(2)エピタキシャル成長されたn領域16とエピタキシャル成長されたｐ^(+)領域18との界面における接合とを含んでいる。
【0020】
図2に示すように,図1に示す双方向過渡電圧抑制素子10は,多くの場合,接合終端(junction termination)のためのメサ構造を有する。 」

ウ 図1,2には,以下の内容が記載されている。
ｐ^(++)半導体基板12上に形成された第1のエピタキシャルｐ^(+)領域14,当該ｐ^(+)領域14の表面に形成されたエピタキシャルn領域16,当該n領域16の表面に形成されたエピタキシャルｐ^(+)領域18から構成される(1)エピタキシャル成長されたｐ^(+)領域14とエピタキシャル成長されたn領域16との界面におけるｐn接合と,(2)エピタキシャル成長されたn領域16とエピタキシャル成長されたｐ^(+)領域18との界面におけるｐn接合を有するｐ^(++)ｐ^(+)nｐ^(+)三重エピタキシャルパンチスルー双方向過渡電圧抑制素子。

(2)原査定引用発明5
前記(1)の記載の記載から,原査定引用文献5には次の発明(以下,「原査定引用発明5」という。)が記載されていると認められる。

「ｐ^(++)半導体基板上に形成された第1のエピタキシャルｐ^(+)領域,当該ｐ^(+)領域の表面に形成されたエピタキシャルn領域,当該n領域16の表面に形成されたエピタキシャルｐ^(+)領域からら構成される(1)エピタキシャル成長されたｐ^(+)領域とエピタキシャル成長されたn領域16との界面におけるｐn接合と,(2)エピタキシャル成長されたn領域とエピタキシャル成長されたｐ^(+)領域との界面におけるｐn接合を有するパンチスルー双方向過渡電圧抑制素子。」

6 原査定で引用された引用文献6について
(1)原査定の引用文献6に記載された事項
原査定で引用された特開2009-49265号公報(以下,「原査定引用文献6」という。)には,図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本発明は,半導体装置に関し,詳しくは,トランジスタのゲート・ソースまたはゲート・ドレイン間に接続される保護ダイオードを備えた半導体装置に関する。 」

イ「【0015】
図3は,保護ダイオードDと,被保護素子部に設けられたMOSトランジスタの等価回路図である。
【0016】
被保護素子部3に設けられたMOSトランジスタ8のゲート・ソース間に,保護ダイオードDが接続された回路構成となっている。この構成によれば,ゲートGとソースSとの間に高電圧のサージ電圧が印加された場合,アバランシェ降伏効果により,保護ダイオードDが導通状態となる。その結果として,サージの電気エネルギーを保護ダイオードDの電流経路を通して放出することにより,MOSトランジスタ8のゲート酸化膜のESD破壊を保護することができる。」

ウ 図3には,以下の内容が記載されている。
MOSトランジスタ8のゲート・ソース間に,アバランシェ降伏効果により,導通状態となる保護ダイオードが接続され,ゲートGとソースSとの間に高電圧のサージ電圧が印加された場合,サージの電気エネルギーを保護ダイオードDの電流経路を通して放出することにより,MOSトランジスタ8のゲート酸化膜のESD破壊を防止する保護回路付きMOSトランジスタ。

(2)原査定引用発明6
前記(1)の記載から,原査定引用文献6には次の発明(以下,「原査定引用発明6」という。)が記載されていると認められる。

「MOSトランジスタのゲート・ソース間に,アバランシェ降伏効果により,導通状態となる保護ダイオードが接続され,ゲートとソースとの間に高電圧のサージ電圧が印加された場合,サージの電気エネルギーを保護ダイオードの電流経路を通して放出することにより,MOSトランジスタのゲート酸化膜のESD破壊を防止する保護回路付きMOSトランジスタ。」

7 原査定で引用された引用文献7について
(1)原査定の引用文献7に記載された事項
原査定で引用された特開2013-33931号公報(以下,「原査定引用文献7」という。)には,図面とともに次の事項が記載されている。

ア「【技術分野】
【0001】
本発明は,トレンチゲート構造のトランジスタが形成されたアクティブ領域と,アクティブ領域の外周を取り囲み,半導体装置の外縁を形成する終端領域とを分離する領域を備える半導体装置およびその製造方法に関する。」

イ「【0124】
そして,この半導体装置101によれば,図17に示すように,ソース端子102(S)とゲート端子103(G)との間(ソース-ゲート間)に双方向ツェナーダイオード111(ZD)が接続されることとなる。そのため,たとえ半導体装置101に静電気やサージ電圧などが入力されても,その静電気やサージ電圧などを双方向ツェナーダイオード111により吸収することができる。したがって,半導体装置101に静電気やサージ電圧などが入力されることに起因する絶縁破壊を防止することができる。その結果,半導体装置101の信頼性を向上させることができる。」

ウ「【0141】
これにより,図25に示すように,半導体装置101において,ソース端子102(S)とゲート端子103(G)との間(ソース-ゲート間),ドレイン端子147(D)とゲート端子103(G)との間(ドレイン-ゲート間)の両方に双方向ツェナーダイオード111(ZD)を接続することができる。なお,D1は,基板ダイオードであり,ソース端子102(S)とドレイン端子147(D)との間に接続されている。また,この構成では,ソースコンタクト116を省略することによって,ソース-ゲート間の双方向ツェナーダイオード111を省略してもよい。」

エ 図7には,以下の内容が記載されている。

ソース端子102(S)とゲート端子103(G)との間(ソース-ゲート間)に双方向ツェナーダイオード111(ZD)を備えた半導体装置101。

オ 図25には,以下の内容が記載されている。

ソース端子102(S)とゲート端子103(G)との間(ソース-ゲート間),ドレイン端子147(D)とゲート端子103(G)との間(ドレイン-ゲート間)の両方に双方向ツェナーダイオード111(ZD)を備えた半導体装置101。

(2)原査定引用発明7
前記(1)の記載から,原査定引用文献7には次の発明(以下,「原査定引用発明7」という。)が記載されていると認められる。

「ソース端子(S)とゲート端子(G)との間(ソース-ゲート間),ドレイン端子147(D)とゲート端子103(G)との間(ドレイン-ゲート間)の両方に静電気やサージ電圧等に対する過電圧保護用の双方向ツェナーダイオード111(ZD)を備えた半導体装置101。」

8 当審の拒絶理由で引用された引用文献1について
(1)当審で引用された引用文献1に記載された事項
当審で引用された特開2004-186558号公報(以下,「当審引用文献1」という。)には,図面とともに次の事項が記載されている。(下線部は,当審で追加した。以下,同じ。)

ア「【0001】
【発明の属する技術分野】
本発明は,GaN系半導体装置に関し,更に詳しくは,GaN系半導体材料から成る電界効果トランジスタ装置に関する。」

イ「【0009】
したがって,上記のスイッチング装置を採用した場合,HFETの自動的な機能回復の点からいえば,何らかの異常事態により動作を一時停止させたとしても,異常事態が去れば直ちに現状回復できる装置であることが好ましい。
また,例えばSi系の整流素子をHFETの前段に接続し,定格以上の電流が流れたときに前記整流素子を破壊させるという方式も考えられる。しかしこの場合も整流素子の交換作業が伴うとともに,Si系の整流素子では大電流用のHFETに内蔵またはコンパクトに付加することが困難であった。
【0010】
しかも,上記の整流素子をHFETに付加するには,大電流が流れた時,高速で電流遮断できる整流素子であることが必要である。整流素子から漏れた電流が上述したようにHFET側に流れ込み,HFETを破壊してしまうからである。しかしながら,Si系の整流素子はｐn接合による整流素子であるため高速動作には自ずから限界があり,上記した条件を満たさないという問題がある。
【0011】
次に,HFETの前段に電流遮断器を付加するとともに,HFETの信頼性をさらに高めるために,ソース・ドレイン間の逆負荷電流電圧用の整流素子やソース・ゲート間の高速スイッチング動作時の突入電流やサージ電圧によるゲート電極の破壊防止用の整流素子を付加したHFETが考えられる。
しかし,例えばｐn接合構造の逆負荷電流電圧用の整流素子(例えばツェナーダイオード)の場合,オン抵抗が10mΩcm^(2)程度,オン電圧が1.2?1.5V程度である。そのために,それをHFETに付加した場合,整流素子による損失が無視できず,周波数および出力電流が大きくなるにつれ,その差はより顕著になる。
【0012】
その上,上記のツェナーダイオードは,Si系材料のため耐圧は数十V程度と低く,300V程度あるサージ電圧に耐えるためには,ツェナーダイオードを数段以上重ねる必要があり,これをHFETに内蔵すると基板に形成しうるHFETの数が少なくなってしまう。
また,例えば300℃以上の高温環境下で使用する場合に,熱暴走がなく,信頼性よく動作させるにはSi系材料の整流素子は用いることができなかった。
【0013】
本発明は,上記した問題を解決するためになされたもので,GaN系半導体材料の特性を活かし,さらに安定動作を保証する高い信頼性と高い効率を備えた高出力マイクロ波スイッチング用のGaN系半導体装置を提供することを目的とする。
---中略---
【0015】
また,III-V族窒化物半導体層から成るGaN系電界効果トランジスタと,整流素子と,を有するGaN系電界効果トランジスタ装置であって,前記電界効果トランジスタと前記整流素子とが直列接続され,かつ,前記整流素子は前記GaN系電界効果トランジスタと同一のショットキー特性を有するGaN系ショットキー整流素子であることを特徴とする電流遮断器付きGaN系FET半導体装置が提供される。」

ウ「【0019】
---中略---
次に,HFET装置10の製造法の1例について,図2(a)?(e)を用いて説明する。
【0020】
ここではHFET用の高品位の活性層を形成するために,結晶成長室とパターニング室を有する超高真空ガスソースMBE(gaｓ ｓｏｕｒce mｏlecｕlaｒ beam eｐiｔaｘｙ)装置を用いた。他に,有機金属気相成長法(MOCVD法)を適用して形成することができる。また,ハライド気相成長(HVPE:halide ｖaｐｏｒ ｐhaｓe eｐiｔaｘｙ)法を採用してもよい。
【0021】
まず,結晶成長室において,先ずサファイア基板11の上に,ジメチルヒドラジン(5×10^(-5)Tｏｒｒ)とメタルGa(5×10^(-7)Tｏｒｒ)を用いて,結晶成長温度640℃で厚さ50nmのGaNバッファ層12を形成する。なお,上記の実施形態では,基板として半絶縁性基板を使用したが,シリコン等の絶縁性または半絶縁性基板やSiC,GaAｓ,GaP等の導電性基板を用いてもよい。
【0022】
次に,メタルGa(5×10^(-7)Tｏｒｒ)はそのままとしておき,窒素源をアンモニア(5×10^(-5)Tｏｒｒ)に切り換え,成長温度を780℃に上昇して厚さ2000nmのアンドープのGaN層13をエピタキシャル結晶成長させる。なお,GaN層13を高抵抗化するために,キャリア濃度は2×10^(16)cm^(-3)以下となるように成膜条件を設定した。このGaN層13のバンドギャップエネルギー(Eg)は約3.4eVである。
【0023】
ついで,成長温度を780℃に保ったまま,GaN層13の上にAl(1×10^(-7)Tｏｒｒ),Ga(5×10^(-7)Tｏｒｒ),アンモニア(5×10^(-5)Tｏｒｒ)を用い厚さ30nmの高抵抗のアンドープのAl_(0.2)Ga_(0.8)N層14を形成した。このAl_(0.2)Ga_(0.8)N層14のバンドギャップエネルギー(Eg)は約4.0eVである(図2(a)参照)。GaN層13とAl_(0.2)Ga_(0.8)N層14はヘテロ接合界面となっており,2次元電子ガス層19を生じている(図の破線で示す)。
【0024】
ついで,プラズマCVD(ｐlaｓma-Chemical Vaｐｏｒ Deｐｏｓiｔiｏn)装置を用いて,上記のAl_(0.2)Ga_(0.8)N層14の表面にSiO_(2)膜を堆積させ,フォトレジストおよびウェットエッチング法またはドライエッチング法でSiO_(2)膜を選択的にエッチング除去して,所定の形状のSiO_(2)パターン20を形成する。
次に,RIE(ｒeacｔiｖe iｏn eｔching)装置を用いてSiO_(2)の開口部からドライエッチングして,Al_(0.2)Ga_(0.8)N層14の全部と,その下に位置するGaN層13の一部をエッチング除去する。ここでは,GaN層13は,Al_(0.2)Ga_(0.8)N層14の接合界面から深さ40nmまでの部分21をエッチング除去した(図2(b)参照)。
【0025】
エッチング後,Siを2×10^(19)cm^(-3)ドープした厚さ40nmのn型GaN層15をソース及びドレイン電極用にエッチング除去した箇所に選択的に成長させる(図2(c)参照)。
このようにすると,n型GaN層の上に形成させたソース及びドレイン電極のオーミックコンタクト性を高めることができる。また,GaN層13とAl_(0.2)Ga0.8N層14のヘテロ接合界面に発生する2次元電子ガス層19の端部をn型GaN層15の側部に接して配置できるため,2次元電子ガス層19とn型GaN層15との電気的な導通が良好になる。
【0026】
なお,n型ドーパントとしては,TeやSn等も好適に用いることができる。また,上記のコンタクト層はn型GaN材料に限定されるものではなく,例えばSiなどをドープしたInGaN,InGaAlN,InGaNAｓ,InGaNPなどを用いることができる。また,GaNよりバンドギャップが小さいGaAｓ,InGaAｓなどもソース,ドレイン電極のコンタクト材料として使用することができる。
【0027】
ついで,ソース電極とドレイン電極用の所定場所にマスクパターンを形成し,二個のn型GaN層15の上にそれぞれ耐熱性が高く,しかもオーミック接合するTa-Si/Aｕ積層構造のソース電極16及びドレイン電極17をECRスパッタ装置を用いて同時成膜して形成する。同様にして,ソース電極16とドレイン電極17に挟まれたAl_(0.2)Ga_(0.8)N層14の上にはショットキー接合するPｔ/Aｕ積層構造のゲート電極18を形成する(図2(d)参照)。このようにしてHFET10Aを得ることができる。本実施例では,HFETのゲート長は1μm,ゲート幅は100μmとした。」

エ 「【0054】
このように,上述したHFET装置40,50,60等が同一製造工程でできたのに比べ,HFET装置70の場合は上述したように製造工程が複雑になる。高出力マイクロ波スイッチング装置の要求性能に合わせて好適に選ぶことができる。
ゲート・ドレイン間に何らかの異常で高電圧が掛かり大電流が流れるとゲート電極が破壊されることがある。しかし,従来のパワーMOSFETに比べてGaN系HFETのゲート・ドレイン間の耐圧は600V程度と極めて高く,また,ソース電極側は接地されており,ゲート電極側は限られた小さな領域の最大100V程度の駆動電源で構成されているため,外部負荷が接続されているドレイン電極側よりサージ電圧等の高電圧が掛かる確率は極めて低い。
【0055】
しかしながら,ゲート電極の保護素子としてSi系材料のｐn接合ツェナーダイオードを同一基板に内蔵させてさらにHFET装置の信頼性を増すことも好適に可能である。
図8は,上記の1実施例のHFET装置80を示す。
HFET装置80は,図8(a)の回路に示すように,HFET10A,整流素子30B,30C,および二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子80Bとの構成からなる。このような構成にすれば,ツェナーダイオードの降伏電圧Zbで,HFET10Aのゲート・ソース間のどちら側にもZb以上の電圧が掛かることを防止することができる。HFETのゲート・ソース間耐圧Vbよりツェナーダイオードの降伏電圧Zbを低く設定しておくことはいうまでもない。
【0056】
ツェナーダイオード側の降伏電圧を上げるためには,必要に応じてツェナーダイオードを直列に重ねて形成すればよい。ただ,基板に形成するHFETの集積度が落ちるデメリットがある。
図8(b)は,HFET装置80の構造断面図である。
図に示すように,二個のｐn接合ツェナーダイオード80A,HFET10A,および整流素子30B,30Cとが同一基板に形成されている。
【0057】
二個のツェナーダイオード80AはSiO_(2)層91で素子分離されており,n型の島92の中に,ｐ型ベース領域93とn型コレクタ領域94が形成されている。また,ｐ型ベース領域93の中にn型エミッタ領域95が形成されている。ｐ型ベース領域93内にベース電極96が,また,n型エミッタ領域95内にエミッタ電極97が形成されている(なお,上記のツェナーダイオードの製造方法については省く)。」

オ「【0060】
また,上述した実施例ではすべてHFETに前記の整流素子やポリマスイッチを付加したHFET装置で説明したが,これらの整流素子やポリマスイッチは従来のSi系MOSFETやHEMT(High elecｔｒｏn mｏbiliｔｙ ｔｒanｓiｓｔｏｒ)等にも適用できることはあきらかである。」

カ 図8(a)には,以下の事項が記載されている。

二つのツェナーダイオード80Aを互いに極性を向き合わせたゲート保護素子80Bは,HFET10Aのソース端子およびゲート端子に電気的に接触し,
HFET10Aと同一のショットキー特性を持つ整流素子30Cは,HFET10Aのソース端子,及びドレイン端子と電気に接触したHFET装置80。

キ 図8(b)には,以下の事項が記載されている。

サファイア基板11上にゲート電極18,ドレイン電極17,及びソース電極16を備えるHFET10Aと,前記基板上に製作された二つのツェナーダイオード80Aからなるゲート保護素子80Bと,前記基板上に製作されたHFETと同一のショットキー特性を持つGaN系の整流素子30B,30Cとから構成されたHFET装置80において,SiO_(2)層91で素子分離されたn型の島92の中に,ｐ型ベース領域93とn型コレクタ領域94が形成され,ｐ型ベース領域93の中にn型エミッタ領域95が形成され,ｐ型ベース領域93内にベース電極96及びn型エミッタ領域95内にエミッタ電極97が形成されている構成を有するツェナーダイオード80Aを備えたHFET装置80。

(2)当審引用装置発明1
前記(1)の記載において,特に,シリコン基板を採用し得る旨の記載(前記(1)ウの段落【0021】参照)及び素子間の接続情報に関する記載(前記(1)カ参照)を考慮すると,当審引用文献1には次の発明(以下,「当審引用装置発明1」という。)が記載されている。

「シリコン基板上と,
当該シリコン基板上に製作され,ゲート電極,ドレイン電極,及びソース電極を備えるHFETと,
前記基板上に製作された二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子と,
前記基板上に製作されたHFETと同一のショットキー特性を持つGaN系の整流素子とを備え,
前記二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は,HFETのソース電極およびゲート電極に電気的に接触し,
前記整流素子は,HFETのソースソース電極およびドレイン電極と電気的に接触したHFET装置。」

また,製造方法に関する(1)イの記載をも併せて考慮すると,当審引用文献1には次の発明(以下,「当審引用製造方法発明1」という。)が記載されている。

「シリコン基板を用意するステップと,
当該シリコン基板上に,ゲート電極,ドレイン電極,及びソース電極を備えるHFETを製作するステップと,
前記基板上に二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子を製作するステップと,
前記基板上にHFETと同一のショットキー特性を持つGaN系整流素子を製作するステップと,
前記二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は,HFETのソース電極およびゲート電極に電気的にカップリングさせるステップと,
前記整流素子は,HFETのソース電極およびドレイン電極と電気的にカップリングさせるステップを含むHFET装置の製造方法。」

9 当審の拒絶理由で引用された引用文献2について
(1)当審で引用された引用文献2に記載された事項
当審で引用された特開2013-38409号公報(以下,「当審引用文献2」という。)は,原査定引用文献2と同一文献であるから,記載事項については,前記2(1)と同様である。

(2)当審引用発明2
前記2(2)と同様の内容の発明である。

10 当審の拒絶理由で引用された引用文献3について
(1)当審で引用された引用文献3に記載された事項
当審で引用された特開2013-16627号公報(以下,「当審引用文献3」という。)は,原査定引用文献1と同一文献であるから,記載事項については,前記1(1)と同様である。

(2)当審引用発明3
前記1(2)と同様の内容の発明である。

11 当審の拒絶理由で引用された引用文献4について
(1)当審で引用された引用文献4に記載された事項
当審で引用された特開2013-98275号公報(以下,「当審引用文献4」という。)には,以下の事項が記載されている。

ア「【技術分野】
【0001】
本発明は,ヘテロ接合を有する保護素子に関する。本発明はまた,ヘテロ接合を有する保護部を備えた半導体装置及びその製造方法に関する。」

イ「【0015】
本明細書で開示される技術によると,パンチスルー現象を利用したヘテロ接合を有する保護素子を提供することができる。」

ウ「【0018】
図1に示されるように,半導体装置10は,高電子移動度トランジスタ部32と分離部34と保護部36を備えている。高電子移動度トランジスタ部32は,ドレイン電極21とソース電極28の間を流れる電流をゲート部26を用いて制御するものであり,ヘテロ接合を利用したトランジスタ構造を有している。保護部36は,高電子移動度トランジスタ部32のドレイン電極21とソース電極28の間に印加される異常な高電圧から高電子移動度トランジスタ部32を保護するものであり,ヘテロ接合を利用した保護構造が形成されている。分離部34は,高電子移動度トランジスタ部32の2次元電子ガス層と保護部36の2次元電子ガス層を絶縁分離している。」

エ 図1には,以下の事項が記載されている。
高電子移動度トランジスタ部32と分離部34と保護部36を備え,当該高電子移動度トランジスタ部32は,ドレイン電極21,ソース電極28,ゲート部26を有するヘテロ接合を利用したトランジスタ構造であり,保護部36は,高電子移動度トランジスタ部32のドレイン電極21とソース電極28の間に配置され,高電子移動度トランジスタ部32を保護するヘテロ接合を利用した保護構造を備えた半導体装置10。

(2)当審引用発明4
前記(1)の記載から,当審引用文献4には次の発明(以下,「当審引用発明4」という。)が記載されている。

「高電子移動度トランジスタ部と分離部と保護部を備え,当該高電子移動度トランジスタ部は,ドレイン電極,ソース電極,ゲート部を有するヘテロ接合を利用したトランジスタ構造であり,保護部は,高電子移動度トランジスタ部のドレイン電極とソース電極の間に配置され,高電子移動度トランジスタ部を保護するヘテロ接合のパンチスルー現象を利用した保護構造を備えた半導体装置。」

第6 対比・判断
1 本願発明1について
(1)本願発明1と当審引用装置発明1の対比
ア 当審引用装置発明1の「シリコン基板」は,通常シリコン単層であるから,本願発明1の「シリコン(Si)単層で基板」に相当する。

イ 当審引用装置発明1の「ゲート電極」,「ドレイン電極」,「ソース電極」は,各々本願発明1の「ゲート端子」,「ドレイン端子」,「ソース端子」に相当する。

ウ 当審引用装置発明1の「当該シリコン基板上に製作され,ゲート電極,ドレイン電極,及びソース電極を備えるHFET」は,ヘテロ接合FET(HFET)として,HEMTは代表的な窒化ガリウム半導体デバイスであり,当審引用文献1においてもHEMTへの適用を示唆しているから(前記第5の8(1)オ参照),前記イを考慮して,本願発明1の「基板上に製作され,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイス」に相当する。

エ 当審引用装置発明1の「前記基板上に製作された,二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子」は,ゲート保護素子はHFETのゲート-ソース間の過渡電圧時の保護素子として機能するので,製作される場所に関する後記相違点(1)の点を除き,本願発明1の「第1の過渡電圧サプレッサ(TVS)構造」を満たす。

オ 当審引用装置発明1の「前記基板上に製作されたHFETと同一のショットキー特性を持つGaN系の整流素子」は,整流素子がHFETのソース-ドレイン間の過渡電圧時の保護素子として機能するので,製作される場所に関する後記相違点(2)の点を除き,本願発明1の「第2の過渡電圧サプレッサ(TVS)構造」を満たす。

カ 当審引用装置発明1の「二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は,HFETのソース電極およびゲート電極に電気的に接触」は,前記イ,ウ,エを考慮すると,本願発明1の「第1のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触」に相当する。

キ 当審引用装置発明1の「GaN系の整流素子は,HFETのソース電極,及びドレイン電極と電気に接触」は,前記イ,ウ,オを考慮すると,本願発明1の「第2のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触」に相当する。

ク 当審引用装置発明1の「HFET装置」は,保護素子と被保護素子が同一基板上に集積化された装置であるから,本願発明1の「モノリシック集積型半導体アセンブリ」に相当する。

とすると,本願発明1と当審引用装置発明1は以下のケの点で一致し,以下のコの点で相違する。

ケ 一致点
シリコン(Si)単層で構成された基板と,
前記基板上に製作され,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイスと,
第1の過渡電圧サプレッサ(TVS)構造と,第2の過渡電圧サプレッサ(TVS)構造と,
を備え,
前記第1のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し,
前記第2のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触した,
モノリシック集積型半導体アセンブリ。

コ 相違点
相違点(1)
本願発明1では,第1の過渡電圧サプレッサ(TVS)構造は,「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して,当審引用装置発明1では,二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子GaN系の整流素子は,「前記基板上に製作され」ている点。

相違点(2)
本願発明1では,第2の過渡電圧サプレッサ(TVS)構造は,「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して,当審引用装置発明1では,GaN系の整流素子は,「前記基板上に製作され」ている点。

相違点(3)
本願発明1では,第1および第2のTVS構造は,GaN半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに,パンチスルーモード,アバランシェモード,またはこれらの組合せで動作するように構成されるのに対して,当審引用装置発明1では,特に,過電圧保護素子の動作モードについて明記されていない点。

(2)相違点についての判断
以下,前記相違点(2)について検討する。
相違点(2)におけるGaN半導体デバイスのソース-ドレイン間の過電圧を保護するための第2の過渡電圧サプレッサ(TVS)構造を上面が基板の表面に露出するように前記基板内に製作する点については,いずれの引用文献にも記載されておらず,示唆もされていない。
当審引用文献1には,Si系の電流素子では,大電流のHFETには内蔵することは困難ないし不可能であることを前提とした(前記第5の8(1)イ)上で,ゲート電極側はドレイン電極側よりサージ電圧等の高電圧が掛かる確率が極めて低い(前記第5の8(1)エ【0054】)ため,ゲート電極の保護素子としてSi系材料のｐn接合ツェナーダイオードを同一基板に内蔵することが開示されており,ドレイン電極側の保護素子である当審引用装置発明1のGaN系の整流素子をシリコン基板内に作製することには阻害要因があるというべきである。
したがって,他の相違点について判断するまでもなく,本願発明1は,当業者が当審引用文献1ないし4及び原査定引用文献1ないし7に記載された事項に基づいて容易に発明をすることができたとはいえない。

2 本願発明2ないし5について
本願発明2ないし5は,本願発明1の発明特定事項を全て含む従属請求項であることから本願発明1が当審引用文献1ないし4及び原査定引用文献1ないし7に記載された発明に基づいて容易に発明をすることができたものとはいえない以上,本願発明2ないし5も当審引用文献1ないし4及び原査定引用文献1ないし7に記載された事項に基づいて容易に発明をすることができたとは認められない。

3 本願発明6について
(1)本願発明6と当審引用装置発明1の対比
前記1(1)アないしクを参照すると,本願発明6と当審引用装置発明1は以下のアの点で一致し,以下のイの点で相違する。

ア 一致点
シリコン(Si)単層で構成された基板と,
前記基板上に製作され,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイスと,
第1の過渡電圧サプレッサ(TVS)構造と,第2の過渡電圧サプレッサ(TVS)構造と,
を備え,
前記第1のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し,
前記第2のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触した,
モノリシック集積型半導体アセンブリ。

イ 相違点
相違点(1)
本願発明6では,第1の過渡電圧サプレッサ(TVS)構造は,「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して,当審引用装置発明1では,二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子GaN系の整流素子は,「前記基板上に製作され」ている点。

相違点(2)
本願発明6では,第2の過渡電圧サプレッサ(TVS)構造は,「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して,当審引用装置発明1では,GaN系の整流素子は,「前記基板上に製作され」ている点。

相違点(3)
本願発明6では,第1および第2のTVS構造は,GaN半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに,パンチスルーモードで動作するように構成されるのに対して,当審引用装置発明1では,特に,過電圧保護素子の動作モードについて明記されていない点。

(2)相違点についての判断
前記相違点(2)は,前記1(2)の相違点と同様であり,その判断は,前記1(2)と同様である。
したがって,本願発明6は,本願発明1と同様な理由により,当業者が当審引用文献1ないし4及び原査定引用文献1ないし7に記載された事項に基づいて容易に発明をすることができたとはいえない。

4 本願発明7について
(1)本願発明7と当審引用製造方法発明1の対比

ア 当審引用製造方法発明1の「シリコン基板」は,通常シリコン単層であるから,当審引用製造方法発明1の「シリコン基板を用意するステップ」は,本願発明7と「シリコン(Si)単層で構成された基板を用意するステップ」の点で一致する。

イ 当審引用製造方法発明1の「ゲート電極」,「ドレイン電極」,「ソース電極」は,各々本願発明7の「ゲート端子」,「ドレイン端子」,「ソース端子」に相当する。

ウ 当審引用製造方法発明1の「シリコン基板上に,ゲート電極,ドレイン電極,及びソース電極を備えるHFETを製作するステップ」は,ヘテロ接合FET(HFET)として,HEMTは代表的な窒化ガリウム半導体デバイスであり,当審引用文献1においてもHEMTへの適用を示唆しているから(前記第5の8(1)オ参照),前記イを考慮すると,本願発明7の「基板上に,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイスを製作するステップ」に相当する。

エ 当審引用製造方法発明1の「二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子」「を形成するステップ」は,ゲート保護素子はHFETのゲート-ソース間の過渡電圧時の保護素子として機能するので,形成される場所に関する後記相違点(1)の点を除き,本願発明7の「第1の過渡電圧サプレッサ(TVS)構造を製作するステップ」の点を満たす。

オ 当審引用製造方法発明1の「HFETと同一のショットキー特性を持つGaN系の整流素子を形成するステップ」は,当該整流素子は,HFETのソース-ドレイン間の過渡電圧時の保護素子として機能するので,形成される場所に関する後記相違点(2)の点を除き,本願発明7の「第2の過渡電圧サプレッサ(TVS)構造を製作するステップ」の点を満たす。

カ 当審引用製造方法発明1の「二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は,HFETのソース電極およびゲート電極に電気的に接触」は,前記イ,ウ,エを考慮すると,本願発明7の「第1のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的にカップリングされるステップ」に相当する。

キ 当審引用製造方法発明1の「GaN系の整流素子は,HFETのソース電極およびドレイン電極と電気的にカップリングされるステップ」は,前記イ,ウ,オを考慮すると,本願発明7の「第2のTVS構造が,前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的にカップリングするステップ」に相当する。

ク 当審引用製造方法発明1の「HFET装置」は,保護素子と被保護素子が同一基板上に集積化された装置であるから,当審引製造方法発明1の「HFET装置の製造方法」は,本願発明7の「モノリシック集積型半導体アセンブリを作る方法」に相当する。

とすると,本願発明7と当審引用製造方法発明1は以下のケの点で一致し,以下のコの点で相違する。

ケ 一致点
モノリシック集積型半導体アセンブリを作る方法であって,
(a)シリコン(Si)単層で構成された基板を用意するステップと,
(b)前記基板上に,ゲート端子,ドレイン端子およびソース端子を備える窒化ガリウム(GaN)半導体デバイスを製作するステップと,
(c)第1の過渡電圧サプレッサ(TVS)構造,第2の過渡電圧サプレッサ(TVS)構造を製作するステップと,
(d)前記第1のTVS構造を前記GaN半導体デバイスの前記ソース端子および前記ゲート端子と電気的にカップリングさせるステップと,
(e)前記第2のTVS構造を前記GaN半導体デバイスの前記ソース端子および前記ドレイン端子と電気的にカップリングさせるステップと,
を含み,
前記第1及び第2のTVS構造が,前記GaN半導体デバイスと電気的に接触し,
前記第1及び第2のTVS構造は,前記GaN半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに,パンチスルーモード,アバランシェモード,またはこれらの組合せで動作するように構成される,
方法。

コ 相違点
相違点(1)
本願発明7では,第1の過渡電圧サプレッサ(TVS)構造は,「上面が露出するように前記基板内に製作され」ているのに対して,当審引用製造方法発明1では,二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は,「前記基板上に製作され」ている点。

相違点(2)
本願発明7では,第2の過渡電圧サプレッサ(TVS)構造は,「上面が露出するように前記基板内に製作され」ているのに対して,当審引用製造方法発明1では,GaN系の整流素子は,「前記基板上に製作され」ている点。

相違点(3)
本願発明7では,第1および第2のTVS構造は,GaN半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに,パンチスルーモード,アバランシェモード,またはこれらの組合せで動作するように構成されるのに対して,引用製造方法発明1では,特に,過電圧保護素子の動作モードについて明記されていない点

(2)相違点についての判断
前記相違点(2)は,前記1(2)の相違点と同様であり,その判断は,前記1(2)と同様である。
したがって,本願発明7は,本願発明1と同様な理由により,当業者が当審引用文献1ないし4及び原査定引用文献1ないし7に記載された事項に基づいて容易に発明をすることができたとはいえない。

5 本願発明8ないし11について
本願発明8ないし11は,本願発明7の発明特定事項を全て含む従属請求項であることから本願発明7が当審引用文献1ないし4及び原査定引用文献1ないし7に記載された発明に基づいて容易に発明をすることができたものとはいえない以上,本願発明8ないし11も当審引用文献1ないし4及び原査定引用文献1ないし7に記載された事項に基づいて容易に発明をすることができたとは認められない。

第7 原査定についての判断
平成29年9月29日付けの補正により,補正後の請求項1,6,7に係る発明は,「上面が前記基板の表面に露出するように前記基板内に製作された」「第2の過電圧サプレッサ(TSV)構造」又は「上面が前記基板の表面に露出するように前記基板内に」「第2の過電圧サプレッサ(TSV)構造を製作する」という技術的事項を有するものとなった。
当該各技術的事項は,原査定引用文献1ないし7には記載されておらず,また示唆もされていない。さらに,本願優先日前における周知技術でもない。
以上から,補正後の請求項1,6,7に係る発明は,原査定引用文献1ないし7に記載された事項に基づいて容易に発明できたものではない。
また,補正後の請求項2ないし5に係る発明,請求項8ないし11に係る発明は各々補正後の請求項1,請求項7の内容を全て含む従属請求項であり,請求項1,7が原査定引用文献1ないし7に記載された事項に基づいて容易に発明できたものではない以上,請求項2ないし5に係る発明,請求項8ないし11に係る発明は,原査定引用文献1ないし7に記載された事項に基づいて容易に発明できたものではない。
したがって,原査定を維持することはできない。

第8 むすび
以上のとおり,原査定の理由によって,本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-11-13 
出願番号 特願2014-145494(P2014-145494)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 早川 朋一  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
小田 浩
発明の名称 半導体アセンブリおよび製造方法  
代理人 黒川 俊久  
代理人 田中 拓人  
代理人 荒川 聡志  
代理人 小倉 博  

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