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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1335087
審判番号 不服2016-15701  
総通号数 217 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-01-26 
種別 拒絶査定不服の審決 
審判請求日 2016-10-20 
確定日 2017-11-28 
事件の表示 特願2015-556162「メモリセルをプログラムするシステムおよび方法」拒絶査定不服審判事件〔平成26年 8月14日国際公開、WO2014/123777、平成28年 4月14日国内公表、特表2016-511541〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年(2014年)1月31日を国際出願日(パリ条約による優先権主張 外国庁受理2013年2月5日,米国)とする出願であって,その手続の経緯は以下のとおりである。
平成27年 7月31日 国内書面・明細書等翻訳文・34条補正翻訳文
平成28年 1月25日 審査請求・手続補正
平成28年 2月17日 拒絶理由通知
平成28年 5月23日 意見書・手続補正
平成28年 6月 9日 拒絶査定
平成28年10月20日 審判請求・手続補正
平成29年 2月20日 上申書

第2 補正の却下の決定
[補正却下の決定の結論]
審判請求と同時にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。
(1)本件補正前
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「【請求項1】
重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって,ゲートと前記重複領域との間の第1の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに,前記ゲートと前記チャネル領域との間の第2の電圧差を前記破壊電圧未満に維持することによって作成される,ステップを含み,
前記破壊状態が,前記半導体トランジスタ構造におけるプログラミング動作に基づいており,前記プログラミング動作が第1の電圧を前記ゲートに印加するステップおよびアクセストランジスタを介して第2の電圧を前記重複領域に印加するステップを含む,方法。」
(2)本件補正後
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。補正個所に下線を付した。下記(3)も同じ。)
「【請求項1】
重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって,ゲートと前記重複領域との間の第1の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに,前記ゲートと前記チャネル領域との間の第2の電圧差を前記破壊電圧未満に維持することによって作成される,ステップを含み,
前記破壊状態が,前記半導体トランジスタ構造におけるプログラミング動作に基づいており,前記プログラミング動作が第1のワードラインを介して第1の電圧を前記ゲートに印加するステップ,第2のワードラインを介して第2の電圧をアクセストランジスタのゲートに印加するステップおよび前記アクセストランジスタを介して前記第2の電圧を前記重複領域に印加するステップを含む,方法。」
(3)本件補正事項
本件補正は,請求項1に記載された「前記プログラミング動作」について「前記プログラミング動作が第1のワードラインを介して第1の電圧を前記ゲートに印加するステップ,第2のワードラインを介して第2の電圧をアクセストランジスタのゲートに印加するステップおよび前記アクセストランジスタを介して前記第2の電圧を前記重複領域に印加するステップを含む」と限定する補正(以下,「本件補正事項」という。)を含むものである。
2 補正の適否
本件補正事項は,新規事項を追加するものではないから特許法17条の2第3項の規定に適合し,特許請求の範囲の減縮を目的とするから,同条4項の規定に適合し,同条5項2号に掲げるものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,更に検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって,ゲートと前記重複領域との間の第1の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに,前記ゲートと前記チャネル領域との間の第2の電圧差を前記破壊電圧未満に維持することによって作成される,ステップを含み,
前記破壊状態が,前記半導体トランジスタ構造におけるプログラミング動作に基づいており,前記プログラミング動作が第1のワードラインを介して第1の電圧を前記ゲートに印加するステップ,第2のワードラインを介して第2の電圧をアクセストランジスタのゲートに印加するステップおよび前記アクセストランジスタを介して前記第2の電圧を前記重複領域に印加するステップを含む,方法。」
(2)引用文献1の記載
ア 引用文献1
原査定の拒絶の理由に引用された,特開2006-059919号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は,当審で付加した。以下同じ。)
(ア)「【技術分野】
【0001】
本発明は電気ヒューズに関し,ゲート絶縁膜を短絡する方式で,MOS型半導体装置への適用に好適なMOS型電気フューズに関する。
【背景技術】
【0002】
従来,電気的にデータの書き込みができる半導体メモリ(PROM)に,ヒューズ素子を記憶素子として用いるものが知られている。この種の半導体メモリには,ヒューズ素子を溶断して情報を記憶するヒューズROMと,絶縁体を絶縁破壊して導電体として情報を記憶するヒューズROM(アンチヒューズと呼ばれることもある)とがある。
・・・
【発明が解決しようとする課題】
【0006】
上述のMOSトランジスタ型ヒューズをプログラムする場合,ゲート酸化膜の絶縁破壊がソース(ドレイン)上で生じる場合と,チャネル上で生じる場合の2種類に分かれる。この2種類の状態で電気特性が異なるだけでなく,チャネル上破壊の場合,破壊された酸化膜の位置に依って端子間の抵抗値が異なってくる。このように酸化膜破壊後のヒューズの電気特性にばらつきが発生すると,ヒューズ素子の読み出し時の電圧マージンが悪化し,歩留りや信頼性が低下してくる。
【0007】
本発明は上記事情を鑑みてなされたもので,電気ヒューズの破壊モードを一定にして,電気ヒューズの電気特性を均質にするものである。」
(イ)「【0019】
(第1の実施形態)
図1(a)は,第1の実施形態に係るPMOS型電気ヒューズの結線図,図1(b)はプログラム時の電圧印加状態を摸式的に示した電気ヒューズの断面図である。
【0020】
図1(b)に示すように,半導体基板1に形成されたn型ウェル2中に,互いに対向してソース領域(ｐ型不純物領域)3,ドレイン領域(ｐ型不純物領域)4が形成されている。ソース領域3とドレイン領域4に挟まれたウェル2の部分の上面には,ゲート絶縁膜5を介して,ゲート電極6が形成されている。このMOS構造の材料,寸法などは,そのヒューズが搭載されるMOSデバイスの,例えば90nmプロセスによるMOS構造と同様とすることができ,電気ヒューズとして特別な材料,寸法を採用する必要はない。
【0021】
ゲート電極6にプログラム電圧VBP(正電位)を接続し,ドレイン領域4,ウェル2には任意の電圧VBP´(正電位,例えば電源電圧VDD),ソース領域3を接地する(VSSに接続する)。但し,ソース・ドレイン間にチャネルが形成されない電圧とする。本実施形態においては,VBP´=VBPとしている。
【0022】
この状態でVBP電圧が十分高いとき,ゲート絶縁膜5が耐圧限界を超えて破壊する。このとき,ゲート電極6・ソース領域3間にのみ高電圧がかかり,この部分のゲート絶縁膜5が破壊される。即ち,上記の如く結線することにより,ゲート電極6・ソース領域3間に限定してゲート絶縁膜を破壊することができる。また,ソース領域3とドレイン領域4は全く対称な関係にあるため,これらを互いに入れ替えて結線し,プログラムできることは云うまでも無い。
【0023】
上記においてゲート電極6,ドレイン領域4,ウェル2に全て同じプログラム電圧VBPを印加したが,ドレイン領域6,ウェル2の印加電圧VBP´は,必ずしもプログラム電圧VBPでなくてもよく,電源電圧VDDであってもよい。また,ドレイン領域6,ウェル2の印加電圧は異なってもよい。例えば,ゲート電極6に印加する電圧は2?5V,ソース領域3(あるいはドレイン領域4),あるいはウェルに印加する電圧は0?3Vとすることができる。このようにしてプログラムした場合,ゲート絶縁膜は短絡して低抵抗化するが,電流比にして3桁の導通・非導通比を得ることができる。
【0024】
図2は読み出し動作の一例である。ソース領域3,ドレイン領域4,ゲート電極6を一度VSSにプリチャージしておき,その後ソース領域3,ドレイン領域4をフローティング状態にした後ゲート電極6に通常電源電圧VDDを印加する。このときプログラムされているノード(例えばソース領域3)の電圧は即座にVDDになり,一方プログラムされていないノード(例えばドレイン領域4)はしばらくVSSの状態を保っている。この電圧差をセンスアンプで増幅してフリップフロップなどにヒューズデータを書き込む。このようにして,ヒューズ情報を読み出すことが可能になる。
【0025】
本実施形態ではPMOS型を例にとり説明したが,極性を逆にしてNMOS型で構成することもできる。図3(a),(b)はNMOSを用いた場合の結線図と断面図であるが,同一箇所には同一番号を付して,重複する説明は省略する。VSS´はVSS(例えば接地電位)としても良く,VSSとは異なる電圧としてもよい。また,ウェル2とドレイン4の電圧は異なってもよい。VBPは正電位である。
【0026】
上記のように第1の実施形態では,MOS型電気ヒューズのゲート絶縁膜破壊モードをゲート・ソース(あるいはドレイン)間上破壊に限定するので,電気ヒューズの電気特性を均質にすることができる。」
(ウ)「【符号の説明】
【0041】
1…半導体基板
2…ウェル
3…ソース領域
4…ドレイン領域
5…ゲート絶縁膜
6…ゲート電極
7…短絡部
・・・」
(エ)図3(a)には,ゲート電極6にVSSを接続し,ウェル2にVSS´を接続し,ソース領域3にVBPを接続すること,が記載されていると認められる。
(オ)図3(b)には,ソース領域3の一部がゲート電極6と重複する重複領域となっており,ゲート電極6と前記重複領域との間に短絡部7が形成されること,が記載されていると認められる。
イ 引用発明1
前記アより,引用文献1には,次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「MOSトランジスタ型ヒューズをプログラムする方法であって,ゲート酸化膜の絶縁破壊がソース上で生じる場合とチャネル上で生じる場合のうち,ソース領域の一部である重複領域とゲート電極間の破壊に限定するもので,ゲート電極に接地電位を接続し,ウェルに接地電位を接続し,ソース領域に正電位であるプログラム電圧を接続する,方法。」
(3)引用文献2の記載
ア 引用文献2
原査定の拒絶の理由に引用された,特表2009-503901号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(ア)「【技術分野】
【0001】
本発明は概して半導体に関し,より具体的には情報記憶能力を有する半導体デバイスに関する。
【背景技術】
【0002】
半導体メモリの一形態に,一回限りプログラム可能なワン・タイム・プログラマブル(OTP)メモリがある。OTPメモリの一形態はアンチヒューズである。アンチヒューズは初期状態として非導電性にすることにより,ヒューズとは反対に機能する。プログラムされると,アンチヒューズは導電性になる。アンチヒューズをプログラムするため,例えば酸化物などの誘電体層が,それを通り抜けるトンネル電流を生成させるように高電界に晒される。トンネル電流は,ハード絶縁破壊として知られる現象を引き起こす。絶縁破壊後,誘電体を貫通する導電経路が形成され,それによりアンチヒューズは導電性になる。
【0003】
プログラムされた後に不揮発性メモリとして機能する,行と列とを有するアレイ状のアンチヒューズが当業者によって実現されてきた。この種のメモリは,プログラミングが非可逆的であるため,読み出し専用メモリ(ROM)として機能する。一般的に,アンチヒューズの誘電体材料としてキャパシタ構造が使用されている。情報記憶装置の1つのビットを実現するために,キャパシタ及び選択用トランジスタが必要とされる。選択用トランジスタは,プログラム動作又は読み出し動作の何れかのために,それに結合された特定のキャパシタを選択するために必要とされる。各ビットの境界には,ビット群を互いに分離するために分離素子が必要とされる。故に,ビット当たりの面積が非効率なものになっている。電子デバイスが進化するに連れ,ビット当たりの面積が一層小さいOTPメモリが望まれる。」
(イ)「【0009】
図1には,行列状のトランジスタから成るアレイ状に配置されたメモリ10が例示されている。メモリ10は,キャパシタを有さずに,プログラム可能な2ビットを画成する3つのトランジスタを有して実現された効率的なOTPメモリである。図示されるように,メモリ10はメモリセル14,メモリセル15,メモリセル16及びメモリセル17を有している。メモリセル14は第1の選択用トランジスタ20を有しており,選択用トランジスタ20は,第1のビット線BL0に接続されたドレインを有している。第1の選択用トランジスタ20のゲートは,ワード線選択回路11によって提供されるワード線WL0に接続されている。第1の選択用トランジスタ20のソースはプログラム用トランジスタ22のドレインに接続されている。プログラム用トランジスタ22のソースは,メモリセル14の第2の選択用トランジスタ24のソースに接続されている。プログラム用トランジスタ22のゲートは,電流制限回路12によって提供されるプログラム線信号PGL0/1に接続されている。電流制限回路12はワード線選択回路11に接続されている。第2の選択用トランジスタ24のドレインは,メモリセル15の第1の選択用トランジスタ26のドレインと第1のビット線BL0とに接続されている。第2の選択用トランジスタ24のゲートは,ワード線選択回路11によって提供されるワード線WL1に接続されている。第1の選択用トランジスタ26のゲートは,ワード線選択回路11によって提供されるワード線WL2に接続されている。第1の選択用トランジスタ26のソースはプログラム用トランジスタ28のドレインに接続されている。プログラム用トランジスタ28のゲートは,電流制限回路13によって提供されるプログラム信号PGL2/3に接続されている。電流制限回路13はワード線選択回路11に接続されている。プログラム用トランジスタ28のソースは,第2の選択用トランジスタ30のソースに接続されている。第2の選択用トランジスタ30のゲートは,ワード線選択回路11によって提供されるワード線WL3に接続されている。第2の選択用トランジスタ30のドレインは,第1のビット線BL0に接続されており,また,破線によって指し示された同一列内のその他のメモリセル(図示せず)に接続されている。
【0010】
メモリセル16のトランジスタ32は,第2のビット線BL1に接続されたドレインを有している。トランジスタ32のゲートはワード線WL0に接続されている。トランジスタ32のソースはトランジスタ34のドレインに接続されている。トランジスタ34のゲートはプログラム信号PGL0/1に接続されている。トランジスタ34のソースはトランジスタ36のソースに接続されている。トランジスタ36のゲートはワード線信号WL1に接続されている。トランジスタ36のドレインは,メモリセル17内のトランジスタ38のドレインに接続されており,またビット線BL1に接続されている。トランジスタ38のゲートはワード線信号WL2に接続されている。トランジスタ38のソースはトランジスタ40のドレインに接続されている。トランジスタ40のゲートはプログラム信号PGL2/3に接続されている。トランジスタ40のソースはトランジスタ42のソースに接続されている。トランジスタ42のゲートはワード線WL3に接続されている。トランジスタ42のドレインは,ビット線BL1と,破線によって指し示されたメモリセル17の下方のその他の回路(図示せず)とに接続されている。
【0011】
動作時,メモリセル14,15,16及び17の各々は,アンチヒューズ,又はメモリセル当たり2つの記憶ビットを有するOTPメモリとして機能する。各メモリセルは3つのトランジスタを含んでいる。メモリ10のメモリセル14の第1のビットをプログラムするには,ビット線BL0,ワード線WL0及びプログラム線PGL0/1の全てがアクティブにされる。十分に理解されるように,アクティブにされる信号の論理状態はトランジスタの導電型に依存し,故に,論理的に高い(high)信号又は論理的に低い(lｏｗ)信号の何れともなり得る。BL0信号及びWL0信号は,一形態において,基板(図1には図示せず)の電圧に対して正の,同一の電圧又は相異なる電圧にされる。一形態において,基板電圧は電気的なグランドである。PGL0/1信号は基板電圧に対して負の電圧にされる。PGL信号に与えられる負のプログラミング電圧の値は,用途ごとに,実装されるゲート誘電体の厚さに依存する。例えば,-0.7Vから-5Vまでの範囲内のプログラミング電圧が使用され得る。例えば,1.3nmから5nmの範囲内の厚さを有する誘電体材料として,二酸化シリコンが使用され得る。理解されるように,選択されたプロセスパラメータに応じて,その他の負電圧がその他の誘電体の厚さ又は材料と組み合わされて使用されてもよい。好適なその他の誘電体材料には,シリコン窒化物,シリコン酸窒化物,又は高誘電率(high-k)誘電体と呼ばれることもある金属酸化物の層が含まれる。上記の電圧の結果として,ビット線BL0から第1の選択用トランジスタ20を介してプログラム用トランジスタ22まで,電流44の電流路が作り出される。プログラム用トランジスタ22において,電流44はそのゲート誘電体中を流れ,プログラム用トランジスタ22のドレイン/ゲート重なり領域で絶縁破壊を生じさせる。この重なり領域については,図2に関連して後述する。結果として,電流44はプログラム用トランジスタ22のゲートから電流制限回路12の入力に流れ続ける。電流制限回路12は破壊電流の大きさを制限する能動デバイスを有している。誘電体のインピーダンスが低下するに連れて電流は増大する。しかしながら,電流制限回路12は,プログラム線に印加されるプログラミング電圧を低下させることによって,誘電体電流の自由な増大を防止する。このことは,ソース/ドレインと基板との間の接合を破壊させる暴走効果をもたらし得る誘電体のハード破壊を防止するという利点を有する。プログラミングの終了時において,誘電体を横切るインピーダンスは有意に低くなり,それにより,プログラムされていないビットに対して少なくとも3桁から4桁高い大きさの読み出し電流が,プログラムされたビットを流れることが可能になる。
【0012】
上述のようにプログラムされたメモリセルの第1のビットを読み出すには、ワード線WL0及びビット線BL0がアクティブにされる。プログラム線PGL0/1は、基板に対してゼロ又は負の電圧の何れかである所定の一定電圧を印加することによってアクティブにされる。単なる例として、PGLプログラム線に印加すべき一定の負電圧は、用いられるプロセスパラメータに応じてゼロから-0.7Vまでの範囲にされ得る。BL0信号及びWL0信号は、一形態において、基板(図1には図示せず)の電圧に対して正の、同一の電圧又は相異なる電圧にされる。読み出しでは、ビット線信号BL0は大きさ的に、プログラミング動作においてよりも小さくされるべきである。PGL0/1がアクティブにされている場合、この信号も大きさ的に、プログラミング動作においてよりも実質的に小さくなければならない。信号WL0は読み出し動作において大きさ的に、プログラミング動作においてより小さくてもよいし、そうでなくてもよい。読み出し動作において、基板電圧は電気的なグランドのままである。PGL0/1信号がアクティブにされると、PGL0/1信号は基板電圧に対して負の電圧にされる。読み出そうとするビットが前もってプログラムされている場合、ビット線BL0から第1の選択トランジスタ20を介してプログラムトランジスタ22までの電流44が存在し、その結果、読み出し電流は第1の選択用トランジスタ20及びプログラム用トランジスタ22を介してビット線BL0からプログラム線PGL0/1まで流れる。読み出そうとするビットが前もってプログラムされていない場合、電流44は存在せず、読み出し電流は流れない。一形態において、この読み出し電流が流れているか否かを検知することは、ビット線BL0に接続された回路(図示せず)によって行われる。信号WL0及びBL0は読み出し動作において、読み出し中の不測のプログラミングを防止するために、プログラミング動作においてよりも小さくなければならない。
【0013】
図2には,図1のメモリセル14の断面図が例示されており,この図は更に,2ビットを記憶するために必要な3つのトランジスタの構造的な実施形態を例示している。例示された形態においては,半導体基板45が設けられている。半導体基板の上及び内部には,第1の選択用トランジスタ22,プログラム用トランジスタ22及び第2の選択用トランジスタ24である3つのトランジスタが形成されている。第1の選択用トランジスタ20は,ワード線信号WL0を受信するゲート46を有している。第1の選択用トランジスタ20は,ゲート酸化物58上に位置するゲート46に隣接する側壁スペーサ52を有している。また,第1の選択用トランジスタ20はドレイン64及びソース66を有している。プログラム用トランジスタ22は,プログラム信号PGL0/1を受信するゲート48を有している。側壁スペーサ54がゲート48に隣接している。ゲート48の下には,絶縁体として機能する誘電体60が位置している。一形態において,ゲート誘電体60は酸化物である。プログラム用トランジスタ22は,ソース66を形成する拡散領域を第1の選択用トランジスタ20と共有している。プログラム用トランジスタ22はまた,ドレインを形成する拡散領域68を有している。第2の選択用トランジスタ24は,ワード線信号WL1を受信するゲート50を有している。側壁スペーサ56がゲート50に隣接している。ゲート50の下にはゲート酸化物62が位置している。第2の選択用トランジスタ24は,プログラム用トランジスタ22のドレインとしても機能する拡散領域68によって形成されたソースを有している。第2の選択用トランジスタ24はまた,半導体基板45内の拡散領域によって形成されたドレイン70を有している。コンタクト74がドレイン64及びビット線BL0に接続されている。コンタクト76がドレイン70及びビット線BL0に接続されている。理解されるべきことには,例示された側壁スペーサ,ビット線BL0,並びにコンタクト74及び76との間の領域は,例えば酸化物などの絶縁材料によって電気的に分離されている。
【0014】
プログラミング動作モードにおいて,電流44はビット線に始まり,コンタクト74を通過し,そして第1の選択用トランジスタ20のチャネル領域を通過する。電流44はソース66及びゲート誘電体60を通過させられ,プログラム用トランジスタ22のゲート48に沈められる。なお,電流44が第1の選択用トランジスタ20のチャネル領域を通過するとき,この電流はゲート酸化物58に非常に近接しているが,このことは必ずしも縮尺通りに描かれていない。電流44は,図2に示された領域72内のゲート48とソース66とが重なり合う領域で,プログラム用トランジスタ22のゲート誘電体を通過する。電流44は,例えば,既知のファウラー-ノルドハイム・トンネリング機構又は直接的なトンネリング機構などの電子トンネリング機構を介して通り,また領域72に制限される。プログラム線PGL0/1上の負の電圧バイアスは,電流44を沈めること(ｓinking)を支援する。ゲート48におけるPGL0/1信号の負電圧は,ゲート48が接地電圧である場合と対照的に,上記の重なり領域における電界の向きを,縦方向の特徴が一層強いものにさせる傾向がある。しかしながら,この負電圧は,領域72の外側のゲート誘電体60の全体的な破壊を引き起こすほどの負電圧であってはならない。言い換えれば,ゲートのバイアス電圧は絶対値で,ゲート誘電体60の全体的な破壊と,プログラム用トランジスタ22の右側の他方のビットの不慮のプログラミングとを回避するのに十分な小ささでなければならない。結果として,ゲート誘電体は2つの物理的に区別可能な領域に分けられる。第1の区別可能な領域は領域72であり,ソース66拡散とゲート48との重なり領域内にある。第2の区別可能な領域は,領域72とは反対側のゲート48の端部での,拡散領域68とゲート48との重なり領域内にある。これら2つの物理的に区別可能な領域は,プログラム用トランジスタ22に付随する2つのビットの別々且つ個々のプログラミングを可能にする。」
(ウ)図1には,横方向に並んだメモリセル14及びメモリセル16において,ワード線WL0が横方向に延伸してメモリセル14及びメモリセル16に接続しており,プログラム線PGL0/1が横方向に延伸してメモリセル14及びメモリセル16に接続していること,が記載されていると認められる。
イ 引用発明2
前記アより,引用文献2には,次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「行列状のトランジスタから成るアレイ状に配置されたメモリをプログラムする方法であって,メモリセルは第1の選択用トランジスタを有しており,第1の選択用トランジスタのゲートは,ワード線選択回路によって提供されるワード線WL0に接続され,プログラム用トランジスタのゲートは,電流制限回路によって提供されるプログラム線PGL0/1に接続され,電流制限回路はワード線選択回路に接続されており,メモリのメモリセルをプログラムするには,ビット線BL0,ワード線WL0及びプログラム線PGL0/1の全てがアクティブにされ,BL0信号及びWL0信号は,正の同一の電圧にされ,その結果として,ビット線BL0から第1の選択用トランジスタを介してプログラム用トランジスタまで電流が流れて,プログラム用トランジスタのドレイン/ゲート重なり領域で絶縁破壊を生じさせること。」
(4)本願補正発明と引用発明1との対比
ア 引用発明1の「MOSトランジスタ型ヒューズ」は,「ソース領域の一部である重複領域」と「チャネル」を含むものであり,それを「プログラムする方法」は,「重複領域とゲート電極間の破壊」をするものであるから,本願補正発明の「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップ」に相当する。
イ 引用発明1において,「ゲート電極に接地電位を接続し」,「ソース領域に正電位であるプログラム電圧を接続する」ことで「ソース領域の一部である重複領域とゲート電極間の破壊」をするものであるから,これは,本願補正発明の「ゲートと前記重複領域との間の第1の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにする」を満たす。
ウ 引用発明1において,「ゲート酸化膜の絶縁破壊がソース上で生じる場合とチャネル上で生じる場合のうち,ソース領域の一部である重複領域とゲート電極間の破壊に限定するもの」であり,「ゲート電極に接地電位を接続し,ウェルに接地電位を接続」するから,これは,本願補正発明の「前記ゲートと前記チャネル領域との間の第2の電圧差を前記破壊電圧未満に維持すること」を満たす。
エ 引用発明1において,「プログラムする方法」で「ソース領域の一部である重複領域とゲート電極間の破壊」をするものであるから,これは,本願補正発明の「前記破壊状態が,前記半導体トランジスタ構造におけるプログラミング動作に基づいており」を満たす。
オ 引用発明1の「ゲート電極に接地電位を接続し」は,下記相違点1を除いて,本願補正発明の「第1の電圧を前記ゲートに印加するステップ」に相当する。
カ 引用発明1の「ソース領域に正電位であるプログラム電圧を接続する」は,下記相違点2を除いて,本願補正発明の「第2の電圧を前記重複領域に印加するステップ」に相当する。
キ すると,本願補正発明と引用発明1とを対比すると,下記クの点で一致し,下記ケの点で相違すると認められる。
ク 一致点
「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって,ゲートと前記重複領域との間の第1の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに,前記ゲートと前記チャネル領域との間の第2の電圧差を前記破壊電圧未満に維持することによって作成される,ステップを含み,前記破壊状態が,前記半導体トランジスタ構造におけるプログラミング動作に基づいており,前記プログラミング動作が第1の電圧を前記ゲートに印加するステップ,および第2の電圧を前記重複領域に印加するステップを含む,方法。」
ケ 相違点
(ア)相違点1
本願補正発明においては「第1の電圧を前記ゲートに印加するステップ」が「第1のワードラインを介して」されるのに対し,引用発明1においては「第1のワードライン」を用いない点。
(イ)相違点2
本願補正発明においては「第2のワードラインを介して第2の電圧をアクセストランジスタのゲートに印加するステップ」を含み,「第2の電圧を前記重複領域に印加するステップ」が「前記アクセストランジスタを介して」され,かつ「前記第2の電圧」であるのに対し,引用発明1においてはアクセストランジスタを用いない点。
(5)相違点についての検討
相違点1,2についてまとめて検討する。
引用発明1はROMを前提としている(前記(2)ア(ア)【0002】)から,複数のメモリセルからなるメモリにおいて,メモリセルの半導体トランジスタ構造を選択してプログラムすべきことは当業者にとって自明のことである。
すると,引用発明2は「行列状のトランジスタから成るアレイ状に配置されたメモリをプログラムする方法」であるから,これを引用発明1に採用して複数のメモリセルから選択してプログラムできるようにすることは,当業者が容易に想到することである。
そして,引用発明2では,ワード線選択回路に接続された電流制限回路によってプログラム線PGL0/1が提供されているため,プログラム線PGL0/1はワード線選択回路の選択に応じてアクティブとなることは明らかであるところ,引用文献2には,読み出し動作時にプログラム線PGL0/1をアクティブにしてプログラム用トランジスタのゲートを負電圧とし(前記(3)ア(イ)【0012】),プログラム動作時にプログラム線PGL0/1をアクティブにしてプログラム用トランジスタのゲートを負電圧とする(同【0011】)ことが記載されており、トランジスタをアレイ状に配置したメモリでは,読み出し及びプログラムの動作時に,ワード線選択回路の選択に応じて各トランジスタを選択する電圧が該各トランジスタのゲートへ供給される線のことを,一般に「ワード線」と呼ぶことを鑑みれば、引用発明2の「プログラム線PGL0/1」は「ワード線」と呼び得るものである。
そうすると、引用発明1を複数のメモリセルから選択してプログラムできるようにするため引用発明2の構成を採用した際に、引用発明1の半導体トランジスタ構造のゲートにはワード線と呼び得る「プログラム線PGL0/1」を介して第1の電圧を印加し、引用発明1の半導体トランジスタ構造のソースには「第1の選択用トランジスタ」を接続して「ワード線WL0」と「ビット線BL0」に正の同一の電圧を印加することで、相違点1及び2に係る方法のステップとすることは、当業者が容易になしうるものである。
(6)本願補正発明の効果について
本願補正発明の効果は,引用発明1及び2の方法から,当業者が予測できる程度のものである。
(7)まとめ
本願補正発明は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について
1 本願発明について
本願の請求項1に係る発明(以下,「本願発明」という。)は,平成28年5月23日にされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。
「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって,ゲートと前記重複領域との間の第1の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに,前記ゲートと前記チャネル領域との間の第2の電圧差を前記破壊電圧未満に維持することによって作成される,ステップを含み,
前記破壊状態が,前記半導体トランジスタ構造におけるプログラミング動作に基づいており,前記プログラミング動作が第1の電圧を前記ゲートに印加するステップおよびアクセストランジスタを介して第2の電圧を前記重複領域に印加するステップを含む,方法。」
2 引用発明1及び2
引用発明1及び2は,それぞれ,前記第2の2(2)及び(3)のとおりである。
3 判断
本願発明は,前記第2の1(3)のとおり,本願補正発明の「前記プログラミング動作」についての限定を削除したものである。
そうすると,本願発明にさらに限定を付加したものに相当する本願補正発明が,前記第2の2のとおり,引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様に,引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
4 まとめ
以上のとおり,本願発明は,引用文献1及び2に記載された発明に基づいて当業者が容易に発明することができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2017-06-29 
結審通知日 2017-07-03 
審決日 2017-07-14 
出願番号 特願2015-556162(P2015-556162)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 後藤 彰  
特許庁審判長 飯田 清司
特許庁審判官 大嶋 洋一
深沢 正志
発明の名称 メモリセルをプログラムするシステムおよび方法  
代理人 村山 靖彦  
代理人 黒田 晋平  

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