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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1335096
審判番号 不服2017-1969  
総通号数 217 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-01-26 
種別 拒絶査定不服の審決 
審判請求日 2017-02-10 
確定日 2017-12-19 
事件の表示 特願2013- 54817「半導体装置」拒絶査定不服審判事件〔平成26年 9月29日出願公開、特開2014-183071、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年3月18日の出願であって,その手続の経緯は以下のとおりである。
平成27年 8月12日 審査請求
平成28年 8月24日 拒絶理由通知
平成28年10月24日 意見書・手続補正
平成28年11月17日 拒絶査定(以下,「原査定」という。)
平成29年 2月10日 審判請求・手続補正
平成29年 8月24日 拒絶理由通知(以下,「当審拒絶理由」という。)
平成29年10月23日 意見書・手続補正(以下,「当審補正」という。)

第2 本願発明
本願の請求項1ないし5に係る発明(以下,それぞれ「本願発明1」ないし「本願発明5」という。)は,当審補正で補正された特許請求の範囲の請求項1ないし5に記載された事項により特定される次のとおりのものと認められる。
「【請求項1】
第1主面を有する基板搭載部材と,
前記基板搭載部材から離間した第1リードと,
前記基板搭載部材から離間した第2リードと,
第1端及び前記第1端の反対側の第2端を有する導通部材と,
第1面を有し,前記第1面が前記第1主面に対向するように前記基板搭載部材に搭載された半導体チップと,
前記半導体チップを封止する封止樹脂と,
を備え,
前記半導体チップは,
前記第1面を有する半導体基板,前記半導体基板上に形成された埋込絶縁層,及び前記埋込絶縁層上に形成された半導体層を有する基板と,
前記半導体層に前記埋込絶縁層に達するように埋め込まれ,前記半導体層の第1回路形成領域と第2回路形成領域との間を絶縁する分離用絶縁層と,
前記第1回路形成領域を用いて形成された第1回路と,
前記第2回路形成領域を用いて形成された第2回路と,
前記第1回路形成領域に接続する第1電極パッドと,
前記第2回路形成領域に接続する第2電極パッドと,
を備え,
前記半導体基板は,前記基板搭載部材に電気的に接続し,
前記第1電極パッドは,前記第1リードに電気的に接続し,
前記第2電極パッドは,前記第2リードに電気的に接続し,
前記導通部材の前記第1端は,前記基板搭載部材に接続し,
前記導通部材の前記第2端は,前記封止樹脂の外側にあり,
前記第1リードには,前記半導体チップ及び前記第1リードの外部から第1電位が与えられ,
前記第2リードには,前記半導体チップ及び前記第2リードの外部から第2電位が与えられ,
前記導通部材には,前記半導体チップ及び前記導通部材の外部から第3電位が与えられ,
前記第1電位は,前記第1回路の基準電位であり,
前記第2電位は,前記第2回路の基準電位であり,
前記第3電位は,前記第1電位及び前記第2電位のいずれとも異なる固定電位である半導体装置。
【請求項2】
請求項1に記載の半導体装置において,
前記第1回路形成領域に形成された第1ウェルと,
前記第2回路形成領域に形成された第2ウェルと,
を備え,
前記半導体基板の厚さは前記第1ウェルと前記第2ウェルの間の距離よりも小さい半導体装置。
【請求項3】
請求項1に記載の半導体装置において,
前記半導体基板の厚さは100μm以下である半導体装置。
【請求項4】
請求項1に記載の半導体装置において,
前記第1電極パッドに印加される第1電位と前記第2電極パッドに印加される第2電位の差は100V以上である半導体装置。
【請求項5】
請求項4に記載の半導体装置において,
前記第1回路に接続している第1インダクタと,
前記第2回路に接続しており,且つ前記第1インダクタに対向している第2インダクタと,
を備える半導体装置。」

第3 原査定の理由の概要
(進歩性)この出願の下記の請求項に係る発明は,その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記(引用文献等については引用文献等一覧参照)
・請求項1,4,5について
・引用文献1?9
引用文献1の図5?図8を参照のこと。
ここで,引用文献2?4をそれぞれ参照すれば,引用文献1において,第1回路と第2回路にそれぞれ対応する電極パッドを形成し,半導体基板と当該電極パッドを独立させることに格別な困難性は認められない。
また,引用文献5の段落0063?0064には,支持基板に固定電位を与える技術が記載されており,引用文献1において,当該各技術を用いることは当業者が容易に想到し得ることである。
さらに,支持基板に固定電位を与える際に,引用文献2の図13?図15に示されているようなダイパッド54から延びるリード56に対して,固定電位をバイアスすることにも格別な困難性は認められず,引用文献6の図1,図3,引用文献7の図7,図13,引用文献8の図1,図2,又は,引用文献9の図1に示されているように,当該リードを封止樹脂の外側まで延在させることは周知技術に過ぎない。
・請求項2,3について
・引用文献1?9
引用文献5の段落0042には,支持基板の寄生抵抗を大きくすることでノイズの伝達を減らすことができることが記載されており,当該記載に配慮すれば,支持基板の寄生抵抗を大きくするために,支持基板を薄く形成することは当業者が容易に想到し得ることである。
また,その際に,支持基板の厚みをどの程度にするかは当業者が適宜決定する設計事項に過ぎない。
<引用文献等一覧>
1.特開2009-295804号公報
2.国際公開第99/066557号
3.米国特許第6407432号明細書
4.特開2002-252328号公報
5.特開2001-244416号公報
6.特開平06-120396号公報
7.特開平05-218262号公報
8.特開2013-033822号公報
9.特開平07-161911号公報

第4 当審拒絶理由の概要
1 この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第1号に規定する要件を満たしていない。
2 この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第2号に規定する要件を満たしていない。

請求項1に記載された「前記第3電位は,前記第1電位及び前記第2電位のいずれからも独立している」は,発明の詳細な説明に記載されていないし,「独立している」とはどのような状態をいうのか不明確である。請求項1を引用して記載した請求項2ないし5についても同様である。
発明の詳細な説明には「半導体基板BSBには,ダイパッドDP及び基板電位用リード端子LD4を介して固定電位が印加されている。この固定電位は,後述する第1電位及び第2電位とは異なる経路で半導体チップSCに印加される。すなわち半導体基板BSBは,第1電極パッドPAD1(後述)及び第2電極パッドPAD2(後述)には電気的に接続していない。」(【0017】)と記載されているが,この「固定電位」と請求項1に記載された「独立している」との関係が不明である。
3 この出願の下記の請求項に係る発明は,その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記(引用文献等については引用文献等一覧参照)
引 用 文 献 等 一 覧 (当審注:引用文献番号は原査定に合わせた。)
引用文献2 国際公開第99/66557号
引用文献1 特開2009-295804号公報
(1)請求項1について
・引用文献2
・備考
本願発明と引用文献2(7頁5行-8頁16行,9頁8-16行,18頁6-15行,22頁24行-23頁5行,図1,2,10,16)に記載された発明(「引用発明2」)とを対比すると,本願発明は「前記第3電位は,前記第1電位及び前記第2電位のいずれからも独立している」のに対し,引用発明2ではこの旨が明示されていない点で相違する。
しかし,引用発明において,「支持基板の電圧は外付け容量48の容量比で決定される」(18頁10-11行)から,図16において,ダイパッド54には,1次側回路の接地端子電極の電位(「第1電位」)と2次側回路の接地端子電極の電位(「第2電位」)との電位差を2つのチップコンデンサ61の容量比で分割した電位(「第3電位」)が印加されるものであり,また,コンデンサは直流を通さないから,「第3電位」は「第1電位」及び「第2電位」のいずれからも「独立」していると観念することは,当業者が容易になしうることである。
(2)請求項2,3について
・引用文献2
・備考
引用発明2において,支持基板9の電圧を調整するためにその厚さを決定することは当業者が適宜なし得ることである。
(3)請求項4について
・引用文献2
・備考
引用文献2には「1次回路領域2と2次回路領域3の間に必要な絶縁分離耐電圧が3000V」(7頁19-20行)と記載されているから,「第1電位」と「第2電位」の電位差が100V以上になることは想定されている。
(4)請求項5について
・引用文献2,1
・備考
引用文献2(11頁19-25行)にはトランスを用いてアイソレータ領域を構成することが記載されているから,引用文献1(【0011】-【0017】)に記載された第1インダクタと第2インダクタを採用することは,当業者が容易になし得ることである。

第5 引用文献
1 引用文献1の記載
(1)引用文献1
引用文献1には,図面とともに,次の記載がある。(下線は当審で付加した。以下同じ。)
ア 「【技術分野】
【0001】
本発明は,入力される電気信号の電位が互いに異なる2つの回路の間で電気信号を伝達することができる半導体装置に関する。」
イ 「【0011】
図1は,第1の実施形態における半導体装置の断面図である。この半導体装置は,基板10,基板10上に形成された多層配線層,第1インダクタ310,及び第2インダクタ320を有している。多層配線層は,絶縁層及び配線層をこの順にそれぞれt回(t≧3)以上交互に積層したものである。第1インダクタ310は,多層配線層の第n配線層に設けられている。第2インダクタ320は,多層配線層の第m配線層(t≧m≧n+2)に設けられ,第1インダクタ310の上方に位置している。第n配線層と第m配線層の間に位置するいずれの配線層にも,第1インダクタ310の上方に位置するインダクタが設けられていない。第1インダクタ310及び第2インダクタ320は,電気信号を相互に伝達する信号伝達素子300を構成している。電気信号は,例えばデジタル信号であるが,アナログ信号であっても良い。
【0012】
本実施形態において第1インダクタ310及び第2インダクタ320は,いずれも一つの配線層に形成された渦巻き型の配線パターンである。また絶縁層は,複数の層間絶縁膜を積層した構造であってもよいし,一つの層間絶縁膜であってもよい。本実施形態において絶縁層は,2つの層間絶縁膜を積層した構造を有している。
【0013】
本実施形態において,半導体装置は4層の配線510,520,530,540をこの順に積層した構造である。配線510,520,530,540は,ダマシン法により形成されたCu配線であり,それぞれ配線層412,422,432,442に形成された溝に埋め込まれている。最上層の配線540には,パッド(図示せず)が形成されている。なお,配線510,520,530,540の少なくとも一つはAl合金配線であっても良い。
【0014】
基板10と最下層の配線510の間には,コンタクトプラグを形成するための層間絶縁膜410が設けられており,配線510,520の相互間,配線520,530の相互間,及び配線530,540の相互間それぞれには,ビアを形成するための絶縁層420,430,440が設けられている。基板10上には,絶縁層410,配線層412,絶縁層420,配線層422,絶縁層430,配線層432,絶縁層440,及び配線層442がこの順に積層されている。
【0015】
絶縁層及び配線層を構成する各絶縁膜はSiO_(2)膜であっても良いし,低誘電率膜であってもよい。低誘電率膜は,例えば比誘電率が3.3以下,好ましくは2.9以下の絶縁膜とすることができる。低誘電率膜としては,SiOCの他に,HSQ(ハイドロジェンシルセスキオキサン),MSQ(メチルシルセスキオキサン),またはMHSQ(メチル化ハイドロジェンシルセスキオキサン)等のポリハイドロジェンシロキサン,ポリアリールエーテル(PAE),ジビニルシロキサンービスーベンゾシクロブテン(BCB),またはSilk(登録商標)等の芳香族含有有機材料,SOG,FOX(flowable oxide),サイトップ,またはBCB(Bensocyclobutene)等を用いることもできる。また,低誘電率膜としては,これらのポーラス膜を用いることもできる。
【0016】
第1インダクタ310は最下層の配線層412に位置しており,第2インダクタ320は最上層の配線層442に位置している。そして第1インダクタ310と第2インダクタ320の間には,2層の配線層422,432と,3層の絶縁層420,430,440が位置している。
【0017】
基板10は第1導電型(例えばp型)の半導体基板である。そして半導体装置はさらに第1回路100及び第2回路200を有している。第1回路100は,信号伝達素子300を構成する第1インダクタ310及び第2インダクタ320の一方に接続しており,第2回路200は,第1インダクタ310及び第2インダクタ320の他方に接続している。これらの接続は,基板10上の多層配線層400を介して行われる。信号伝達素子300は,例えば第1回路100と第2回路200の間に位置しているが,これに限定されない。例えば,信号伝達素子300は,第1回路100に含まれていても良いし,第2回路200に含まれていても良い。第1回路100及び第2回路200は,入力される電気信号の電位が互いに異なる。図1の構成において,「入力される電気信号の電位が互いに異なる」とは,電気信号の振幅(0を示す電位と1を示す電位の差)が互いに異なることを意味する。」
(2)引用発明1
前記(1)より,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「半導体装置は,基板,基板上に形成された多層配線層,第1インダクタ及び第2インダクタを有し,さらに,入力される電気信号の電位が互いに異なる第1回路及び第2回路を有しており,第1回路は第1インダクタ及び第2インダクタの一方に接続しており,第2回路は第1インダクタ及び第2インダクタの他方に接続していること。」
2 引用文献2の記載
(1)引用文献2
引用文献2には,図面とともに,次の記載がある。
ア 「技術分野
本発明は,回路領域間を絶縁分離し,かつ電気信号を伝達する絶縁カプラ,あるいはそれを用いたアイソレータ,並びにアイソレータを用いた応用回路を含む半導体装置に関する。」(1頁4-7行)
イ 「図1は本発明の1実施例である半導体装置の構造を模式的に示した図である。半導体装置は1つの半導体チップ1からなり,大きく分けて1次側回路領域2,2次側回路領域3,これら回路領域を電気的に絶縁分離し,かつ信号を伝送するアイソレータ領域4で構成している。それぞれの領域は半導体チップの単結晶半導体領域に形成するが,各半導体領域は,酸化シリコンなどの絶縁体を用いた絶縁分離溝6によって電気的に互いに分離している。図1では,1次側回路領域2は絶縁分離溝6aで囲み,2次側回路領域3は絶縁分離溝6bで囲んでいる。また,アイソレータ領域4は絶縁分離溝6dで囲んでいる。アイソレータは,配線32と層間絶縁膜と半導体領域30で構成した平板形の高耐電圧キャパシタを2つ用いて1つのアイソレータを構成する。実施例では合計3個のアイソレータを実装している。1次側回路領域2,2次側回路領域3,アイソレータ領域4を絶縁体6cで囲むことにより,各領域の周りにある半導体領域8と,ダイシングによってむき出しとなった半導体チップの最外周シリコン領域33の間を絶縁分離している。
図では,各領域を分離している絶縁体は1本の溝としているが,高い絶縁耐電圧が必要な場合,複数からなる絶縁分離溝で構成する。本実施例では,1次回路領域2と2次回路領域3の間に必要な絶縁分離耐電圧が3000V,分離溝1本あたりの耐電圧能力が100Vで,1次側回路頭域2を15本の絶縁分離溝6aで囲み1500Vの耐電圧.2次側回路領域を15本の絶縁分離溝6bで囲み1500Vの耐電圧,アイソレータ領域4を15本の絶縁分離溝6dで囲み1500Vの耐電圧,よって各々領域間で3000Vの耐電圧を得ている。一方,アイソレータ4を構成する高耐電圧キャパシタを囲む絶縁分離溝6eは,周囲とキャパシタ部を電気的に分離するために必要であるため,1?2本の絶縁分離溝6eで十分である。例えば,回路領域内部において,n型MOSFETとp型MOSFETで構成したCMOSを,絶縁分離溝1本を用いてn型MOSFETが占める部分を囲むことによりラッチアップ現象を防ぐことができる。このように本実施例では,絶縁分離溝6を,高い絶縁分離耐電圧が必要な部分と,比較的低い絶縁分離が必用な部分で分離溝で領域を囲む本数を変えている。
このような半導体チップを形成する半導体基板としては,高い絶縁耐電圧を得るために,誘電体分離基板やSOI(Silicon on Insulator)基板が用いられる。半導体チップ1において,1次側回路領域2と2次側回路領域3は,アイソレータ領域4を間に挟んで配置するため確実に電気的に分離される。その一方,1次側回路領域と2次側回路領域との間で,信号はアイソレータ領域4を通って伝送される。信号入出力用の端子電極である複数のボンディングパッド5は,1次側回路領域2の側と2次側回路領域の側において,それぞれ各回路領域内に設ける。図示してはいないが,1次側回路領域2の側及び2次側回路領域3の側のボンディングパッド5は,それぞれ1次側回路領域2及び2次側回路領域3と電気的に接続する。したがって,1次側回路領域2の側のボンディングパッド5aと2次側回路領域3の側のボンディングパッド5bとの間は,アイソレータ領域4によって電気的に絶縁分離されるとともに,アイソレータ領域4を介して信号を伝送する。」(7頁5行-8頁16行)
ウ 「図2は,図1に示した本発明の1実施例の略断面構造を示した図である。本実施例ではSOI基板11を用いた例である。本実施例は,支持基板9,埋め込み絶縁層10,回路領域2,3,絶縁分離溝6,アイソレータ用回路領域30,層間絶縁膜31,配線32などから構成されている。なお,各回路領域内のデバイス群は省略して記載している。1次側回路領域2は,SOI基板の埋め込み絶縁層10と絶縁体で埋められた絶縁分離溝6a,層間絶縁膜31によって電気的に他の領域と絶縁分離される。」(9頁8-16行)
エ 「図4の実施例は,キャパシタの変わりにトランス22を半導体チップ上に形成した例である。本実施例のアイソレータ領域4は,信号変調回路14,トランス22,信号復調回路15で構成する。トランス22は,複数の配線23と半導体装置の多層配線技術を用いて形成する。ここまで主に高耐電圧キャパシタを用いた容量性アイソレータを用いて説明したが,同一半導体チップ上に形成し同様の効果が得られるのであれば,本実施例で示したようにキャパシタを用いたアイソレータに限定されるものではない。」(11頁19-25行)
オ 「回路領域と支持基板間の容量の不均等による分担電圧の不均等を解消する第2の方法は,半導体チップの外側に各回路領域の接地端子電極と支持基板の間に外付けの容量を接続し,外付け容量の容量値で電圧分担が決まるようにする方法である。図10に示したように,例えば各回路領域と支持基板間の容量よりも十分に大きな容量48を外付けすれば,支持基板の電圧は外付け容量48の容量比で決定される。本方式の場合,先に示した給電,未給電領域を設定する方法よりも回路領域と支持基板間の容量を大きく制御する事が可能である。また,外付け容量48によって見かけ上,回路領域と支持基板間の容量が大きくなるので,アイソレータ間のクロストークが減少し,対ノイズ性能が向上するというメリットもある。」(18頁6-15行)
カ 「図13は,図1や図7,図9に示した本発明による半導体装置を外部パッケージにモールドした1実施例である。リードフレーム上に配置されたアイソレータを含む半導体チップ1は,アルミや金などのボンディングワイヤ51によって半導体装置のボンディングパッドとリード52a,52b間を接続する。リード52a,52bは,絶縁距離を取るために,半導体チップ1の外部において,それぞれ1次側回路領域2の側のボンディングパッド側と2次側回路領域3の側のボンディングパッド側に設ける。そして,リード52a,52bは,それぞれ1次側回路領域2の側のボンディングパッド側,2次側回路領域3の側のボンディングパッドに電気的に接続する。
・・・
図16は,図1や図7,図9の半導体装置をパッケージにモールドした別の1実施例である。なお,図16においては,半導体チップの詳細は省略している。本実施例では,半導体装置をのせたダイパッド54からリード56を引き出し,1次側回路,2次側回路の接地端子電極と接続したリード52との間にそれぞれ高耐圧のチップコンデンサ61を接続している。本実施例のように1次側のリード群や2次側リード群と異なる方向にダイパッド53からのリード56を引き出す事により,1次側回路とダイパッド間,および2次側回路とダイパッド間の絶縁分離を容易に実現する事が可能である。また,本実施例により,図9および図10で説明した外付け容量を実装する事が容易になる。」(20頁10行-23頁5行)
キ 図1には,1次側回路領域2と2次側回路領域3からなる半導体チップ1が記載されていると認められる。
ク 図2には,SOI基板11が支持基板9及びその上に形成された埋め込み絶縁層10及びその上に形成された回路領域2,3を含む半導体層からなること,半導体層に1次側回路領域2と2次側回路領域3が設けられ,埋め込み絶縁層10に達するように埋め込まれた絶縁分離溝6で分離されることが記載されていると認められる。
ケ 図10には,支持基板9と1次側領域2の接地端子電極との間を外付け容量48で接続すること,同じく,支持基板9と2次側領域3の接地端子電極との間を外付け領域48で接続すること,が記載されていると認められる。
コ 図16には,前記カを考慮すると,1次側回路領域2に接続されたリード52a及び2次側回路領域3に接続されたリード52bは,いずれもダイパッド54から離間していること,リード52aのうち8番リードとリード56との間,及び,リード52bのうち9番リードとリード56との間に,それぞれチップコンデンサ61を接続すること,ダイパッド54から引き出したリード56は,第1端と第2端を有し,第1端はダイパッド54に接続され,第2端はパッケージの外側にあること,が記載されていると認められる。
(2)引用発明2
前記(1)より,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「ダイパッドと,8番リードと,9番リードと,リード56と,ダイパッドにのせられた半導体チップと,半導体チップをモールドしたパッケージと,を備え,
半導体チップは,支持基板,埋め込み絶縁層,1次側回路領域と2次側回路領域が設けられた半導体層から構成されたSOI基板と,半導体層の1次側回路領域と2次側回路領域を分離する絶縁分離溝と,1次側回路領域の接地端子電極と,2次側回路領域の接地端子電極とを備え,8番リードは第1回路領域の接地端子電極と接続し,9番リードは第2回路領域の接地端子電極と接続した,半導体装置。」
3 引用文献3の記載
(1)引用文献3
引用文献3は,引用文献2に係る国際出願に対応する米国出願に係る特許明細書であって,前記2(1)と同様の記載があると認められる。
(2)引用文献3に記載された発明
前記(1)より,引用文献3には,引用発明2が記載されていると認められる。
4 引用文献4の記載
(1)引用文献4
引用文献4には,図面とともに,次の記載がある。
ア 「【0001】
【発明の属する技術分野】本発明は半導体装置にかかり,特に絶縁スイッチ回路およびその応用回路を組み込んだ半導体装置に関する。」
イ 「【0007】
【発明の実施の形態】以下に本発明の第1の実施形態を図1ないし図10を用いて説明する。図1は,本実施形態のかかる半導体装置の平面図,図2は図1のA-A断面図である。図に示すように,半導体装置1は大きく分けて半導体チップ10,該半導体チップ10を実装する際の支持体であるタブ20,半導体チップ10に信号を入出力する1次側リードフレーム端子31,2次側リードフレーム端子32,およびこられの部品を絶縁固定する絶縁樹脂40からなる。前記タブ20にはチップ10を接着固定し,タブサポート61?68によりモールド時に固定支持する。
【0008】半導体チップ10の入力側には,1次側ボンデングパッド111,1次側回路112,ドライバ回路113,レシーバ回路114,絶縁容量115,120,絶縁容量の上部電極117,118を形成する。また半導体チップの出力側には,絶縁容量119,120,絶縁容量の上部電極117,118,レシーバー回路121,ドライバ回路122,チャージポンプ回路からなる絶縁スイッチの制御回路123,2次側回路124,2次側ボンデングパッド125を形成する。
【0009】また,入力側回路および出力側回路間は埋め込みトレンチ126により絶縁分離する。配線129-1ないし129-4は絶縁容量115,119,116,120とドライバ回路113,122およびレシーバ回路114,121間を結ぶ配線である。なお,絶縁容量の入力回路側上部電極および出力回路側上部電極は上部配線によって同一面内に一体形成されている。
【0010】図2の断面図に示すように,チップ10をタブ20に接着固定し,リードフレーム31,32とチップ10のボンディングパッド111,125間をボンデングワイヤ51,52で接続した後に,絶縁樹脂40でリードフレームをを一部露出して全体をモールドする。
【0011】チップ10は,シリコン基板131,埋込み絶縁層132,SOI層133からなるSOIウエハ上に,ホトマスク,エッチング,拡散或いは成膜プロセスにより,トランジスタ,抵抗,容量,コイル,配線,等からなる1次側回路112,2次側回路124,および絶縁容量の下部電極127,128を形成して後,配線層134中に,第1配線層129および第2配線層130を2層に形成し,さらに,ボンデングパッド111,125用に配線層134を形成する絶縁物に穴をあけたものである。」
(2)引用発明4
前記(1)より,引用文献4には次の発明(以下,「引用発明4」という。)が記載されていると認められる。
「SOIウエハ上に形成された半導体チップ,半導体チップに信号を入出力するリードフレーム端子及び絶縁樹脂からなり,半導体チップの入力側には,1次側ボンディングパッド,1次側回路,また,半導体チップの出力側には,2次側回路,2次側ボンディングパッドを形成した,半導体装置。」
5 引用文献5の記載
(1)引用文献5
引用文献5には,図面とともに,次の記載がある。
ア 「【0001】
【発明の属する技術分野】本発明は,半導体集積回路におけるクロストーク低減技術さらには複数種類の周波数帯の信号を受信し処理する信号処理用LSI(大規模半導体集積回路)に適用して有効な技術に関し,例えば携帯電話器に用いられるスーパーへテロダイン方式で受信信号を処理する無線通信用LSIに利用して有効な技術に関する。」
イ 「【0063】また,以上の実施例では,支持基板201の電位がフローティングになっているものについて説明したが,支持基板201の電位を固定するようにしても良いことはいうまでもない。そして,その場合には,支持基板201の不純物濃度を高くして寄生抵抗298,299を小さくするか支持基板201の裏面から全面的に固定電位を与えるようにするのが,スプリアスノイズを低減する上で望ましい。このように支持基板201の裏面から全面的に固定電位を与える構成は,「フリップチップ」形や「ダイパッド露出」形のパッケージなど,低インピーダンスでチップ裏面を実装基板に接続可能なタイプのパッケージで封止する場合に適用し易い。
【0064】一方,前記実施例のように支持基板201の電位がフローティングになる構成はプラスチックパッケージで封止する場合に採用されることがあると考えられる。従って,この方式は,プラスチックパッケージを用いてデバイスの価格を低く抑えたい場合に適用すると良い。」
(2)引用発明5
前記(1)より,引用文献5には次の発明(以下,「引用発明5」という。)が記載されていると認められる。
「半導体集積回路において,支持基板の電位を固定すること。」
6 引用文献6の記載
(1)引用文献6
引用文献6には,図面とともに,次の記載がある。
ア 「【0001】
【産業上の利用分野】本発明は樹脂封止型半導体装置,特に表面実装型樹脂封止型半導体装置に関する。」
イ 「【0012】本発明による表面実装型樹脂封止型半導体装置は,図1に示すように,外観的にはモールド樹脂1によって形成されたパッケージ2と,このパッケージ2の周囲から突出する複数のリード3とからなっている。前記リード3は,図1および図2に示すように,パッケージ2の内外に亘って延在する構造となっている。パッケージ2から突出するアウターリード10の端子形状は特に限定はされないが,ガルウイング型表面実装形状となっている。また,前記モールド樹脂1の中心部分には,タブ4が配置されるとともに,このタブ4上には半導体チップ5が図示しない接着材を介して固定されている。また,前記半導体チップ5の電極と,パッケージ2内に位置するリード3部分,すなわちインナーリード11の内端は,図2に示すように導電性のワイヤ6で接続されている。
【0013】一方,前記半導体チップ5を搭載するタブ4を吊るタブ吊りリード12は,図1に示すように,幅広の放熱リード13となっている。この放熱リード13は,特に限定はされないが,隣合う2本のアウターリード10を含む幅となり,途中で分岐して2本のアウターリード10を形成している。これら2本のアウターリード10は,タブ4に連結されない他のリード3のアウターリード10と同様に所定のピッチに配列されていて,実装時,図7に示すように,図示しない配線基板のフットプリント17上に載るようになっている。また,前記放熱リード13における2本のアウターリード10の付け根の連結部15の端(連結部端)16は,図1,図3および図7に示すように,パッケージ2の外側に僅かに突出し露出している。したがって,内端をタブ4に連結するタブ吊りリード12(放熱リード13)の他端は,図1に示すように,パッケージ2の外に全て露出する構造となっている。」
(2)引用発明6
前記(1)より,引用文献6には次の発明(以下,「引用発明6」という。)が記載されていると認められる。
「モールド樹脂によって形成されたパッケージと,このパッケージの周囲から突出する複数のリードとからなっている半導体装置。」
7 引用文献7の記載
(1)引用文献7
引用文献7には,図面とともに,次の記載がある。
ア 「【0001】
【産業上の利用分野】本発明は,半導体装置,特に,表面実装形パッケージを備えている半導体装置における放熱性能を向上させるとともに,樹脂封止パッケージから突出されているリードのアウタ部の曲がり不良を防止する技術に関し,例えば,放熱フィンを備えている低熱抵抗形半導体装置に利用して有効なものに関する。」
イ 「【0033】そして,このようにして樹脂成形されたパッケージ19の内部には,図5?図7に示されているように,ペレット12,リード9のインナ部9a,ボンディングワイヤ13,および放熱フィンリード7が樹脂封止されることになる。この状態において,各放熱フィンリード7における外側端部側に形成された放熱フィン8は樹脂封止パッケージ19のコーナ部からそれぞれ突出された状態になっている。」
(2)引用発明7
前記(1)より,引用文献7には次の発明(以下,「引用発明7」という。)が記載されていると認められる。
「各放熱フィンリードにおける外側端部側に形成された放熱フィンは樹脂封止パッケージのコーナ部からそれぞれ突出された状態になっている半導体装置。」
8 引用文献8の記載
(1)引用文献8
引用文献8には,図面とともに,次の記載がある。
ア 「【技術分野】
【0001】
本発明は,ダイパッド(半導体素子搭載部)が露出するタイプの半導体装置のバリ抑制方法に関する。」
イ 「【0020】
続いて,添付した図面を参照しながら,本発明を具体化した実施の形態について説明する。
図1(A)?(C)に示すように,本発明の第1の実施の形態に係るリードフレーム10は,使用にあっては底面が露出するダイパッド11を有している。このリードフレーム10はパンチとダイを用いるプレス加工によって製造され,ダイパッド11の他に,リード13,サポートリード14を有している。
・・・
【0023】
このリードフレーム10を用いた,図2(A)に示すような本発明の第2の実施の形態に係る半導体装置20及びこれを製造する方法について説明する。
まずは,リードフレーム10のダイパッド11上に半導体素子21を固定し,半導体素子21と各リード13とをボンディングワイヤ(図示せず)によって連結する。この後,この中間製品を下型と上型(図示せず)に入れて,樹脂封止を行う。なお,金型内に中間製品を入れて樹脂を注入することは周知であるので,詳しい説明は省略する。」
ウ 図2(A)には,ダイパッド11に連結したサポートリード14が樹脂封止から突出することが,記載されていると認められる。
(2)引用発明8
前記(1)より,引用文献8には次の発明(以下,「引用発明8」という。)が記載されていると認められる。
「ダイパッドに連結したサポートリードが樹脂封止から突出している半導体装置。」
9 引用文献9の記載
(1)引用文献9
引用文献9には,図面とともに,次の記載がある。
ア 「【0001】
【産業上の利用分野】本発明は,樹脂封止型半導体装置に関し,特に封止樹脂にクラックの発生するのを抑制するようにしたリードフレームの構造に関する。」
イ 「【0007】
【実施例】次に,本発明の実施例について図面を参照して説明する。
[第1の実施例]図1(a),(b)は,本発明の第1の実施例の樹脂封止工程終了後でリード成形工程前の状態を示す平面図と,そのX-X′線での断面図である。この実施例は,QF(Quad Flat)タイプのパッケージに関するものである。同図に示されるように,リードフレームのアイランド2は,4本の吊りピン2aにより保持されており,その四辺の周辺部は,Aに示すように,凹凸に加工されている。この凹凸は,アイランドの周辺に沿って奥行d,幅Wの凹部2bをピッチPで設けたことにより形成されたものである。アイランド2の四辺の外側には複数のインナリード3が放射状に配置されている[簡単のために,図1(a)では,左右辺のインナリードのみを示し上下辺のインナリードの図示は省略されている]。このリードフレームは,パンチ法あるいはエッチング法により形成されるが,上記公報に記載されたリードフレームと異なり,従来の製造工程に何らの変更も加えることなしに形成することができる。
【0008】アイランド2の中央部分にペレット1を樹脂ペースト等を用いてマウントし,続いて,リードフレームのインナリード3とペレット1のパッド1aとをAu線等のボンディングワイヤ4を用いて接続する(図示されていないがペレット1の上下辺にもパッドが形成されており各パッドは図示されていないインナリードと接続される)。次に,トランスファモールド法によりエポキシ系樹脂からなる封止樹脂5によりペレット1を封入して図示の半導体装置を得る。その後,リードフレームの切断・成形を行う。」
ウ 図1には,吊りピン2aが封止樹脂5から突出すること,が記載されていると認められる。
(2)引用発明9
前記(1)より,引用文献9には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「アイランドは4本の吊りピンにより保持され,吊りピンは封止樹脂から突出している半導体装置。」
10 引用文献10の記載
(1)引用文献10
本願の出願前に日本国内において頒布された刊行物である特開2009-266934号公報(以下,「引用文献10」という。)には,図面とともに,次の記載がある。
ア 「【技術分野】
【0001】
本発明は,モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。」
イ 「【0033】
また,図1に示されるように,低電位基準回路部LVから高電位基準回路部HVを含むように,支持基板2の裏面全面に裏面電極30が配置されている。この裏面電極30は,GNDに接続(接地)されている。このため,支持基板2は,低電位基準回路部LVから高電位基準回路部HVにわたる全域において,電位がGNDとされている。
【0034】
このように構成された半導体装置では,支持基板2を高抵抗(比抵抗が100Ωcm以上)にしつつ,支持基板2の電位をGNDに固定(接地)している。このため,以下のような効果を得ることができる。これについて,図3?図5を参照して説明する。
【0035】
図3は,低電位基準回路部LV側と高電位基準回路部HV側それぞれについて,変位電流の支持基板濃度依存性をシミュレーションによって調べた結果を示したグラフである。具体的には,dv/dtサージが印加された際に流れる変位電流が支持基板2の不純物濃度を変化させた場合にどのように変化するかについて,本実施形態のように支持基板2の電位をGNDに固定した場合とフローティングとした場合それぞれについて調べた。その結果,図3に示されるように,低電位基準回路部LVでは,支持基板2の電位をGNDに固定すると,フローティングにした場合と比較して,不純物濃度が変化しても全体的に変位電流を小さくすることができるが,高電位基準回路部HVでは,支持基板2の電位をGNDに固定すると,フローティングにした場合と比較して,不純物濃度が1×10^(14)cm^(-3)以下であれば変位電流はほぼ同等であるが,不純物濃度が1×10^(14)cm^(-3)以上であれば変位電流が大きくなることが確認された。このことから,支持基板2の不純物濃度を1×10^(14)cm^(-3)以下とし,かつ,支持基板2の電位をGNDにすることにより,低電位基準回路部LVと高電位基準回路部HVの双方において変位電流を抑制することができる。」
(2)引用発明10
前記(1)より,引用文献10には,次の発明(以下,「引用発明10」という。)が記載されていると認められる。
「低電位基準回路部から高電位基準回路部を含むように,支持基板の裏面全面に裏面電極が配置され,この裏面電極が接地されている半導体装置。」

第6 判断
1 本願発明1について
(1)本願発明1と引用発明2との対比
ア 引用発明2の「ダイパッド」,「8番リード」,「9番リード」,「リード56」及び「半導体チップをモールドしたパッケージ」は,それぞれ本願発明1の「基板搭載部材」,「第1リード」,「第2リード」,「導通部材」及び「前記半導体チップを封止する封止樹脂」に相当し,引用発明2の「半導体チップ」は,「ダイパッドにのせられた」ものであり,さらに前記第5の2(1)コを考慮すれば,引用発明2は,本願発明1の「第1主面を有する基板搭載部材と,前記基板搭載部材から離間した第1リードと,前記基板搭載部材から離間した第2リードと,第1端及び前記第1端の反対側の第2端を有する導通部材と,第1面を有し,前記第1面が前記第1主面に対向するように前記基板搭載部材に搭載された半導体チップと,前記半導体チップを封止する封止樹脂と,を備え」を満たす。
イ 引用発明2の「半導体チップ」は,「支持基板,埋め込み絶縁層,1次側回路領域と2次側回路領域が設けられた半導体層から構成されたSOI基板と,半導体層の1次側回路領域と2次側回路領域を分離する絶縁分離溝と,1次側回路領域の接地端子電極と,2次側回路領域の接地端子電極とを備え」るから,前記第5の2(1)クを考慮すれば,本願発明1の「前記半導体チップは,前記第1面を有する半導体基板,前記半導体基板上に形成された埋込絶縁層,及び前記埋込絶縁層上に形成された半導体層を有する基板と,前記半導体層に前記埋込絶縁層に達するように埋め込まれ,前記半導体層の第1回路形成領域と第2回路形成領域との間を絶縁する分離用絶縁層と,前記第1回路形成領域を用いて形成された第1回路と,前記第2回路形成領域を用いて形成された第2回路と,前記第1回路形成領域に接続する第1電極パッドと,前記第2回路形成領域に接続する第2電極パッドと,を備え」を満たす。
ウ 引用発明2において,「半導体チップ」は「ダイパッドにのせられ」,「8番リードは第1回路領域の接地端子電極と接続し,9番リードは第2回路領域の接地端子電極と接続し」,さらに,前記第5の2(1)オを考慮すれば,本願発明1における「前記半導体基板は,前記基板搭載部材に電気的に接続し,前記第1電極パッドは,前記第1リードに電気的に接続し,前記第2電極パッドは,前記第2リードに電気的に接続し」を満たす。
エ 引用発明2の「リード56」は,前記第5の2(1)コを考慮すれば,本願発明1の「前記導通部材の前記第1端は,前記基板搭載部材に接続し,前記導通部材の前記第2端は,前記封止樹脂の外側にあり」を満たす。
オ 引用発明2の「1次側回路領域の接地端子電極と,2次側回路領域の接地端子電極」は,それぞれ「接地端子」であるから,電気的に接続されたリードを経由して外部から,それぞれ接地電位が与えられることは,当業者に自明であり,すると本願発明1の「前記第1リードには,前記半導体チップ及び前記第1リードの外部から第1電位が与えられ,前記第2リードには,前記半導体チップ及び前記第2リードの外部から第2電位が与えられ」,「前記第1電位は,前記第1回路の基準電位であり,前記第2電位は,前記第2回路の基準電位である」を満たす。
カ 引用発明2において,「各回路領域の接地端子電極と支持基板の間に外付けの容量を接続し,外付け容量の容量値で電圧分担が決まり」(前記第5の2(1)オ),この決まった電位が支持基板に与えられるから,下記相違点を除いて,本願発明における「前記導通部材には,前記半導体チップ及び前記導通部材の外部から第3電位が与えられ」を満たす。
キ すると,本願発明1と引用発明2とは,下記クの点で一致し,下記ケの点で相違する。
ク 一致点
「第1主面を有する基板搭載部材と,
前記基板搭載部材から離間した第1リードと,
前記基板搭載部材から離間した第2リードと,
第1端及び前記第1端の反対側の第2端を有する導通部材と,
第1面を有し,前記第1面が前記第1主面に対向するように前記基板搭載部材に搭載された半導体チップと,
前記半導体チップを封止する封止樹脂と,
を備え,
前記半導体チップは,
前記第1面を有する半導体基板,前記半導体基板上に形成された埋込絶縁層,及び前記埋込絶縁層上に形成された半導体層を有する基板と,
前記半導体層に前記埋込絶縁層に達するように埋め込まれ,前記半導体層の第1回路形成領域と第2回路形成領域との間を絶縁する分離用絶縁層と,
前記第1回路形成領域を用いて形成された第1回路と,
前記第2回路形成領域を用いて形成された第2回路と,
前記第1回路形成領域に接続する第1電極パッドと,
前記第2回路形成領域に接続する第2電極パッドと,
を備え,
前記半導体基板は,前記基板搭載部材に電気的に接続し,
前記第1電極パッドは,前記第1リードに電気的に接続し,
前記第2電極パッドは,前記第2リードに電気的に接続し,
前記導通部材の前記第1端は,前記基板搭載部材に接続し,
前記導通部材の前記第2端は,前記封止樹脂の外側にあり,
前記第1リードには,前記半導体チップ及び前記第1リードの外部から第1電位が与えられ,
前記第2リードには,前記半導体チップ及び前記第2リードの外部から第2電位が与えられ,
前記導通部材には,前記半導体チップ及び前記導通部材の外部から第3電位が与えられ,
前記第1電位は,前記第1回路の基準電位であり,
前記第2電位は,前記第2回路の基準電位である,
半導体装置。」
ケ 相違点
本願発明1においては「前記第3電位は,前記第1電位及び前記第2電位のいずれとも異なる固定電位である」のに対し,引用発明2においてはそうではない点。
(2)相違点について
前記第5の1,3ないし10で示したように,前記相違点に係る構成について,引用文献1,3ないし10には記載も示唆もない。
そして,本願発明1は前記相違点に係る構成を備えることにより,「半導体基板を介して,第1回路から第2回路にノイズが伝播することを抑制できる」(本願明細書段落【0006】)という格別の効果を奏するものと認められる。
(3)小括
以上のとおりであるから,本願発明1は,引用文献2,1,3ないし10に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない。
2 本願発明2ないし5について
本願発明2ないし5は,本願発明1を引用するものであり,本願発明1の発明特定事項をすべて含みさらに他の発明特定事項を付加したものに相当するから,前記1と同様の理由により,引用文献2,1,3ないし10に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
3 特許請求の範囲の記載不備について
当審補正によって,当審補正前の請求項1に記載された「前記第3電位は,前記第1電位及び前記第2電位のいずれからも独立している」は,「前記第3電位は,前記第1電位及び前記第2電位のいずれとも異なる固定電位である」に補正された。
よって,請求項1及びこれを引用して記載した請求項2ないし5について,その発明は発明の詳細な説明に記載されたものとなり,その記載は明確なものとなった。

第7 原査定の理由についての判断
当審補正により,補正後の請求項1ないし5は,「前記第3電位は,前記第1電位及び前記第2電位のいずれとも異なる固定電位である」という技術的事項を有するものとなった。当該「前記第3電位は,前記第1電位及び前記第2電位のいずれとも異なる固定電位である」は,原査定における引用文献1ないし9には記載されておらず,本願出願前における周知技術でもないので,本願発明1ないし5は,当業者であっても,原査定における引用文献1ないし9に基づいて容易に発明できたものではない。
したがって,原査定を維持することはできない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-12-04 
出願番号 特願2013-54817(P2013-54817)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 宇多川 勉  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
鈴木 匡明
発明の名称 半導体装置  
代理人 天城 聡  
代理人 速水 進治  
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