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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1336113
審判番号 不服2017-1666  
総通号数 218 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-02-23 
種別 拒絶査定不服の審決 
審判請求日 2017-02-03 
確定日 2018-01-23 
事件の表示 特願2015- 85626「半導体装置」拒絶査定不服審判事件〔平成27年 9月17日出願公開,特開2015-165586,請求項の数(1)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成23年3月 9日を出願日とする特願2011-50991号(国内優先権主張 平成22年 3月19日,以下,左の日を「本願優先日」という。)の出願の一部を平成27年 4月20日に新たに出願したものであって,その手続の経緯は以下のとおりである。
平成27年 5月18日 審査請求・上申書
平成28年 3月14日 拒絶理由通知
平成28年 6月30日 意見書
平成28年11日 1日 拒絶査定(以下,「原査定」という。)
平成29年 2月 3日 審判請求・手続補正
平成29年 5月 1日 上申書
平成29年 9月15日 拒絶理由通知(以下,「当審拒絶理由」という。)
平成29年11月16日 意見書・補正書

第2 原査定の概要
原査定の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

●理由(特許法第29条第2項)について

・請求項1-4
・引用文献等 A,B
出願人は,平成28年 6月30日付け意見書において『まず,引用発明Aにおいて,第2のトランジスタの第2のチャネル形成領域に相当する書き込みトランジスタ(T2)のチャネル形成領域は,シリコン単結晶層47を形成し,その後,ゲート絶縁膜48,ゲート電極49を形成し,ゲート電極をマスクとして不純物イオンを打ち込み,不純物領域501と502を形成しています(引用文献A 第4項右上第15行目?同第19行目,第6項右上第13行?第6項左下第12行,図1(a),図4参照)。つまり,引用発明Aの書き込みトランジスタ(T2)は,不純物イオンを打ち込むことで,第1導電型領域10,11又は不純物領域501,502に導電性を付与して,第1のトランジスタのゲート電極0又はゲート電極442と電気的な接続を可能にしています。
そして,引用発明Aには,半導体層としてシリコンを用いた時に,不純物を打ち込むことで導電性を付与することのみ記載されているだけで,半導体層に酸化物半導体を用いた時に,どのように導電性を付与するかは,一切記載も技術思想も開示されていません。
次に,引用発明Bには,半導体層として酸化物半導体を用いた際に,酸化物半導体の導電率の制御について,成膜時の酸素分圧や,水素イオン注入を行い,酸化物半導体層全体の導電率の制御が記載されているのみで,酸化物半導体層の部分的な導電率の制御については一切記載も技術思想も開示されていません。
つまり,引用発明Bでは,半導体層においては,チャネル形成領域もそれ以外の領域も同じ導電率を有する膜となっています。そのため,引用発明Bにおいて,チャネル形成領域以外に導電性を付与しようとすると,チャネル形成領域にも導電性が付与されてしまい,トランジスタとして機能しなくなってしまいます。逆に,チャネル形成領域に半導体特性を示す導電性を付与すると,チャネル形成領域以外の領域には導電性が付与されません。
従って,引用発明Aに,引用発明Bの酸化物半導体を組み合わせてしまうと,引用発明Aの書き込みトランジスタ(T2)と,第1のトランジスタのゲート電極との電気的な接続が不可能になる,若しくは,書き込みトランジスタ(T2)が機能しなくなるので,当業者は引用発明Aに引用発明Bの構成を採用する事はしないものと思料します。』旨,主張している。
しかし,引用文献Bの段落0129に,「また,ソース電極13,ドレイン電極14,ゲート電極15の材料は,良好な電気伝導性とチャネル層への電気接続を可能とするものであれば特にこだわらない。」とあるように,酸化物半導体からなるチャネル層と電極とが電気接続が可能であることが記載されており,引用発明Aにおける第2のトランジスタとして,引用発明Bの酸化物半導体を用いたトランジスタを採用した際に,第1のトランジスタのゲート電極と第2のトランジスタのソース電極又はドレイン電極を電気的に接続することは当業者ならば容易である。
したがって,出願人の主張は,採用できない。
よって,請求項1-4に係る発明は,引用文献A,Bに記載された発明に基づいて,当業者であれば容易になし得たものであるから,依然として,特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
A.特開昭62-274773号公報
B.特開2007-103918号公報

第3 当審拒絶理由の概要
当審拒絶理由の概要はつぎのとおりである。

1.(サポート要件)本件出願は,特許請求の範囲の記載が下記の点で不備のため,特許法第36条第6項第1号に規定する要件を満たしていない。

2.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・理由 1(サポート要件)
・請求項 1
請求項1に係る発明において「第2のトランジスタのオフ電流は,ドレイン電圧+1Vのとき,ゲート電圧が-5Vから-20Vの範囲で,1×10^(-18)A/μmであること」という点は,明細書段落【0175】の「高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して,チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図11に示す。図11において,横軸はゲート電圧VG,縦軸はドレイン電流IDである。ドレイン電圧VDが+1Vまたは+10Vの場合,ゲート電圧VGが-5Vから-20Vの範囲では,トランジスタのオフ電流は,検出限界である1×10^(-12)A以下であることがわかった。また,トランジスタのオフ電流(ここでは,単位チャネル幅(1μm)あたりの値)は1aA/μm(1×10^(-18)A/μm)以下となることがわかった。」という記載を根拠とするものと認められる。
しかし,当該記載は,請求項1に係る「半導体装置」とは異なるサイズのトランジスタを用いた測定器の検出限界値を示しているに過ぎず,「第2のトランジスタ」のオフ電流特性とは無関係な値である。
したがって,請求項1における記載されたオフ電流特性の範囲の第2のトランジスタに関する記載は明細書になく,サポート要件を満たさない。

・理由 2 (進歩性)
・請求項 1
・引用文献 1-3
・備考
引用文献1の,特に第1図(c)には,トランジスタT1(請求項1において「第1のトランジスタ」に相当。また,引用文献1の第4頁左下欄20行?同頁右上欄1行には,トランジスタT1はpチャネルとしてもよいことが記載されている。),トランジスタT2(請求項1において,下記相違点を除き「第2のトランジスタ」という点で一致),絶縁膜20を介してトランジスタT1のゲート電極と基準電位線18をオーバラップされたキャパシタ(請求項1の「容量素子」に相当),ゲート電極0(請求項1において「第1の導電層」に相当),半導体薄膜9(請求項1において,下記相違点を除き「第2の導電層」と一致),基準電位線18(請求項3において「第3の導電層」)からなり,ゲート電極0と半導体薄膜9,半導体薄膜9と基準電位線18とは,各々重なる領域を有する半導体装置が開示されている。
請求項1に係る発明と引用文献1に記載された発明とを対比すると以下の点で相違する。
相違点
請求項1に係る発明では,第2のトランジスタは,Inと,Gaと,Znとを有する酸化物半導体で,オフ電流は,ドレイン+1Vのとき,ゲート電圧が-5Vから-20Vの範囲で1×10^(-18)A/μmであるのに対して,引用文献1に記載された発明では,トランジスタT2はシリコントランジスタであり,オフ電流特性について明記されていない点。
以下,前記相違点について検討する。
引用文献2の,特に,【0048】及び図8には,2つのトランジスタと容量素子から構成されるメモリ素子において,スイッチングトランジスタ101(請求項1において「第2のトランジスタ」に相当。)のオフ電流特性として10^(-18)A以下程度が目安となることが記載されており,また,引用文献3の,特に,【0060】?【0064】には,Inと,Gaと,Znとを有する酸化物半導体をチャネル層に用いたトランジスタのチャネルリーク電流値は10^(-18)A以下程度に抑えられることが記載されている。
したがって,引用発明1において,トランジスタT2のリーク電流を低減するために,引用文献2及び引用文献3に記載されたオフリーク電流特性を有するInと,Gaと,Znとを有する酸化物半導体を採用する事は,当業者が容易に想到し得た事項である。

引 用 文 献 等 一 覧
1.特開昭62-274773号公報(原査定の引用文献A)
2.特開2002-368226号公報
3.特開2009-277702号公報

第4 本願発明
本願の請求項1に係る発明(以下,「本願発明」という。)は,平成29年11月16日付けの手続補正で補正された請求項1に記載された事項により特定される発明であり,以下のとおりの発明である。(下線は当審において付加した。以下同じ。)

「【請求項1】
第1のトランジスタと,第2のトランジスタと,容量素子,第1の導電層と,第2の導電層と,第3の導電層とを有し,
前記第2のトランジスタのソース電極又はドレイン電極の一方は,前記容量素子の一方の電極と,前記第1のトランジスタのゲート電極と電気的に接続され,
前記第1のトランジスタは,第1のチャネル形成領域を有し,
前記第2のトランジスタは,第2のチャネル形成領域を有し,
前記第1のチャネル形成領域と,前記第2のチャネル形成領域とは,互いに異なる半導体材料を有し,
前記第1のトランジスタは,pチャネル型のトランジスタであり,
前記第2のトランジスタは,Inと,Gaと,Znと,を有する酸化物半導体を有し,
前記第1の導電層は,前記第1のトランジスタのゲート電極として機能する領域を有し,
前記第2の導電層は,前記第2のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し,
前記第3の導電層は,前記容量素子の他方の電極として機能する領域を有し,
前記第1の導電層は,前記第2の導電層と重なる領域を有し,
前記第2の導電層は,前記第3の導電層と重なる領域を有し,
前記第2のトランジスタのオフ電流は,10zA/μm以下であることを特徴とする半導体装置。」

第5 引用文献,引用発明等
1 原査定の引用文献Aについて
原査定の拒絶の理由で引用された,特開昭62-274773号公報(以下,「引用文献A」という。)は,当審拒絶理由の拒絶の理由で引用された引用文献1と同一であるから,詳細については,後記第5の3に記載する。

2 原査定の引用文献Bについて
(1)引用文献Bの記載事項
原査定の拒絶の理由で引用された,特開2007-103918号公報,(以下,「引用文献B」という。)には,図面とともに,次の記載がある。

ア 「【技術分野】
【0001】
本発明は,アモルファス酸化物からなる膜をチャネル層とした,表示デバイスなどに応用可能なトランジスタ特性を有する電界効果型トランジスタに関する。」

イ 「【0125】
このような水素原子を含有したアモルファス酸化物を薄膜トランジスタのチャネル層に適用することで,ヒステリシスの小さいトランジスタを再現良く作成することができる。」

ウ 「【0137】
具体的に,本実施形態に適用できるアモルファス材料は以下にあげる酸化物である。Ga-In-Zn酸化物,Sn-In-Zn酸化物,In-Zn-Ga-Mg酸化物,In酸化物,In-Sn酸化物,In-Ga酸化物,In-Zn酸化物,Zn-Ga酸化物,Sn-In-Zn酸化物などである。」

エ 「【0189】
トランジスタのオン・オフ比は,10^(6)超であった。」

(2)引用文献B発明
前記(1)より,引用文献Bには次の発明(以下,「引用発明B」という。)が記載されていると認められる。

Ga-In-Zn酸化物をチャネル層に用い,オン・オフ比は,10^(6)超である薄膜トランジスタ。

3 引用文献1について
(1)引用文献1の記載事項
当審拒絶理由で引用された,特開昭62-274773号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。なお,引用文献1は,原査定の拒絶の理由で引用された前記引用文献Aと同一である。

ア 「〔産業上の利用分野〕
本発明は三次元構造を有するMOSトランジスタを用いた半導体記憶装置に係り,特に高集積化に好適なダイナミック型ランダムアクセスメモリセルの構造に関する。
更に本発明では,集積度と信頼性の向上に好適な層間コンタクト構造に関する。
〔従来の技術〕
従来より,MOSトランジスタを用いたダイナミック型のランダムアクセスメモリセルの一つに3トランジスタ型メモリセルが知られている。第2図(a)はその等価回路構成を示したものであり,3つのトランジスタT1,T2,T3で1ビットを構成している。このセルでは,メモリ情報はトランジスタT2を介してデータ線21から書き込まれ,トランジスタT1のゲート容量Cgに電荷の形で貯えられる。またCgに貯えられた電荷に応じてT1はオン/オフするため,読み出しトランジスタT3をオンした時にデータ線21から基準電位線24に電流が流れるか否かによって,Cgに貯えられた情報を読み出すことができる。」(第2頁左下欄12行?同頁右下欄12行)

イ 「〔問題点を解決するための手段〕
上記目的は,三次元的に積層化された書き込みトランジスタT2の導電型と,下層の二つのトランジスタT1,T3の導電型を互いに異なるものにすることにより達成される。
第1図(a)に,本発明によるトランジスタ型メモリセルの基本的構造を示す。図において,1は第1導電型半導体基板,5は素子分離絶縁膜,15,16は層間絶縁膜,17,18は電極配線である。基板1の主面上には,ゲート電極8,絶縁膜6,第2導電型領域2,3から成る読み出しトランジスタT3が,またゲート電極0,絶縁膜7,第2導電型領域3,4から成る増幅機能を持ったトランジスタT1がそれぞれ配置されている。トランジスタT1とT3は第2導電型領域3を共有している。また,トランジスタT1,T3上には第2導電型半導体薄膜9が形成され,ゲート電極14,絶縁膜13,第1導電型領域10,11から成る書き込みトランジスタT2が設けられている。書き込みトランジスタT2は,ゲート電極0と電極配線17を接続している。電極配線17は更に第2導電型領域2と接触しており,メモリセルのデータとして働く。記憶情報は,データ線17から書き込みトランジスタT2を介して,トランジスタT1のゲート容量に書き込まれる。この時,ゲート電極14は書き込みワード線として働く。書き込まれた情報はゲート電極8を活性化して読み出しトランジスタT3を導通させた時,データ線17から電極配線18に流れる電流の有無(あるいは大小)によって判定される。ゲート電極8は読み出しワード線,第2導電型領域4および電極配線18は基準電位線として機能とする。記憶保持状態においては,トランジスタT2,T3をいずれもカットオフに保つ。
第3図は,本発明による3トランジスタ型メモリセルの動作に必要な端子電圧(書き込みワード線,読み出しワード線,およびデータ線電位)を示したものである。3つのトランジスタT1?T3はいずれもエンハンスメント型であると仮定している。(a)は,トランジスタT1,T3がNチャネル,T2がPチャネルの場合,(b)はその逆の場合である。(a),(b)いずれにおいても,書き込みワード線と読み出しワード線の活性化する電圧が互いに反対になっているのが,従来技術の3トランジスタ型メモリセルの場合と異なる点である。
第1図(b)および(c)は,本発明による3トランジスタ型メモリセルにおいて,情報を蓄える蓄積ゲート容量値を増加させる工夫を施したものである。
第1図(b)は,基板1の主面上に第2導電型領域3および4を分断する溝19を掘り,その側面および底面をトランジスタT1のチャネルとして用いることを特徴としている。T1のゲート電極0は,絶縁膜7を介して溝の中に埋め込まれているため,実効的なゲート面積が増大し,蓄積容量増加が実現されている。
一方,第1図(c)では,絶縁膜20を介して,トランジスタT1のゲート電極0と基準電位線である電極線18をオーバーラップさせることにより,蓄積容量値の増大が可能になっている。」(第4頁右上欄1行?同頁右下欄20行)

ウ トランジスタT1は,第2導電型領域3,4をソース,ドレイン領域とする「第2導電型チャネルのトランジスタ」と認められ,トランジスタT2は,第1導電型領域10,11をソース,ドレイン領域とする「第1導電型チャネルのトランジスタ」と認められる点を考慮すると,図1(c)には,以下の事項が記載されていると認められる。

トランジスタT1と,トランジスタT2と,トランジスタT1のゲート容量Cg,ゲート電極0,第2導電型半導体薄膜9に形成された第1導電型領域11,基準電位線18とを有し,
前記トランジスタT2のソース電極又はドレイン電極の一方は,前記トランジスタT1のゲート容量Cgの一方の電極と,前記トランジスタT1のゲート電極と電気的に接続され,
前記トランジスタT1は,第2導電型チャネルのトランジスタであり,
前記トランジスタT2は,第1導電型チャネルのトランジスタであり,
前記ゲート電極0は,前記トランジスタT1のゲート電極として機能する領域を有し,
前記第1導電型領域11は,前記トランジスタT2のソース電極又はドレイン電極の一方として機能する領域を有し,
前記基準電位線18は,第1導電型領域11とオーバラップする領域でトランジスタT1のゲート容量Cgの他方の電極として機能する領域を有し,
前記ゲート電極0は,前記第1導電型領域11と重なる領域を有し,
前記第1導電型領域11は,前記基準電位線18と重なる領域を有する,半導体記憶装置。

エ 図2には,以下の事項が記載されていると認められる。

トランジスタT1と,トランジスタT2と,トランジスタT1のゲート容量Cgを含む3トランジスタメモリセルにおいて,
前記トランジスタT2のソース電極又はドレイン電極の一方は,前記ゲート容量Cgの一方の電極と,前記トランジスタT1のゲート電極と電気的に接続されていることを含む,3トランジスタメモリセル。

オ 図3(b)には,以下の事項が記載されていると認められる。

3トランジスタメモリセルにおいて,トランジスタT1,T3がPチャネル,トランジスタT2がNチャネルの場合のメモリセルの動作に必要な端子電圧。

(2)引用発明1
前記(1)より,トランジスタT1とトランジスタT2の導電型について前記(1)イ,オの記載を考慮すると,「第1導電型」が「n型」,「第2導電型」が「p型」と解されるので,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。

トランジスタT1と,トランジスタT2と,トランジスタT1のゲート容量Cg,ゲート電極0,第2導電型半導体薄膜9に形成された第1導電型領域11,基準電位線18とを有し,
前記トランジスタT2のソース電極又はドレイン電極の一方は,前記トランジスタT1のゲート容量Cgの一方の電極と,前記トランジスタT1のゲート電極0と電気的に接続され,
前記トランジスタT1は,pチャネル型のトランジスタであり,
前記トランジスタT2は,nチャネル型のトランジスタであり,
前記ゲート電極0は,前記トランジスタT1のゲート電極として機能する領域を有し,
前記第1導電型領域11は,前記トランジスタT2のソース電極又はドレイン電極の一方として機能する領域を有し,
前記基準電位線18は,第1導電型領域11とオーバラップする領域でトランジスタT1のゲート容量Cgの他方の電極として機能する領域を有し,
前記ゲート電極0は,前記第1導電型領域11と重なる領域を有し,
前記第1導電型領域11は,前記基準電位線18と重なる領域を有する半導体記憶装置。

4 引用文献2について
(1)引用文献2の記載事項
当審拒絶理由で引用された,特開2002-368226号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。

ア 「【0001】
【発明の属する技術分野】本発明は,半導体装置,半導体記憶装置及びその製造方法,並びに携帯情報機器に関する。より具体的には,例えば,多結晶シリコンからなるチャネルをもつ電界効果トランジスタ及び上記電界効果トランジスタを用いたメモリ素子に関する。また,そのようなメモリ素子を有する携帯情報機器に関する。」

イ 「【0046】まず,本実施の形態2の半導体記憶装置の構成を説明する。本実施の形態2の半導体記憶装置は,実施の形態1の半導体装置をスイッチングトランジスタとして用いたメモリ素子である。本実施の形態2のメモリ素子は,第2の電界効果トランジスタとしてのスイッチングトランジスタ101と,第1の電界効果トランジスタとしての読み出しトランジスタ102との2個の電界効果トランジスタで構成されている。読出しトランジスタ102には浮遊ノードである電荷蓄積ノード123があり,電荷蓄積ノード123にはスイッチングトランジスタ101が接続され,更に第2のビット線としての書込みビット線113に接続されている。スイッチングトランジスタ101のゲート電極は第2のワード線としての書込みワード線111に接続され,読出しトランジスタ102のゲート電極は第1のワード線としての読出しワード線112に接続されている。読出しトランジスタ102のソース電極及びドレイン電極は,それぞれ電源線114及び読出しビット線(第1のビット線)115に接続されている。多結晶シリコン薄膜135(図5参照)は,電荷蓄積ノード(スイッチングトランジスタのソース領域またはドレイン領域の一方)123,スイッチングトランジスタのチャネル領域122,及びスイッチングトランジスタのソース領域またはドレイン領域の他方121を構成する。131はウェル領域,132は素子分離領域,133は絶縁膜,134はスイッチングトランジスタのソース領域またはドレイン領域の他方121と書込みビット線113とを接続するコンタクト孔である。なお,図8中のC1及びC2は,電荷蓄積ノード123と,読み出しワード線112に接続された読み出しトランジスタ102のゲート電極との間の静電容量,及び,電荷蓄積ノード123と読み出しワード線112に接続された読み出しトランジスタ102のゲート電極との間の静電容量をそれぞれ表している。」

ウ 「【0048】スイッチングトランジスタ101のチャネル領域122は多結晶シリコンからなる。チャネル領域122の厚さTが5nm以下であれば,スイッチングトランジスタのオフリークは10^(-18)A以下に抑えられるので,(C1+C2)が1×10^(-14)Fであり,書き込み時の書き込みビット線113の電圧が1Vとすると,電荷蓄積ノード123の電荷が全て逃げるまでには10^(4)秒程度の時間がかかることになる。」

エ 図8には,以下の事項が記載されていると認められる。

第1の電界効果トランジスタ102,スイッチングトランジスタ101,電荷蓄積ノード123と読み出しワード線112に接続された読み出しトランジスタ102のゲート電極との間の静電容量C1とを備えたメモリ素子。

(2)引用発明2
前記(1)ウの「オフリーク」は,本願発明の「オフ電流」と同義であるから,前記(1)より,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。

第1の電界効果トランジスタ102,スイッチングトランジスタ101,電荷蓄積ノード123と読み出しワード線112に接続された読み出しトランジスタ102のゲート電極との間の静電容量C1とを備えたメモリ素子において,多結晶シリコン薄膜135からなるスイッチングトランジスタ101のチャネル領域122の厚みを5nm以下とすることでスイッチングトランジスタのオフ電流を10^(-18)A程度以下に抑える技術。

5 引用文献3について
(1)引用文献3の記載事項
当審拒絶理由で引用された,特開2009-277702号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。

ア 「【技術分野】
【0001】
本発明は,半導体を利用した半導体素子の閾値電圧の制御方法に関する。」

イ 「【0060】
さらに,半導体がTFTのチャネル層に用いられる場合,半導体のバンドギャップが2eV以上であることがより好ましい。なぜなら,TFTがオフ状態のときのチャネルリーク電流は半導体のバンドギャップに依存すると考えられるからである。具体的には,次式によってチャネルリーク電流Ioff(A)を見積もることができる。
【0061】
Ioff=q(ni(μe+μh))・(W/L)・d・Vds
【0062】
ここで,qは素電荷である。niは真性キャリア密度=(NcNv)1/2・exp(-Eg/2kT)[Nc:伝導帯端の状態密度,Nv:価電子帯端の状態密度,Eg:バンドギャップ,k:ボルツマン定数,T:絶対温度]である。μeは電子のドリフト移動度である。μhはホールのドリフト移動度である。WはTFTのチャネル幅である。LはTFTのチャネル長である。dはチャネル層の厚さである。VdsはTFTのドレイン-ソース電圧である。
【0063】
上式によりIoffのEgに対する依存性を見積もる。d=20nm,W/L=4とし,Eg以外の材料定数をすべて単結晶シリコンにおけるものを用いると,Egが2eV程度よりも大きければIoffを10^(-18)A程度以下に抑えることができる。このTFTを通じて保持容量(静電容量1pF)への電位の書き込み・保持を行う場合,書き込まれた電位のチャネルリーク電流による変動を10^(6)s(=11.5日)後も1V以下に抑えることができる。これは,例えばTFTを表示装置のバックプレーン画素駆動回路に用いる場合,表示内容を数日程度保持できると考えられ有効である。
【0064】
さらに,In,Ga,Zn,Snのうち少なくともいずれかを含むワイドギャップ半導体は,上記の条件をすべて満たすため好ましい。具体的には,In-Ga-Zn-O(IGZO)などの酸化物半導体のほかに,例えばIn-Ga-As,In-Ga-Al-As,Ga-N,Zn-O,Zn-S,Zn-Seなどの構成元素を有する半導体を用いて本発明を実施することが可能であると考えられる。」

(2)引用発明3
前記(1)イにおいて「チャネルリーク電流Ioff」は,本願発明の「オフ電流」と同義であるから,前記(1)より,当審引用文献3には次の発明(以下,「引用発明3」という。)が記載されていると認められる。

In-Ga-Zn-O(IGZO)などの酸化物半導体をチャネル層に用いたTFTにおいて,オフ電流を10^(-18)A程度以下に抑えることができる技術。

第6 判断
1 本願発明の進歩性について
(1)本願発明と引用発明1の対比
ア 引用発明1の「トランジスタT1」,「トランジスタT2」は,各々本願発明の「第1のトランジスタ」,「第2のトランジスタ」に相当する。

イ 引用発明1の「トランジスタT1のゲート容量Cg」は,メモリすべき電荷を蓄積する容量として機能するから,本願発明の「容量素子」に相当する。

ウ 引用発明1の「ゲート電極0」は,トランジスタT1のゲートとして機能するから,本願発明の「第1の導電層」に相当し,前記アを考慮すると,本願発明の「第1の導電層は,第1のトランジスタのゲート電極として機能する領域を有し,」という点を満たす。

エ 引用発明1の「第2導電型半導体薄膜9に形成された第1導電型領域11」は,トランジスタT2のソース電極又はドレイン電極の一方として機能する領域を有するから,本願発明の「第2の導電層」に相当し,前記アを考慮すると,本願発明の「第2の導電層は,第2のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し,」という点を満たす。

オ 引用発明1の「基準電位線18」は,第1導電型領域11とオーバラップする領域でトランジスタT1のゲート容量Cgの他方の電極として機能する領域を有するので,本願発明の「第3の導電層」に相当し,前記イを考慮すると,本願発明の「第3の導電層は,容量素子の他方の電極として機能する領域を有し,」という点を満たす。

カ 引用発明1の「トランジスタT2のソース電極又はドレイン電極の一方は,トランジスタT1のゲート容量Cgの一方の電極と,トランジスタT1のゲート電極0と電気的に接続され,」という点は,本願発明の「第2のトランジスタのソース電極又はドレイン電極の一方は,容量素子の一方の電極と,第1のトランジスタのゲート電極と電気的に接続され,」という点を満たす。

キ 引用発明1の「トランジスタT1は,pチャネル型のトランジスタ」,「トランジスタT2は,nチャネル型のトランジスタ」は,「pチャネル型」を「第1のチャネル形成領域」,「nチャネル型」を「第2のチャネル形成領域」に対応させると,各々本願発明の「第1のトランジスタは,第1のチャネル形成領域を有し,」,及び「第2のトランジスタは,第2のチャネル形成領域を有し,」という点を満たす。さらに,引用発明1の「トランジスタT1は,pチャネル型のトランジスタ」である点は,前記アを考慮すると,本願発明の「第1のトランジスタは,pチャネル型のトランジスタであり,」という点と一致する。

ク 引用発明1の「ゲート電極0は,第1導電型領域11と重なる領域を有し,第1導電型領域11は,前記基準電位線18と重なる領域を有する」点は,前記ウないしオを考慮すると,本願発明の「第1の導電層は,第2の導電層と重なる領域を有し,第2の導電層は,前記第3の導電層と重なる領域を有する」という点を満たす。

ケ 引用発明1の「半導体記憶装置」は,半導体装置の一種であるから本願発明の「半導体装置」に相当する。

そうすると,本願発明と引用発明1とは下記コの点で一致し,サの点で相違する。

コ 一致点
「第1のトランジスタと,第2のトランジスタと,容量素子,第1の導電層と,第2の導電層と,第3の導電層とを有し,
前記第2のトランジスタのソース電極又はドレイン電極の一方は,前記容量素子の一方の電極と,前記第1のトランジスタのゲート電極と電気的に接続され,
前記第1のトランジスタは,第1のチャネル形成領域を有し,
前記第2のトランジスタは,第2のチャネル形成領域を有し,
前記第1のトランジスタは,pチャネル型のトランジスタであり,
前記第1の導電層は,前記第1のトランジスタのゲート電極として機能する領域を有し,
前記第2の導電層は,前記第2のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し,
前記第3の導電層は,前記容量素子の他方の電極として機能する領域を有し,
前記第1の導電層は,前記第2の導電層と重なる領域を有し,
前記第2の導電層は,前記第3の導電層と重なる領域を有する,半導体装置。」

サ 相違点
(相違点1)
本願発明では,第1のチャネル形成領域と,第2のチャネル形成領域とは,互いに異なる半導体材料を有し,第2のトランジスタは,Inと,Gaと,Znと,を有する酸化物半導体を有するのに対して,引用発明1では,この旨は明記されていない点。
(相違点2)
本願発明では,第2のトランジスタのオフ電流は,10zA/μm以下であるのに対して,引用発明1では,第2のトランジスタのオフ電流について明記されていない点。

(2)相違点についての検討
以下,相違点2について検討する。
相違点2に関し,スイッチングトランジスタとして機能する第2のトランジスタのオフ電流特性について,引用発明2及び引用発明3には,10^(-18)A程度以下に抑える技術について開示されているものの,オフ電流として10zA/μm以下という極微少の値まで小さくする点について,いずれの引用文献にも記載されておらず,また示唆もされてない。
そして,当該オフ電流特性を有することにより,本願発明には以下の様な格別な効果を奏する。
すなわち,酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため,これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり,リフレッシュ動作が不要となるか,または,リフレッシュ動作の頻度を極めて低くすることが可能となるため,消費電力を十分に低減することができる。また,電力の供給がない場合(ただし,電位は固定されていることが望ましい)であっても,長期にわたって記憶内容を保持することが可能である。(本願明細書【0026】参照)。

(3)まとめ
したがって,本願発明は,他の相違点について検討するまでもなく,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

2 記載不備について
請求項1に記載されていた「第1のトランジスタのオフ電流は,ドレイン電圧+1Vのとき,ゲート電圧が-5Vから-20Vの範囲で1×10^(-18)A/μmであること」は平成29年11月16日付けの補正により削除されて当審拒絶理由の理由1は解消した。

第7 原査定について
平成29年11月16日付けの補正により,補正後の請求項1は,「第2のトランジスタのオフ電流は,10zA/μm以下であること」という技術的事項を有するものとなった。当該技術的事項は,原査定における引用文献A(当審引用文献1)および引用文献Bに記載されておらず,本願優先日前における周知技術でもないので,本願発明は,当業者であっても,原査定における引用文献Aおよび引用文献Bに基づいて容易に発明できたものではない。
したがって,原査定の理由を維持することはできない。

第8 結言
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2018-01-09 
出願番号 特願2015-85626(P2015-85626)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
小田 浩
発明の名称 半導体装置  

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