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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G11C
管理番号 1337599
審判番号 不服2017-1905  
総通号数 220 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-04-27 
種別 拒絶査定不服の審決 
審判請求日 2017-02-09 
確定日 2018-03-06 
事件の表示 特願2015-528581「メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法」拒絶査定不服審判事件〔平成26年 2月27日国際公開,WO2014/031624,平成27年10月 8日国内公表,特表2015-529929,請求項の数(18)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年8月20日(パリ条約による優先権主張 外国庁受理2012年8月21日(以下,左の日を「本願優先日」という。),アメリカ合衆国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成28年 3月28日 審査請求・手続補正書
平成28年 4月15日 拒絶理由通知
平成28年 7月25日 意見書・手続補正書
平成28年10日 3日 拒絶査定(以下,「原査定」という。)
平成29年 2月 9日 審判請求・手続補正書
平成29年 9月12日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成29年12月18日 意見書・手続補正書

第2 原査定の概要
原査定の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

備考
●理由(特許法第29条第2項)について
・請求項1-25
・引用文献等 1
(請求項1-24について)
引用文献1(特に[0019],Fig.15,16等)には,斜め方向に配置された複数のブロック(個々のブロックが本願発明の「サブブロック」に相当する,なお,メタブロックが本願発明における「ブロック」に相当する)を同時アクセスするものが記載されている。
また,引用文献1([0035])には,1つの仮想ブロックアドレスで,特定のメタブロックに関連付けられた全ての物理ブロックの位置が決定されること,すなわち,複数のサブブロック(ブロック)が1つの論理レベルパターン(仮想ブロックアドレス)で選択可能な旨が記載されている。
ここで,出願人は意見書において,引用文献1のものは,複数の信号が一つの論理レベルパターンを示すことに応じて複数のサブブロックを選択するものではない旨(すなわち,メタブロック選択に複数のアドレス入力が必要である旨)を主張する。
しかしながら,上記検討の通り,引用文献1([0035])には,1つの仮想ブロックアドレスで,特定のメタブロックに関連付けられた全ての物理ブロックの位置が決定されること,すなわち,複数のサブブロック(ブロック)が1つの論理レベルパターン(仮想ブロックアドレス)で選択可能な旨が記載されているから,出願人の意見は採用できない。
したがって,請求項1-25に係る発明は,引用文献1に記載されたものに基づいて当業者が容易に想到し得たものである。
(請求項25について)
周知のスタックされた複数のアレイ構造に適用することは当業者には適宜なし得ることである。
したがって,請求項25に係る発明は,引用文献1に記載されたもの及び上記周知技術に基づいて当業者が容易に想到し得たものである。

引 用 文 献 等 一 覧
1.特表2007-520842号公報

第3 当審拒絶理由通知の概要
当審拒絶理由通知の概要は以下のとおりである。

1.(明確性)本件出願は,特許請求の範囲の記載が下記の点で不備のため,特許法第36条第6項第2号に規定する要件を満たしていない。
2.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・理由 1(明確性)
・請求項 1?28
(1)請求項1?18,25?27に係る発明は,いずれも「?の方法。」と記載されているが,何に関する方法なのかが明らかでない。
(2)請求項19?24,28において「?装置。」という記載は,どのようなレベルの装置を意味するのか,たとえばデバイスレベルの「装置」なのか,あるいはデバイスを内蔵する機器レベルの「装置」なのかその外延が明らかでない。
(3)請求項23において「システムを備える,?の装置。」というのは,どのようなシステムを備える装置を意味するのか明らかでない。
(4)請求項1,5,10,14,25,26において「一つの論理レベルパターンを示すこと」というのは,何を意味するのかが,明らかでない。(仮に,アドレス信号を意味するのであれば,現行の表現では,引用文献2の「バンクアドレス信号」も含まれる点に留意されたい。)

・理由 2(進歩性)
・請求項 1?28
・引用文献 2
・備考
引用文献2の,特に図2には,多バンク構成のDRAMの動作電流増加という技術的課題に対する具体的解決策として,複数の単位メモリセルアレイ(本願発明において「サブブロック」に相当)が複数の行及び列を成すように配置され構成されたメモリセルアレイ(本願発明において「メモリアレイ」に相当)において,1つの論理レベルパターンであるバンクアドレスに応じて,中央のインタフェース回路1を跨いで上下に,かつロウ・デコーダ4を跨いで左右に分割してレイアウトされた単位メモリセルアレイに同時にアクセス可能なメモリセルを備えたDRAM及びメモリセルへのアクセス方法が開示されている。(図2参照)
この時,各単位メモリセルアレイ間では,ワード線及びビット線は物理的に分断されていることから,本願発明のいう「メモリセル」が「同一の行及び同一の列にはない」に相当するものと解される。
また,図2は,単位メモリセルアレイがインタフェース回路1及びロウ・デコーダ4に対して対称的に配置されているが,段落【0071】には,「なお本発明は上記の実施の形態に限定されることはない。第1の実施の形態ではバンク・アドレスで選択される上下各2個の単位メモリセルアレイ3がインタフェース回路1に対して互いに対称の位置にあるものが選択される場合を説明したが,必ずしもこれに限定されるものではない。バンクアドレスで選択される単位メモリセルアレイがインタフェース回路の上下に分散配置されれば同様の効果を得ることができる。このとき,インタフェース回路の上下に分散配置される単位メモリセルアレイの数は,必ずしも同数である必要はない。」と記載されており,対称性を有しない場合,換言すれば,行や列が異なり得る,よりランダムな配置も示唆している点に留意されたい。

引 用 文 献 等 一 覧
2.特開2000-195252号公報

第4 本願発明
本願請求項1ないし18に係る発明(以下,「本願発明1」ないし「本願発明18」という。)は,平成29年12月18日付けの手続補正で補正された特許請求の範囲に記載された事項により特定される発明であり,以下のとおりの発明である。

「【請求項1】
複数の行及び列を成すように配列された多数のサブブロックを含むメモリアレイに対して所定の信号を発生することと,
前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックを選択し同時にアクセスすること,
とを含み,前記同時にアクセスされる複数のサブブロックは,前記複数のサブブロック内のどのサブブロックにおいても同一の行及び同一の列にはない,メモリデバイスをアクセスする方法。
【請求項2】
前記複数のサブブロックのうちの第1サブブロックは,前記複数のサブブロックのうちの第2サブブロックのｘ座標およびｙ座標と同じではないｘ座標およびｙ座標を有し,前記ｘ座標および前記ｙ座標は,デカルト座標系の一部である,請求項1に記載のメモリデバイスをアクセスする方法。
【請求項3】
前記複数のサブブロックのうちの第1サブブロックは,前記複数のサブブロックのうちの第2サブブロックの動径座標および角度座標と同じではない動径座標および角度座標を有する,請求項1に記載のメモリデバイスをアクセスする方法。
【請求項4】
複数の行および複数の列を成すように配列されて構成された多数のサブブロックを含むメモリアレイを備える装置においてメモリ要求を受信することと,
前記装置において前記メモリ要求を実行すること,を含み,
前記実行が,前記メモリアレイに対して所定の信号を発生し,前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロック内のデータに同時にアクセスすること,を含み,
前記同時にアクセスされる複数のサブブロックは,前記複数のサブブロック内のどのサブロックにおいても同一の行及び列にはない,メモリデバイスをアクセスする方法。
【請求項5】
前記アクセスすることは,前記複数のサブブロックのメモリセルに書き込むことを含む請求項4に記載のメモリデバイスをアクセスする方法。
【請求項6】
前記アクセスすることは,前記複数のサブブロックのメモリセルからデータを読み出すことを含む請求項4に記載のメモリデバイスをアクセスする方法。
【請求項7】
前記アクセスすることは,前記複数のサブブロックのメモリセルからデータを消去することを含む請求項4に記載のメモリデバイスをアクセスする方法。
【請求項8】
複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリアレイに対して所定の信号を発生し,前記所定の信号に応答して前記多数のサブブロックの中から複数のサブブロックに同時にアクセスすることを含み,
前記同時にアクセスされるサブブロックは,前記複数のサブブロック内のどのサブブロックにおいても同じ行及び列にはないように,前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている,メモリデバイスをアクセスする方法。
【請求項9】
前記複数のサブブロックにアクセスすることは,夫々電荷貯蔵セルを有する前記複数のサブブロックにアクセスすることをさらに含む,請求項8に記載のメモリデバイスをアクセスする方法。
【請求項10】
前記複数のサブブロックは,2次元アレイ内に設けられている,請求項8に記載のメモリデバイスをアクセスする方法。
【請求項11】
前記複数のサブブロックは,3次元アレイ内に設けられている,請求項8に記載のメモリデバイスをアクセスする方法。
【請求項12】
複数の行および複数の列を成すように配列された多数のサブブロックを有するメモリアレイに対して所定の信号を発生し,前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックへの同時アクセスを有効にするメモリデバイスをアクセスする方法であって,
前記所定の信号に応じて有効にされたサブブロックの各々は,アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し,前記有効にされた複数のサブブロックは,前記複数のサブブロックのどのサブブロックにおいても同じ行及び列にはない,メモリデバイスをアクセスする方法。
【請求項13】
前記複数のサブブロックを有効にすることは,デコーダ回路内の複数の復号信号に応答して,各有効にされたサブブロックにイネーブル信号を提供することをさらに含む,請求項12に記載のメモリデバイスをアクセスする方法。
【請求項14】
前記複数のサブブロックを有効にすることは,プログラミング電圧,リード電圧,または消去電圧を受信するように,前記サブブロック内のメモリセルに結合されたアクセス線を有効にすることをさらに含む,請求項12に記載のメモリデバイスをアクセスする方法。
【請求項15】
複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリセルアレイと,
複数の信号線と,
前記複数の信号上の所定の信号に基づいて前記多数のサブブロックの中から複数のサブブロックを同時に有効にするように構成されたデコード回路と,を含み,
同時に有効にされる前記サブブロックは,前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる,メモリデバイス。
【請求項16】
前記有効にされた前記複数のサブブロックは,有効にされないサブブロックのみに隣接する,請求項15に記載のメモリデバイス。
【請求項17】
前記サブブロックは,電荷捕獲トランジスタを備える,請求項15に記載のメモリデバイス。
【請求項18】
前記サブブロックは,フローティングゲートトランジスタを備える,請求項15に記載のメモリデバイス。」

第5 引用文献,引用発明等
1 原査定の引用文献1について
原査定で引用された,特表2007-520842号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)

ア 「【技術分野】
【0001】
本発明は,一般に,半導体不揮発性データ格納システムに関し,より具体的には,物理ブロックを,不揮発性データ格納システム中の欠陥に対応するより大きな論理構造に形成するためのシステムおよび方法に関する。」

イ 「【0019】
より高い効率のために,メモリシステムは,より大きい構造を導入することにより並列性を増大させることがよくある。例えば,書き込み,読み出し,またはその両方が並行して行える多数の半自律的なアレイを有するメモリシステムにおいて,異なるアレイからのブロックは,「メタブロック」構造にグループ化され,コントローラは,同時に操作される多重ブロックを考慮して,データの論理ブロックを対応する論理メタブロックに形成する。1つのメタブロックは,単一のメモリチップを有する複数のプレーンまたはいくつかのメモリチップを越えて分布された1つ以上のプレーンから形成することができる。このように,読み出し/プログラミング/消去が並列に行える複数の物理ブロック上に(論理的に)連続したセクタのグループを広がらせることにより,このグループは,最小回数の非並行な読み出し操作,プログラミング操作,または消去操作で,並行して読み出し/プログラミング/または消去されうる。この配置は,比較的大量のデータの論理的に隣接するセクタの連続的な読み出しおよび書き込みにとって有利である。」

ウ 「【0035】
本発明の1つの実施形態において,メタブロックの1つの特徴は,(第1の物理ブロックアドレスに関連付けられた)第1の仮想ブロックアドレスが,その特定のメタブロックに関連付けられた残りの物理ブロックの位置を決定するために必要な唯一の情報であり,残りのリンクされたメタブロックはリンキング・アルゴリズムにより決定されるということである。これにより,メタブロックを格納するために必要とされるデータのサイズが低減される。第1の物理ブロックにおいて欠陥が発生すると,そのメタブロック全体が無効になり,アドレス空間からマップアウトされる。というのは,利用可能なプレーンの各々を横断して配置されたメタブロックの残りの要素を示すためのどのような機構ももはやないからである。この例が,以下の図9の説明において示されている。」

前記アないしウの記載から,引用文献1には次の技術的事項が記載されていると認められる。

「半導体不揮発性データ格納システムに関し,書き込み,読み出し,またはその両方が並行して行える多数の半自律的なアレイを有するメモリシステムにおいて,異なるアレイからのブロックは,「メタブロック」構造にグループ化され,コントローラは,同時に操作される多重ブロックを考慮して,データの論理ブロックを対応する論理メタブロックに形成し,1つのメタブロックは,単一のメモリチップを有する複数のプレーンまたはいくつかのメモリチップを越えて分布された1つ以上のプレーンから形成することができる。また,メタブロックの1つの特徴は,(第1の物理ブロックアドレスに関連付けられた)第1の仮想ブロックアドレスが,その特定のメタブロックに関連付けられた残りの物理ブロックの位置を決定するために必要な唯一の情報であり,残りのリンクされたメタブロックはリンキング・アルゴリズムにより決定される。」

2 当審の引用文献2について
当審で引用された,特開2000-195252号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(1)引用文献2の記載事項
ア 「【0001】
【発明の属する技術分野】本発明は半導体記憶装置に係り,特に多バンク構成を有する半導体記憶装置におけるバンク・アドレスの割付けに関するものである。」

イ 「【0017】
【課題を解決するための手段】本発明の半導体記憶装置は,高速データ転送可能な多バンク構成DRAMの形成において,各バンクを構成する複数の単位メモリセルアレイの割付けが,インタフェース回路を挟んでその両側に配置される単位メモリセルアレイに分割して行われることに特徴がある。
【0018】なお,このとき1個のバンクを構成する単位メモリセルアレイの分割は,インタフェース回路の中心に対して互いに対角要素の位置にあるものを選択して,同-バンクに割り付けることを特徴とする。
【0019】具体的には本発明の半導体記憶装置は,半導体チップの中央部に配置されたインタフェース回路と,このインタフェース回路の両側に配置された複数の単位メモリセルアレイからなるバンクと,複数の前記バンクからなる多バンク構成の第1,第2のメモリセルアレイとを有し,同一バンク・アドレスにより活性化される前記複数の単位メモリセルが,前記第1,第2のメモリセルアレイに分割配置されることを特徴とする。
【0020】また,本発明の半導体記憶装置は,同一の前記バンクを構成する複数の単位メモリセルアレイの割付けが,前記第1のメモリセルアレイに含まれる少なくとも1つの単位メモリセルアレイと,前記第2のメモリセルアレイに含まれる少なくとも1つの単位メモリセルアレイとに分割してなされることを特徴とする。
(中略)
【0023】また,本発明の半導体記憶装置は,複数の単位メモリセルアレイからなるバンクと,複数の前記バンクからなる多バンク構成の第1,第2のメモリセルアレイとを具備し,縦横2辺からなる半導体チップの表面に形成された半導体記憶装置であって,長手方向が横の辺と平行になるように,半導体チップの中央部に配置されたインタフェース回路と,このインタフェース回路の縦方向の両側に,このインタフェース回路に対して互いに対称となるように配置された前記多バンク構成の第1,第2のメモリセルアレイとを備え,前記第1,第2のメモリセルアレイは,それぞれ前記バンクを構成する単位メモリセルアレイがマトリックス状に配列した構造を備え,前記第1,第2のメモリセルアレイは,前記マトリックス状に配列した単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダを介して互いに対向する構成部分をさらに備え,前記第1,第2のメモリセルアレイは,前記構成部分を横方向に折り返すようにパターン形成することにより拡張可能なパターン構造を有するものであって,かつ,前記インタフェース回路の縦方向の両側に,前記インタフェース回路に対して互いに対称となるように配置された,前記第1,第2のメモリセルアレイに属する構成部分全体を複数の単位メモリセルアレイからなるマトリックス状の配列とみなす場合に,同一バンクを構成する単位メモリセルアレイの割付けが,前記第1のメモリセルアレイの構成部分をなす単位メモリセルアレイの第1の列と,前記第2のメモリセルアレイの構成部分をなす単位メモリセルアレイの第2の列とにおける互いに対角要素の関係にある単位メモリセルアレイに分割してなされることを特徴とする。なお,請求項4に記載した半導体記憶装置の具体的構成は,第2の実施の形態に示されている。」

ウ 「【0044】第2の実施の形態では,図2にハッチで示すように,同一のバンクアドレスにより選択・活性化される4個の単位メモリセルアレイ3及びDQバッファ6が,インタフェース回路1の長手方向の中心線に対して対称の位置にある上下の単位メモリセルアレイ3のマトリックスの列に対して,交互に分割して割り付けられることに特徴がある。」

エ 「【0071】なお本発明は上記の実施の形態に限定されることはない。第1の実施の形態ではバンク・アドレスで選択される上下各2個の単位メモリセルアレイ3がインタフェース回路1に対して互いに対称の位置にあるものが選択される場合を説明したが,必ずしもこれに限定されるものではない。バンクアドレスで選択される単位メモリセルアレイがインタフェース回路の上下に分散配置されれば同様の効果を得ることができる。このとき,インタフェース回路の上下に分散配置される単位メモリセルアレイに同時にアクセス可能なメモリセルを備えたDRAM及びメモリセルの必ずしも同数である必要はない。」

オ 図2には以下のものが記載されていると認められる。

複数の行及び列を成すように多数の単位メモリセルアレイ3を含むメモリセルアレイ2を備えた多バンク構成のDRAMにおいて,同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3は,前記単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダ4を介して互いに対向する構成部分を備え,インタフェース回路1の上下に分散配置された多バンク構成のDRAM。

(2)引用方法発明
前記アないしオの記載から,引用文献2には以下の方法の発明(以下,「引用方法発明」という。)が記載されていると認められる。

「複数の行及び列を成すように多数の単位メモリセルアレイ3を含むメモリセルアレイ2を備えた多バンク構成のDRAMにおいて,バンクアドレスに応じて多数の単位メモリセルアレイ3から同一のバンクアドレスの複数の単位メモリセルアレイ3を同時に選択・活性化すること,前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3は,前記単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダ4を介して互いに対向する構成部分を備え,インタフェース回路1の上下に分散配置された多バンク構成のDRAMをアクセスする方法。」

(3)引用装置発明
前記アないしオから,引用文献2には,以下の発明(以下,「引用装置発明」という。)が記載されているものと認められる。

「複数の行及び列を成すように多数の単位メモリセルアレイ3を含むメモリセルアレイ2を備えた多バンク構成のDRAMにおいて,バンクアドレスに応じて多数の単位メモリセルアレイ3から同一のバンクアドレスの複数の単位メモリセルアレイ3を同時に選択・活性化すること,前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3は,前記単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダ4を介して互いに対向する構成部分を備え,インタフェース回路1の上下に分散配置された多バンク構成のDRAM。」

第6 判断
1 明確性について
平成29年12月18日の手続補正によって,請求項1ないし18に係る発明の明確性に関する拒絶理由は解消した。

2 進歩性について
(1)本願発明1について
ア 本願発明1と引用方法発明の対比
(ア)引用方法発明の「単位メモリセルアレイ3」,「メモリセルアレイ2」は,各々本願発明1の「サブブロック」,「メモリアレイ」に相当するので,引用方法発明の「複数の行及び列を成すように多数の単位メモリセルアレイ3を含むメモリセルアレイ2」は,本願発明1の「複数の行及び列を成すように配列された多数のサブブロックを含むメモリアレイ」に相当する。
(イ)引用方法発明の「多バンク構成のDRAM」は,DRAMがメモリデバイスであるから,本願発明1の「メモリデバイス」に相当する。
(ウ)引用方法発明の「バンクアドレス」は,「単位メモリセルアレイ3」を活性化・選択するための信号であり,活性化とは当該単位メモリセルアレイへの読み出し,書き込みを可能にすること,すなわちアクセス可能なことを含む概念であるから,下記相違点(1)の点を除き,本願発明1の「所定の信号」に相当する。
(エ)引用方法発明の「バンクアドレスに応じて多数の単位メモリセルアレイ3から複数の単位メモリセルアレイ3を同時に選択・活性化すること」は,前記(ア),(ウ)を考慮すると,本願発明1の「前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックを選択し,同時にアクセスすること」に相当する。
(オ)引用方法発明の「前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3」は,本願発明の1「前記同時にアクセスされる複数のサブブロック」に相当する。
(カ)引用方法発明の「多バンク構成のDRAMをアクセスする方法」は,前記(ウ)を考慮すると,本願発明1の「メモリデバイスをアクセスする方法」に相当する。
そうすると,本願発明1と引用方法発明とは,以下の(キ)の点で一致し,(ク)の点で相違する。
(キ)一致点
複数の行及び列を成すように配列された多数のサブブロックを含むメモリアレイに対して,前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックを選択し同時にアクセスすること,
とを含み,メモリデバイスをアクセスする方法。
(ク)相違点
相違点(1)
本願発明1では,「所定の信号を発生すること」を含むのに対して,引用方法発明では,「所定の信号を発生すること」について明示されていない点。
相違点(2)
本願発明1は,「前記同時にアクセスされる複数のサブブロックは,前記複数のサブブロック内のどのサブブロックにおいても同一の行及び同一の列にはない」のに対して,引用方法発明では,前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3は,前記単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダ4を介して互いに対向する構成部分を備え,インタフェース回路1の上下に分散配置された点。
イ 相違点についての検討
前記相違点(2)について検討する。
引用方法発明において,同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3を分散配置することは記載されているが,分散配置を具体化する際に,「同時にアクセスされる複数のサブブロックは,前記複数のサブブロック内のどのサブブロックにおいても同一の行及び同一の列にはない」ことまでは記載されておらず,また示唆もない。
また,上記相違点(2)を有することにより,本願発明1は,メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ,これは,大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する(本願明細書【0033】参照)。
ウ まとめ
したがって,本願発明1は,引用文献2に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

(2)本願発明2及び3について
本願発明2及び3は,本願発明1を引用し,本願発明1の発明特定事項を全て含み,さらに他の発明特定事項を付加したものに相当するから,本願発明1が引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上,本願発明2及び3も引用文献2に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。

(3)本願発明4について
ア 本願発明4と引用方法発明の対比
(ア)引用方法発明の「多バンク構成のDRAM」は,本願発明5の「多数のサブブロックを含むメモリアレイを備える装置」に相当する。
前記(1)アを考慮して,本願発明4と引用方法発明とを対比すると以下の(イ)の点で一致し,(ウ)の点で相違する。
(イ)一致点
複数の行および複数の列を成すように配列されて構成された多数のサブブロックを含むメモリアレイを備える装置において,前記所定の信号に応じて
前記多数のサブブロックの中から複数のサブブロック内のデータに同時にアクセスすること,を含み,メモリデバイスをアクセスする方法。
(ウ)相違点
相違点(1)
本願発明4は,「前記装置において前記メモリ要求を実行することを含み,前記実行が,前記メモリアレイに対して所定の信号を発生」するのに対して,引用方法発明では,これらの動作について明示していない点。
相違点(2)
本願発明4は,「前記同時にアクセスされる複数のサブブロックは,前記複数のサブブロック内のどのサブロックにおいても同一の行及び列にはない」のに対して,引用方法発明では,前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3は,前記単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダ4を介して互いに対向する構成部分を備え,インタフェース回路1の上下に分散配置された点。
イ 相違点についての検討
前記相違点(2)について,前記(1)イと同様である。
ウ まとめ
したがって,本願発明4は,引用文献2に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

(4)本願発明5ないし7について
本願発明5ないし7は,本願発明4を引用し,本願発明4の発明特定事項を全て含み,さらに他の発明特定事項を付加したものに相当するから,本願発明4が引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上,本願発明5ないし7も引用文献2に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。

(5)本願発明8について
ア 本願発明8と引用方法発明の対比
前記(1)アを考慮して,本願発明8と引用方法発明とを対比すると,以下の(ア)の点で一致し,(イ)の点で相違する。
(ア)一致点
複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリアレイに対して前記所定の信号に応答して前記多数のサブブロックの中から複数のサブブロックに同時にアクセスすることを含み,
メモリデバイスをアクセスする方法。
(イ)相違点
相違点(1)
本願発明8では,メモリアレイに対して「所定の信号を発生」するのに対して,引用方法発明では,「所定の信号を発生」する点について明示していない点。
相違点(2)
本願発明8では,「前記同時にアクセスされるサブブロックは,前記複数のサブブロック内のどのサブブロックにおいても同じ行及び列にはないように,前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている」のに対して,引用方法発明では,前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3は,前記単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダ4を介して互いに対向する構成部分を備え,インタフェース回路1の上下に分散配置された点。
イ 相違点についての検討
前記相違点(2)について検討する。
引用方法発明において,同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3を分散配置することは記載されているが,分散配置を具体化する際に,「前記同時にアクセスされるサブブロックは,前記複数のサブブロック内のどのサブブロックにおいても同じ行及び列にはないように,前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている」点について,引用文献2には,記載されておらず,また示唆もない。
また,上記相違点(2)を有することにより,本願発明8は,メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ,これは,大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する(本願明細書【0033】参照)。
ウ まとめ
したがって,本願発明8は,引用文献2に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

(6)本願発明9ないし11について
本願発明9ないし11は,本願発明8を引用し,本願発明8の発明特定事項を全て含み,さらに他の発明特定事項を付加したものに相当するから,本願発明8が引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上,本願発明9ないし11も引用文献2に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。

(7)本願発明12について
ア 本願発明12と引用方法発明の対比
前記(1)アを考慮して,本願発明12と引用方法発明とを対比すると,以下の(ア)の点で一致し,(イ)の点で相違する。
(ア)一致点
複数の行および複数の列を成すように配列された多数のサブブロックを有するメモリアレイに対して,前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックへの同時アクセスを有効にするメモリデバイスをアクセスする方法。
(イ)相違点
相違点(1)
本願発明12では,「所定の信号を発生」するのに対して,引用方法発明では,「所定の信号を発生」する点について明示されていない点。
相違点(2)
本願発明12では,「前記所定の信号に応じて有効にされたサブブロックの各々は,アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し,前記有効にされた複数のサブブロックは,前記複数のサブブロックのどのサブブロックにおいても同じ行及び列にはない」のに対して,引用方法発明では,前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3は,前記単位メモリセルアレイの第1の列と第2の列とが,それぞれロウ・デコーダ4を介して互いに対向する構成部分を備え,インタフェース回路1の上下に分散配置された点。
イ 相違点についての検討
前記相違点(2)について検討する。
引用方法発明において,同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3を分散配置することは記載されているが,分散配置を具体化する際に,「前記所定の信号に応じて有効にされたサブブロックの各々は,アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し,前記有効にされた複数のサブブロックは,前記複数のサブブロックのどのサブブロックにおいても同じ行及び列にはない」という点について,引用文献2には,記載されておらず,また示唆もない。
また,上記相違点(2)を有することにより,本願発明12は,メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ,これは,大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する(本願明細書【0033】参照)。
ウ まとめ
したがって,本願発明12は,引用文献2に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

(8)本願発明13及び14について
本願発明13及び14は,本願発明12を引用し,本願発明12の発明特定事項を全て含み,さらに他の発明特定事項を付加したものに相当するから,本願発明12が引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上,本願発明13及び14も引用文献2に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。

(9)本願発明15について
ア 本願発明15と引用装置発明の対比
(ア)引用装置発明の「ロウ・デコーダ」は,下記相違点(1)の点を除き,本願発明15の「デコード回路」に相当する。
前記(1)アを考慮し,本願発明15と引用装置発明とを対比すると,以下の(イ)の点で一致し,(ウ)の点で相違する。
(イ)一致点
複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリセルアレイ,及びデコード回路とを含むメモリデバイス。
(ウ)相違点
相違点(1)
本願発明15では,「複数の信号線と,前記複数の信号上の所定の信号に基づいて前記多数のサブブロックの中から複数のサブブロックを同時に有効にするように構成されたデコード回路」を有するのに対して,引用装置発明は,複数の信号線及びロウ・デコーダの機能について明示されていない点。
相違点(2)
本願発明15では,「同時に有効にされる前記サブブロックは,前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」のに対して,引用装置発明では,前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3はロウ・デコーダ4を介して互いに対向する構成部分を備え,かつインタフェース回路1の上下に分散配置されている点。
イ 相違点についての検討
以下,相違点(2)について検討する。
引用装置発明において,同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ3を分散配置することは記載されているが,分散配置を具体化する際に,「同時に有効にされる前記サブブロックは,前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なるように配置する」点について,引用文献2には記載されておらず,また示唆もない。
また,上記相違点(2)を有することにより,本願発明15は,メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ,これは,大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する(本願明細書【0033】参照)。
ウ まとめ
したがって,本願発明15は,引用文献2に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

(8)本願発明16ないし18について
本願発明16ないし18は,本願発明15を引用し,本願発明15の発明特定事項を全て含み,さらに他の発明特定事項を付加したものに相当するから,本願発明15が引用文献2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上,本願発明16ないし18も引用文献2に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。

第7 原査定について
平成29年12月18日付けの手続補正により,本願発明1ないし11は,「同時にアクセスされる前記サブブロックは,前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」点,本願発明12ないし14は,「有効にされた前記サブブロックは,前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」点,本願発明15ないし18は,「同時に有効にされる前記サブブロックは,前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」点という技術的事項を各々有するものとなった。当該各技術的事項は,引用文献1に記載されておらず,本願優先日前における周知技術でもないので,本願発明1ないし18は,当業者であっても,引用文献1に基づいて容易に発明できたものではない。
したがって,原査定の理由を維持することはできない。

第8 結言
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-02-19 
出願番号 特願2015-528581(P2015-528581)
審決分類 P 1 8・ 121- WY (G11C)
P 1 8・ 537- WY (G11C)
最終処分 成立  
前審関与審査官 滝谷 亮一  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
大嶋 洋一
発明の名称 メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法  
代理人 野村 泰久  
代理人 大菅 義之  

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