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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1337858
審判番号 不服2017-617  
総通号数 220 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-04-27 
種別 拒絶査定不服の審決 
審判請求日 2017-01-16 
確定日 2018-02-27 
事件の表示 特願2012- 87167「シフトレジスタとゲートライン駆動装置」拒絶査定不服審判事件〔平成24年11月12日出願公開、特開2012-221551〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成24年(2012年)4月6日(パリ条約による優先権主張 外国庁受理2011年4月7日,中国)の出願であって,その手続の経緯は以下のとおりである。
平成27年 3月13日 審査請求
平成28年 1月12日 拒絶理由通知
平成28年 4月14日 意見書・手続補正
平成28年 9月14日 拒絶査定
平成29年 1月16日 審判請求・手続補正

第2 補正の却下の決定
[補正却下の決定の結論]
審判請求と同時にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。
(1)本件補正前
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「【請求項1】
シフトレジスタであって,
ゲートとドレーンとが接続されて信号入力端に接続され,ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第2薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンがクロック信号端に接続されて,ソースが信号出力端に接続される第3薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第4薄膜トランジスタと,
前記第1ノードと信号出力端の間に接続される容量と,
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され,前記シフトレジスタの非動作期間内に,前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと,
ゲートとドレーンとが接続され,クロック信号端に接続されて,ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが前記第2ノードに接続されて,ソースがローレベル信号端に接続される第6薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第7薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第8薄膜トランジスタと,
ゲートが第3薄膜トランジスタのドレーンに接続され,ドレーンが前記第2ノードに接続され,ソースがローレベル信号端に接続される第9薄膜トランジスタと
を備えるシフトレジスタ。」
(2)本件補正後
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。補正個所に下線を付した。下記(3)も同じ。)
「【請求項1】
シフトレジスタであって,
ゲートとドレーンとが接続されて信号入力端に接続され,ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第2薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが第1クロック信号端に接続されて,ソースが信号出力端に接続される第3薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第4薄膜トランジスタと,
前記第1ノードと信号出力端の間に接続される容量と,
前記第1クロック信号端と前記第1ノードと信号出力端の間に接続されてローレベル信号端に接続され,前記シフトレジスタの非動作期間内に,前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと,
ゲートとドレーンとが接続され,第2クロック信号端に接続されて,ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが前記第2ノードに接続されて,ソースがローレベル信号端に接続される第6薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第7薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第8薄膜トランジスタと,
ゲートが第3薄膜トランジスタのドレーンに接続され,ドレーンが前記第2ノードに接続され,ソースがローレベル信号端に接続される第9薄膜トランジスタとを備え,
前記第1クロック信号端と前記第2クロック信号端とは信号レベルが互いに逆相である
ことを特徴とするシフトレジスタ。」
(3)本件補正事項
本件補正は,請求項1に記載された「クロック信号端」について「第1クロック信号端」と「第2クロック信号端」に区別した上で,「前記第1クロック信号端と前記第2クロック信号端とは信号レベルが互いに逆相である」と限定する補正(以下,「本件補正事項」という。)を含むものである。
2 補正の適否
本件補正事項は,新規事項を追加するものではないから特許法17条の2第3項の規定に適合し,特許請求の範囲の減縮を目的とするから,同条4項の規定に適合し,同条5項2号に掲げるものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,更に検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「シフトレジスタであって,
ゲートとドレーンとが接続されて信号入力端に接続され,ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第2薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが第1クロック信号端に接続されて,ソースが信号出力端に接続される第3薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第4薄膜トランジスタと,
前記第1ノードと信号出力端の間に接続される容量と,
前記第1クロック信号端と前記第1ノードと信号出力端の間に接続されてローレベル信号端に接続され,前記シフトレジスタの非動作期間内に,前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと,
ゲートとドレーンとが接続され,第2クロック信号端に接続されて,ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが前記第2ノードに接続されて,ソースがローレベル信号端に接続される第6薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第7薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第8薄膜トランジスタと,
ゲートが第3薄膜トランジスタのドレーンに接続され,ドレーンが前記第2ノードに接続され,ソースがローレベル信号端に接続される第9薄膜トランジスタとを備え,
前記第1クロック信号端と前記第2クロック信号端とは信号レベルが互いに逆相である
ことを特徴とするシフトレジスタ。」
(2)引用文献1の記載
ア 引用文献1
原査定の拒絶の理由に引用された,中国特許出願公開第101546607号明細書(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(当審訳で示す。)(下線は,当審で付加した。以下同じ。)
(ア)「技術分野
本発明は液晶表示分野に関し、特にシフトレジスタおよび液晶表示装置のゲート駆動装置に関する。
背景技術
現存のシフトレジスタ中,典型的構造はThomson社の4つのトランジスタと2つのコンデンサ構造であり,図1に示されるのはこのシフトレジスタ構造の見取り図であり,図2に示されるのはシフトレジスタの入出力タイミングチャートである。動作原理は次のとおりである。図2に示されるタイムチャートの一部分を選択し,それを分割して5段階とし,第1段階において,INPUTの入力信号はハイレベルであり,RESETINの入力信号はローレベルであり,トランジスタT103がオンで,トランジスタT104がオフで,このためPUノードにおいてトランジスタT103により充電されハイレベルになる。第2段階において,INPUTの入力信号はローレベルであり,RESETINの入力信号はローレベルであり,第1段階中において,PUノードはハイレベルにプルアップされており,そのため第2段階中において上昇し続けて,トランジスタT101がオンとなり,第1クロック信号CLKIN入力信号がハイレベルとなり,そのためOUTPUTがハイレベルとなる。トランジスタT103,T104がオフであるため,PUノードはこのときフローティングとなり,OUTPUTはハイレベルとなり,コンデンサC102を通じてPUノードと結合し,このためPUノードにおいて第1段階の電圧レベルを基にさらに上昇し続ける。第3段階において,INPUTの入力信号はローレベルであり,RESETINの入力信号はハイレベルとなり,トランジスタT102とT104はオンとなり,よってT102のソースはVSSINに接続され,そのためOUTPUTはローレベルとなる。第4段階において,INPUTの入力信号はローレベルであり,RESETINの入力信号はローレベルであり,PUノードはローレベルとなり,そのためT101,T102,T103,T104は均しくオフとなり,OUTPUTはローレベルを保持する。第5段階において,INPUTの入力信号はローレベルであり,RESETINの入力信号はローレベルであり,各トランジスタは第4段階の状態を保持し,このためOUTPUTは依然としてローレベルのままである。この5つの段階中において,第1段階のINPUTにハイレベルを入力し,第2段階のOUTPUTがハイレベルとなり,1回のシフトが完成し,第3段階のRESTINにハイレベルを入力し,リセット操作が完成し,このため第1,2,3段階はシフトレジスタの動作時間として定義することができ,第4,5段階はINPUT,RESETINが均しくローレベルとされ,このため第4,5段階はシフトレジスタの非動作時間として定義することができる。」(9頁2行-10頁8行)
(イ)「見て取れるように,非動作時間内に,INPUT,RESETIN,OUTPUTは均しくローレベルとなり,第1クロック信号CLKINが上昇する時,トランジスタT101の寄生コンデンサCgd1を通じてPUノードに結合し,トランジスタT101のリーク電流を増大させ,したがって,OUTPUT電位が上昇し,そして非動作時間内はT103,T104,T102は均しくオフのため,OUTPUTがCLKINの影響を受けて電位が上昇する時,プルダウントランジスタがOUTPUTの電圧を降下させることがなく,よってOUTPUTの出力信号は比較的大きなノイズを生じさせられる。
この問題に対し,Thomson社は,6つのトランジスタ構造のシフトレジスタを提案し,・・・シフトレジスタの非動作時間内においてPDノードはハイレベルを保持し,T202はオンを保持し,よってT202のソースがVSSINに接続され,このためOUTPUTをローレベルに保持することができ,このようにして第1クロック信号CLKIN入力信号の影響を受けにくくなる。しかし,図3に示されるシフトレジスタを液晶表示装置のゲート駆動装置に応用したとき,・・・シフトレジスタが液晶表示装置の表示フレーム時間T内にあるすべてにおいて,たった3T/100時間のみ動作状態にあり,その余の非常に大部分の時間で非動作状態にあり,このようなトランジスタT202,T204はほぼ直流のオフセット作用を受け続けて,よってT202,T204は比較的大きな閾値電圧シフトを生じさせられることとなり,シフトレジスタの信頼性を低下させて,最終的にはシフトレジスタの寿命に影響することとなる。
発明の内容
本発明の目的は現存技術の欠陥に対処するところにあり,シフトレジスタの一例を提供し,シフトレジスタの出力ノイズを抑制することができ,あわせてシフトレジスタ中の各トランジスタが大きな閾値電圧シフトを生じないよう保証することができ,もってシフトレジスタ動作の信頼性を保証するものである。」(10頁9行-11頁8行)
(ウ)「図8に示されるものは本発明のシフトレジスタの実施例3の構造の見取り図であって,図9に示されるものは図8に示されるシフトレジスタの入出力タイムチャートであり,図8と図6に示されるシフトレジスタの区別は次の点にある。図8中のトランジスタT307のゲートと第2クロック信号CLKBINが接続し,第2クロック信号CLKBINの入力信号は第1クロック信号CLKINの入力信号の位相反転信号であり・・・」(20頁6-10行)
(エ)「図15に示されるのは,本発明のシフトレジスタの実施例9の構造見取り図であり,図15に示されるシフトレジスタは図14の具体化したもので,薄膜トランジスタT305,T306,T307,T308,T309,T310によって,プルダウン薄膜トランジスタ駆動ユニットの機能を実現する。」(21頁14-16行)
(オ)図2は次のとおりである。

(カ)図15は次のとおりである。

(キ)図16には,第1クロック信号CLKが第1シフトレジスタのCLKIN及び第2シフトレジスタのCLKBINに入力され,第2クロック信号CLKBが第1シフトレジスタのCLKBIN及び第2シフトレジスタのCLKINに入力されることが記載されている。
イ 引用発明
前記アより,引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。
「シフトレジスタであって,
ゲートとドレーンとが接続されてINPUTに接続され,ソースがノードQに接続される薄膜トランジスタT303と,
ゲートがRESETINに接続されて,ドレーンがノードQに接続されて,ソースがVSSINに接続される薄膜トランジスタT304と,
ゲートがノードQに接続されて,ドレーンがCLKINに接続されて,ソースがOUTPUTに接続される薄膜トランジスタT301と,
ゲートがRESETINに接続されて,ドレーンがOUTPUTに接続されて,ソースがVSSINに接続される薄膜トランジスタ302と,
ノードQとOUTPUTの間に接続される容量C301と,
CLKBINとノードQとOUTPUTの間に接続されてVSSINに接続され,前記シフトレジスタの非動作期間内に,ノードQとOUTPUTをローレベルに維持するためのプルダウン薄膜トランジスタ駆動ユニットと,
ゲートとドレーンとが接続され,CLKINに接続されて,ソースがノードLNに接続される薄膜トランジスタ305と,
ゲートがノードQに接続されて,ドレーンがノードLNに接続されて,ソースがVSSINに接続される薄膜トランジスタ306と,
ゲートがノードLNに接続されて,ドレーンがノードQに接続されて,ソースがVSSINに接続される薄膜トランジスタT308と,
ゲートがノードLNに接続されて,ドレーンがOUTPUTに接続されて,ソースがVSSINに接続される薄膜トランジスタT111と,
ゲートがCLKBINに接続され,ドレーンがノードLNに接続され,ソースがVSSINに接続される薄膜トランジスタT307とを備え,
CLKINとCLKBINとは信号レベルが互いに逆相であることを特徴とするシフトレジスタ。」
(3)引用文献2の記載
ア 引用文献2
原査定の拒絶の理由に引用された,国際公開第2010/050262号(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(ア)「技術分野
[0001]本発明は、表示パネルにモノリシックに作り込まれるシフトレジスタ回路に関する。」
(イ)「[0088]図1に、本実施形態のシフトレジスタ回路の各段(シフトレジスタ段)SRk(kは自然数)の構成を示す。
[0089]本実施形態では、kが奇数の段SRkにおいては、クロック信号CK1を第1のクロック信号、クロック信号CK2を第2のクロック信号とし、kが偶数の段SRkにおいては、クロック信号CK2を第1のクロック信号、クロック信号CK1を第2のクロック信号とする。すなわち、クロック入力端子CKAに入力されるクロック信号を第1のクロック信号とし、クロック入力端子CKBに入力されるクロック信号を第2のクロック信号とする。シフトレジスタ回路全体では、互いに位相の異なる第1のクロック信号と第2のクロック信号との2相のクロック信号を用いてシフト動作を行う。」
(ウ)「[0095]次に、図2および図3を用いて、各段SRkの動作について説明する。
[0096]入力ゲート(トランジスタT1)の入力端子であるセット端子SETにシフトパルスが入力されるまでは、トランジスタT4・T5がハイインピーダンス状態であるとともに、トランジスタT2がクロック入力端子CKBから入力されるクロック信号がHighレベルになるたびにON状態となり、出力端子GOUTはLｏｗを保持する期間となる。また、この期間には、充電ノードであるノードneｔAもLｏｗを保持する期間となるが、クロック入力端子CKBに入力されるクロック信号がアクティブ(High)である期間にANDゲート2の出力であるノードneｔBがHighとなることから、トランジスタT6がON状態となるので、ノードneｔAはLｏｗ電源電圧VSSにLｏｗ引きされる。ここではLｏｗ電源電圧VSSは、トランジスタT5のゲートおよび出力端子GOUTに対して非アクティブな電位レベルを供給する電源である。
[0097]セット端子SETにシフトパルスである前段の出力信号GOUTのゲートパルスが入力されると、段SRkは出力パルスを生成する期間となり、トランジスタT1がON状態となって容量C1を充電する。容量C1が充電されることにより、ゲートパルスのHighレベルをVGH、トランジスタT1の閾値電圧をVｔhとして、ノードneｔAの電位がVGH-Vｔhまで上昇する。この結果、トランジスタT5がON状態になり、クロック入力端子CKAから入力されたクロック信号がトランジスタT5のソースに現れるが、クロック入力端子CKにクロックパルス(Highレベル)が入力された瞬間に容量C1のブートストラップ効果によってノードneｔAの電位が突き上げられるので、トランジスタT5は大きなオーバドライブ電圧を得ることとなる。これにより、入力されたクロックパルスのVGHの電位レベルが段SRkの出力端子GOUTに伝送されて出力され、ゲートパルスGk(出力信号GOUTのパルス)となる。
[0098]ノードneｔAの電位がこのようにトランジスタT5のゲートに対してアクティブな電位レベルにあるときには、AND回路2の出力はLｏｗとなるので、トランジスタT6はOFF状態にある。
[0099]セット端子SETへのゲートパルスの入力が終了すると、トランジスタT1がOFF状態となる。そして、ノードneｔAおよび段SRkの出力端子GOUTがフローティングとなることによる電荷の保持を解除するために、リセット端子RESETに入力されるリセットパルスとしての次段SRk+1のゲートパルスGk+1によってトランジスタT3・T4をON状態とし、ノードneｔAおよび出力端子GOUTをLｏｗ電源入力端子VSSに接続する。これによりトランジスタT5がOFF状態となる。リセットパルスの入力が終了すると、段SRkが出力パルスを生成する期間は終了し、出力端子GOUTは再びLｏｗを保持する期間となる。
[0100]出力端子GOUTがLｏｗを保持する期間になると、再び、クロック入力端子CKBに入力されるクロック信号のアクティブな期間に、AND回路2の出力がHighレベルとなってトランジスタT6がON状態となって、ノードneｔAがLｏｗ引きされる。」
(エ)「[0106]トランジスタT7はダイオード接続されているので、クロック入力端子CKBに入力されるクロック信号がアクティブ(High)になるときに、ノードneｔBをアクティブな電位レベル(High)にプルアップする。トランジスタT8はノードneｔAがアクティブな電位レベル(High)になっているときに、ノードneｔBを非アクティブな電位レベル(Lｏｗ)にプルダウンして、トランジスタT6がON状態とならないようにマスクをかける役割をしている。
[0107]トランジスタT7・T8により、クロック入力端子CKBがアクティブな電位レベル(High)になるときにノードneｔAをLｏｗ引きすることができるので、前段の出力端子GOUTにリーク電流による突き上げが発生しても、ノードneｔAは追従して引き上げられることがなくなり、異常パルスの発生を抑制することができる。
[0108]次に、図5に、制御部1の第1の変形例の構成を示す。
[0109]図5の制御部1では、図4の制御部1に、さらにトランジスタT9が追加されている。トランジスタT9は第3の制御素子を構成している。トランジスタT9において、ゲートはクロック入力端子CKAに、ドレインはノードneｔAに、ソースはLｏｗ電源入力端子VSSに、それぞれ接続されている。
[0110]これにより、ノードneｔBを非アクティブな電位レベル(Lｏｗ、VSS)に保持する期間に、クロック入力端子CKAに入力されるクロック信号がアクティブになる度にトランジスタT9がON状態となって、ノードneｔBをLｏｗ引きする。従って、クロック入力端子CKAがクロック信号のアクティブな電位レベル(High)となる期間に、ノードneｔBがフローティングとなることを防止する。従って、ノードneｔBを非アクティブな電位レベル(Lｏｗ、VSS)に保持する期間に、当該非アクティブな電位レベルに安定化させることができる。
[0111]また、トランジスタがアモルファスシリコンで作製されている場合には、トランジスタのONデューティが大きいほど、ゲートに印加される直流バイアスが大きくなるため、閾値電圧Vｔhのシフト現象が発生しやすい。シフト現象によってトランジスタが動作しなくなる虞もある。しかし、上記のようにノードneｔBをLｏｗ引きするようにすれば、トランジスタT6のゲートに印加される直流バイアスを小さくすることができるので、回路全体の信頼性をより向上させることができる。」
(オ)図5は次のとおりである。

イ 引用技術事項
前記アより,引用文献2には,次の技術的事項(以下,「引用技術事項」という。)が記載されていると認められる。
「シフトレジスタにおいて,互いに位相の異なるクロック信号CKAとCKBを用いてシフト動作を行い,クロック信号CKAのタイミングで出力し,クロック信号CKBのタイミングで充電ノードであるノードneｔAをトランジスタT6でLｏｗ引きするために,ノードneｔBをプルアップするトランジスタ(T7)のドレインとゲートをCLKBに接続し,ノードneｔBをLｏｗ引きするトランジスタ(T9)のゲートをCKAに接続すること。」
(4)本願補正発明と引用発明との対比
ア 引用発明の「INPUT」,「RESTIN」,「OUTPUT」「VSSIN」,「CLKIN」及び「CLKBIN」は,それぞれ本願補正発明の「信号入力端」,「リセット信号端」,「信号出力端」,「ローレベル信号端」,「第1クロック信号端」及び「第2クロック信号端」に相当する。
イ 引用発明の「ノードQ」は「INPUT」によって引き上げられるから,本願補正発明の「プルアップノードである第1ノード」に相当し,引用発明の「ノードLN」は,「プルダウン薄膜トランジスタ駆動ユニット」において「薄膜トランジスタT308」のゲートに接続されて「ノードQ」の「プルダウン」を実現するものであるから,本願補正発明の「プルダウンノードである第2ノード」に相当する。
ウ 引用発明の「薄膜トランジスタT303」,「薄膜トランジスタT304」,「薄膜トランジスタT301」,「薄膜トランジスタ302」,「薄膜トランジスタ305」,「薄膜トランジスタ306」,「薄膜トランジスタT308」,「薄膜トランジスタT111」,「薄膜トランジスタT307」及び「プルダウン薄膜トランジスタ駆動ユニット」は,下記相違点を除いて,それぞれ本願補正発明の「第1薄膜トランジスタ」ないし「第9薄膜トランジスタ」及び「プルダウンモジュール」に相当する。
エ すると,本願補正発明と引用発明とは,下記オの点で一致し,下記カの点で相違すると認められる。
オ 一致点
「シフトレジスタであって,
ゲートとドレーンとが接続されて信号入力端に接続され,ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第2薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが第1クロック信号端に接続されて,ソースが信号出力端に接続される第3薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第4薄膜トランジスタと,
前記第1ノードと信号出力端の間に接続される容量と,
前記第1ノードと信号出力端の間に接続されてローレベル信号端に接続され,前記シフトレジスタの非動作期間内に,前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと,
ゲートとドレーンとが接続され,ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが前記第2ノードに接続されて,ソースがローレベル信号端に接続される第6薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第7薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第8薄膜トランジスタと,
ドレーンが前記第2ノードに接続され,ソースがローレベル信号端に接続される第9薄膜トランジスタとを備え,
前記第1クロック信号端と前記第2クロック信号端とは信号レベルが互いに逆相であることを特徴とするシフトレジスタ。」
カ 相違点
本願補正発明においては,「プルダウンモジュール」が「第1クロック信号端」に接続され,「第5薄膜トランジスタ」のゲートとドレーンが「第2クロック信号端」に接続され,「第9薄膜トランジスタ」のゲートが「第3薄膜トランジスタ」のドレーン,すなわち「第1クロック信号端」に接続されるのに対し,引用発明においては,「プルダウン薄膜トランジスタ駆動ユニット」が「CLKBIN」に接続され,「薄膜トランジスタT305」のゲートとドレーンが「CLKIN」に接続され,「薄膜トランジスタT307」のゲートが「CLKBIN」に接続される点。
(5)相違点についての検討
引用発明において薄膜トランジスタT308及び薄膜トランジスタT111(以下,「プルダウントランジスタ」という。)がオンしてプルダウンが行われるのは,非動作期間中でCLKINがハイレベルの期間,すなわち第4段階である(前記(2)ア(ア)及び同(オ))が,非動作期間中のプルダウントランジスタにほぼ直流のオフセットがかかり続けて閾値電圧シフトが生じることに対処するという引用発明の目的(前記(2)ア(イ))のためには,同じく非動作期間中の第5段階においてプルダウントランジスタをオンしても,変わらないことは当業者が容易に予測できることである。つまり,プルダウントランジスタを非動作期間の一周期においてその前半にオンして後半に「休ませる」か後半にオンして前半に「休ませる」かの相違だけなので,両者は前記目的から見て機能的に等価である。そして,第5段階においてCLKBINがハイレベルになるところ,このタイミングで「ノードQ」のプルダウンすなわち充電ノードであるノードneｔAのLｏｗ引きをしても問題なく動作することは,引用技術事項から当業者が理解できることである。
また,引用発明において,CLKINとCLKBINとは信号レベルが互いに逆相で周期が等しいから,タイミング信号として両者を入れ替えるだけで,半周期分のタイミングをずらすことが可能であることは当業者に自明であり,このことは引用文献1に記載されている(前記(2)ア(キ))し,また,引用文献2にも示されている(前記(3)ア(イ))。
してみると,引用発明において,引用技術事項のとおり各トランジスタと各クロック信号を接続し,すなわち,「プルダウン薄膜トランジスタ起動ユニット」及びその「薄膜トランジスタT305」,「薄膜トランジスタT307」の接続先の「CLKIN」と「CLKBIN」を入れ替えて,第5段階においてプルダウンを行うように設計変更することは,当業者が容易になし得ることである。
(6)本願補正発明の効果について
前記(5)のとおり,本願補正発明は,引用発明と機能的に等価であるから,その効果は,引用発明から,当業者が予測できる程度のものである。
(7)まとめ
本願補正発明は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について
1 本願発明について
本願の請求項1に係る発明(以下,「本願発明」という。)は,平成28年4月14日にされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。
「シフトレジスタであって,
ゲートとドレーンとが接続されて信号入力端に接続され,ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第2薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンがクロック信号端に接続されて,ソースが信号出力端に接続される第3薄膜トランジスタと,
ゲートがリセット信号端に接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第4薄膜トランジスタと,
前記第1ノードと信号出力端の間に接続される容量と,
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され,前記シフトレジスタの非動作期間内に,前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと,
ゲートとドレーンとが接続され,クロック信号端に接続されて,ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと,
ゲートが前記第1ノードに接続されて,ドレーンが前記第2ノードに接続されて,ソースがローレベル信号端に接続される第6薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが前記第1ノードに接続されて,ソースがローレベル信号端に接続される第7薄膜トランジスタと,
ゲートが前記第2ノードに接続されて,ドレーンが信号出力端に接続されて,ソースがローレベル信号端に接続される第8薄膜トランジスタと,
ゲートが第3薄膜トランジスタのドレーンに接続され,ドレーンが前記第2ノードに接続され,ソースがローレベル信号端に接続される第9薄膜トランジスタと
を備えるシフトレジスタ。」
2 引用発明及び引用技術事項
引用発明及び引用技術事項は,それぞれ,前記第2の2(2)及び(3)のとおりである。
3 判断
本願発明は,前記第2の1(3)のとおり,本願補正発明の「第1クロック端」及び「第2クロック端」についての区別と限定を取り除いたものである。
そうすると,本願発明を下位概念化しさらに限定を付加したものに相当する本願補正発明が,前記第2の2のとおり,引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様に,引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
4 まとめ
以上のとおり,本願発明は,引用文献1及び2に記載された発明に基づいて当業者が容易に発明することができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2017-09-28 
結審通知日 2017-10-02 
審決日 2017-10-13 
出願番号 特願2012-87167(P2012-87167)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
深沢 正志
発明の名称 シフトレジスタとゲートライン駆動装置  
代理人 実広 信哉  
代理人 村山 靖彦  

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