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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1337970
審判番号 不服2017-8169  
総通号数 220 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-04-27 
種別 拒絶査定不服の審決 
審判請求日 2017-06-06 
確定日 2018-03-27 
事件の表示 特願2016-545952「撮像素子」拒絶査定不服審判事件〔平成28年 8月18日国際公開,WO2016/129138,請求項の数(6)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成27年9月3日の国際出願(国内優先権主張 平成27年2月10日)であって,その手続の経緯は以下のとおりである。
平成28年 7月 8日 審査請求・手続補正書
平成28年10月 4日 拒絶理由通知
平成28年12月 6日 意見書・手続補正書
平成29年 3日 2日 拒絶査定(以下,「原査定」という。)
平成29年 6月 6日 審判請求・手続補正書
平成29年11月14日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成30年 1月19日 意見書・手続補正書

第2 本願発明
本願請求項1ないし6に係る発明(以下,「本願発明1」ないし「本願発明6」という。)は,平成30年1月19日付けの手続補正で補正された特許請求の範囲に記載された事項により特定される発明であり,以下のとおりの発明である。

「【請求項1】
二次元マトリクス状に配置され,外部から光を受光し,受光量に応じた撮像信号を生成して出力する複数の画素と,
前記複数の画素の配置における縦ライン毎に設けられ,前記複数の画素の各々から出力される前記撮像信号を転送する複数の第1の転送線と,
前記複数の第1の転送線の各々に設けられ,前記第1の転送線に接続される第1の拡散層と,前記第1の拡散層に形成されたトレンチと,前記トレンチの中に形成された誘電膜と,前記誘電膜の内側に設けられた電極と,を有するトレンチ構造をなす複数のキャパシタと,
を配置してなる画素チップと,
前記電極にゲートが接続され,前記撮像信号を増幅する第1のトランジスタと,前記電極にソースが接続され,前記キャパシタを所定の電位にリセットする第2のトランジスタと,を有し,前記複数の第1の転送線の各々に設けられ,前記キャパシタから分離された複数のカラム読み出し回路と,
前記キャパシタを介して前記第1の転送線に接続され,前記第1のトランジスタを介して前記第1の転送線から前記撮像信号を出力させる第3のトランジスタを有し,前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と,
前記第3のトランジスタに接続され,前記第1のトランジスタを介して前記撮像信号を転送する第2の転送線と,
前記第2の転送線に接続され,前記複数の第1の転送線の各々から前記撮像信号を前記第2の転送線へ出力させる定電流源と,
を配置してなる回路チップと,
前記画素チップと前記回路チップとの間に積層して設けられてなり,前記電極を介して,前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第1のトランジスタとを接続する接続部と,
を備え,
前記キャパシタは,前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに,前記電極および前記接続部を介して前記画素チップと前記回路チップとを接続することを特徴とする撮像素子。
【請求項2】
二次元マトリクス状に配置され,外部から光を受光し,受光量に応じた撮像信号を生成して出力する複数の画素と,
前記複数の画素の配置における縦ライン毎に設けられ,前記複数の画素の各々から出力される前記撮像信号を転送する複数の第1の転送線と,
前記複数の第1の転送線の各々に設けられ,第1の拡散層と,前記第1の拡散層に形成されたトレンチと,前記トレンチの中に形成された誘電膜と,前記誘電膜の内側に設けられ,前記第1の転送線に接続された電極と,を有するトレンチ構造をなす複数のキャパシタと,
を配置してなる画素チップと,
前記第1の拡散層にゲートが接続され,前記撮像信号を増幅する第1のトランジスタと,前記第1の拡散層にソースが接続され,前記キャパシタを所定の電位にリセットする第2のトランジスタと,を有し,前記複数の第1の転送線の各々に設けられ,前記キャパシタから分離された複数のカラム読み出し回路と,
前記キャパシタを介して前記第1の転送線に接続され,前記第1のトランジスタを介して前記第1の転送線から前記撮像信号を出力させる第3のトランジスタを有し,前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と,
前記第3のトランジスタに接続され,前記第1のトランジスタを介して前記撮像信号を転送する第2の転送線と,
前記第2の転送線に接続され,前記複数の第1の転送線の各々から前記撮像信号を前記第2の転送線へ出力させる定電流源と,
を配置してなる回路チップと,
前記画素チップと前記回路チップとの間に積層して設けられてなり,前記第1の拡散層を介して,前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第1のトランジスタとを接続する接続部と,
を備え,
前記キャパシタは,前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに,前記第1の拡散層および前記接続部を介して前記画素チップと前記回路チップとを接続することを特徴とする撮像素子。
【請求項3】
前記画素チップは,前記回路チップに積層されてなることを特徴とする請求項2に記載の撮像素子。
【請求項4】
前記回路チップは,前記画素チップに積層されてなることを特徴とする請求項1に記載の撮像素子。
【請求項5】
前記接続部は,前記画素チップに積層されてなり,
前記回路チップは,前記接続部に積層されてなることを特徴とする請求項1に記載の撮像素子。
【請求項6】
前記接続部は,前記回路チップに積層されてなり,
前記画素チップは,前記接続部に積層されてなることを特徴とする請求項2に記載の撮像素子。」

第3 引用文献,引用発明等
1 原査定の引用文献1について
原査定で引用された,特許第5596888号公報(以下,「引用文献1という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)
(1)引用文献1の記載事項
ア 「【0026】
図2は,本発明の実施の形態1による内視鏡システムの要部の機能を表すブロック図である。図2を参照して,内視鏡システム1の各構成の詳細及び内視鏡システム1内の電気信号の経路を説明する。
【0027】
撮像部20は,受光部23を有する第1チップ21と,バッファ27を有する第2チップ22とを含む。第1チップ21と第2チップ22は相対して貼り合わされ,チップ間は,チップの周縁部に配置されるパッド,またはチップ間を貫通するビア等により接続される。なお,第1チップ21と第2チップ22は,双方の主面が平行になるように配置するものに限らず,周囲の構造により,横に並べて配置したり,一方の主面に対して他方の主面が垂直になるように配置したりしてもよい。
【0028】
撮像部20の第1チップ21は,多数の単位画素が行列方向に二次元マトリクス状に配置される受光部23と,受光部23で光電変換された撮像信号を読み出す読み出し部24と,コネクタ部5から送出される基準クロック信号及び同期信号に基づきタイミング信号を生成して読み出し部24に供給するタイミング生成部25と,撮像信号を第2チップ22に出力するマルチプレクサ26と,を含む。なお,第1チップ21のより詳細な構成については,図3を参照して後に詳述する。
【0029】
撮像部20の第2チップ22は,伝送ケーブル3及びコネクタ部5を介して,第1チップ21から出力される撮像信号の交流成分のみをプロセッサ6へ送信する送信部として機能するバッファ27を含む。なお,第1チップ21と第2チップ22に搭載される回路の組み合わせは設計の都合に合わせて適宜変更可能である。
(中略)
【0040】
ノイズ除去部243は,各単位画素230ごとの出力ばらつきと,画素リセット時のノイズ信号とを除去し,各単位画素230で光電変換された撮像信号を列ソースフォロアバッファ244に出力する。なお,ノイズ除去部243の詳細は,図4を参照して後述する。
【0041】
水平走査部245は,タイミング生成部25から供給される駆動信号(φHCLK)に基づき,受光部23の選択された列<M>(M=0,1,2,…,m-1,m)に列選択パルスφHCLK<M>を印加し,各単位画素230で光電変換された撮像信号を列ソースフォロアバッファ244を介して,水平転送線258に転送し,マルチプレクサ26に出力する。
【0042】
マルチプレクサ26は,タイミング生成部25から供給される駆動信号(φMUXSEL)により駆動され,水平転送線258を通じて入力される撮像信号と基準電圧生成部246で生成される基準電圧Vref(定電圧信号)とを交互に,出力部(アンプ)31を介して,第2チップ22に出力する。ここで出力される基準電圧Vrefは,コネクタ部5の撮像信号処理部52等において,撮像信号伝送時の伝送ケーブル3で重畳される同相ノイズ除去のために利用される。なお,必要に応じて,マルチプレクサ26の入力側にゲイン調整のためのアンプを設けてもよい。
【0043】
第1チップ21の受光部23には,多数の単位画素230が二次元マトリクス状に配列される。各単位画素230は,光電変換素子(フォトダイオード)231及び232と,電荷変換部233と,転送トランジスタ(第1の転送部)234及び235と,電荷変換部リセット部(トランジスタ)236と,画素ソースフォロアトランジスタ237及び画素出力スイッチ(信号出力部)238と,を含む。なお,本明細書では,1又は複数の光電変換素子と,それぞれの光電変換素子から信号電荷を電荷変換部233に転送するための転送トランジスタとを単位セルと呼ぶ。すなわち,単位セルには1又は複数の光電変換素子と転送トランジスタの組が含まれ,各単位画素230には,1つの単位セルが含まれる。
【0044】
光電変換素子231及び232は,入射光をその光量に応じた信号電荷量に光電変換して蓄積する。光電変換素子231及び232のカソード側は,それぞれ転送トランジスタ234及び235の一端側に接続され,アノード側はグラウンドGNDに接続される。電荷変換部233は,浮遊拡散容量(FD)からなり,光電変換素子231及び232で蓄積された電荷を電圧に変換する。
【0045】
転送トランジスタ234及び235は,それぞれ光電変換素子231及び232から電荷変換部233に電荷を転送する。転送トランジスタ234及び235のそれぞれのゲートには,駆動パルス(行選択パルス)φTa及びφTbが供給される信号線が接続され,他端側は電荷変換部233に接続される。垂直走査部241から信号線を介して駆動パルスφTa及びφTbが供給されると,転送トランジスタ234及び235がオン状態となり,光電変換素子231及び232から電荷変換部233に信号電荷が転送される。
【0046】
電荷変換部リセット部(トランジスタ)236は,電荷変換部233を所定電位にリセットする。電荷変換部リセット部236は,一端側が電源電圧VDDに接続され,他端側が電荷変換部233に接続され,ゲートには駆動パルスφRが供給される信号線が接続される。垂直走査部241から信号線を介してφRが供給されると,電荷変換部リセット部236がオン状態となり,電荷変換部233に蓄積された信号電荷が放出されて,電荷変換部233が所定電位にリセットされる。
【0047】
画素ソースフォロアトランジスタ237は,一端側が電源電圧VDDに接続され,他端側が画素出力スイッチ238の一端側に接続される。ゲートには電荷変換部233で電圧変換された信号(撮像信号又はリセット時の信号)が入力される。画素出力スイッチ238は,電荷変換部233で電圧変換された信号を垂直転送線239に出力する。画素出力スイッチ238の他端側は垂直転送線239に接続され,ゲートには,駆動パルスφXが供給される信号線が接続される。画素出力スイッチ238のゲートに垂直走査部241から信号線を介して駆動パルスφXが供給されると,画素出力スイッチ238がオン状態となり,撮像信号又はリセット時の信号が垂直転送線239に転送される。
【0048】
定電流源242は,一端側が垂直転送線239に接続され,他端側がグラウンドGNDに接続され,ゲートにはバイアス電圧Vbias1が印加される。単位画素230を定電流源242で駆動し,単位画素230の出力を垂直転送線239へ読み出す。垂直転送線239へ読み出された信号は,ノイズ除去部243に入力される。
【0049】
ノイズ除去部243は,転送容量(AC結合コンデンサ)252と,クランプスイッチ(トランジスタ)253と,を含む。転送容量252は,一端側が垂直転送線239に接続され,他端側が列ソースフォロアトランジスタ244に接続される。クランプスイッチ253は,一端側が基準電圧生成部246からクランプ電圧Vclpが供給される信号線に接続される。クランプスイッチ253の他端側は,転送容量252と列ソースフォロアトランジスタ244間に接続され,ゲートには,タイミング生成部25から駆動信号φVCLが入力される。ノイズ除去部243に入力される撮像信号はノイズ成分を含んだ光ノイズ和信号である。
【0050】
タイミング生成部25から,駆動信号φVCLがクランプスイッチ253のゲートに入力されると,クランプスイッチ253がオン状態となり,転送容量252は,基準電圧生成部246から供給されるクランプ電圧Vclpによりリセットされる。ノイズ除去部243でノイズ除去された撮像信号は,列ソースフォロアトランジスタ244のゲートに入力される。
【0051】
ノイズ除去部243は,サンプリング用のコンデンサ(サンプリング容量)を必要としないため,転送容量(AC結合コンデンサ)252の容量は,列ソースフォロアトランジスタ244の入力容量に対する十分な容量であればよい。加えて,ノイズ除去部243は,サンプリング容量の無い分,第1チップ21における占有面積を小さくすることができる。
【0052】
列ソースフォロアトランジスタ244の一端側は,電源電圧VDDに接続され,他端側は列選択スイッチ(第2の転送部)254の一端側に接続され,ゲートにはノイズ除去部243でノイズ除去された撮像信号が入力される。列選択スイッチ254の一端側は,列ソースフォロアトランジスタ244の他端側に接続され,他端側は水平転送線(第2の転送線)258に接続される。列選択スイッチ254のゲートには,水平走査部245から駆動信号φHCLK<M>を供給するための信号線が接続される。列<M>の列選択スイッチ254のゲートに水平走査部245から駆動信号φHCLK<M>が供給されると,列選択スイッチ254がオン状態となり,列<M>の垂直転送線239の信号(ノイズ除去部243でノイズ除去された撮像信号)が水平転送線258に転送される。
【0053】
定電流源257は,一端側が水平転送線258に接続され,他端側がグラウンドGNDに接続され,ゲートにはバイアス電圧Vbias2が印加される。定電流源257は撮像信号を垂直転送線239から水平転送線258へ読み出す。水平転送線258へ読み出された信号は,サンプルホールド部255に入力される。
【0054】
水平リセットトランジスタ256の一端側は水平リセット電圧Vclrに接続され,他端側は水平転送線258に接続される。水平リセットトランジスタ256のゲートには,タイミング生成部25から駆動信号φHCLRが入力される。タイミング生成部25から駆動信号φHCLRが水平リセットトランジスタ256のゲートに入力されると,水平リセットトランジスタ256がオン状態となり,水平転送線258がリセットされる。
【0055】
サンプルホールド部255は,バッファ261と,サンプルホールドスイッチ(トランジスタ)262と,サンプル容量(コンデンサ)263と,オペアンプ264と,を含む。バッファ261の入力には,水平転送線258が接続され,該水平転送線258を介して,撮像信号と水平リセット時のノイズ信号とがバッファ261に入力される。バッファ261の出力は,サンプルホールドスイッチ262の一端側に接続される。サンプルホールドスイッチ262の他端側は,オペアンプ264の入力に接続される。サンプル容量263の一端側は,サンプルホールドスイッチ262の他端側とオペアンプ264の入力とに接続され,他端側はグラウンドGNDに接続される。オペアンプ264の出力は,オペアンプ264に反転入力端子に接続されるとともに,マルチプレクサ26の入力に接続される。サンプルホールド部255は,サンプルホールドスイッチ262がオフ状態になる直前の電圧をサンプル容量263に保持し,サンプルホールドスイッチ262がオフ状態になっている間は,サンプル容量263に保持した電圧を出力する。
【0056】
実施の形態1では,垂直転送線239からのノイズ除去後の撮像信号の読み出しと,水平リセットトランジスタ256による水平転送線258のリセットとを交互に行うことにより,列方向の撮像信号のクロストークを抑制することが可能となる。また,サンプルホールド部255のサンプルホールドスイッチ262を,ノイズ除去後の撮像信号の転送時にオン状態とし,リセット時のノイズ信号の転送時にオフ状態とすることにより,ノイズ除去後の撮像信号のみをオペアンプ264に出力することが可能となる。第1チップ21がサンプルホールド部255を備えることにより,後段の増幅回路の帯域を半分にするとともに,レンジを抑制することができる。
【0057】
マルチプレクサ26は,サンプルホールド部255から出力されるノイズ除去された撮像信号と,基準電圧生成部246で生成される基準電圧Vrefとを交互に,出力部31に出力する。出力部31は,ノイズ除去された撮像信号と基準電圧Vrefとを必要に応じて信号増幅して,交互に第2チップ22に出力する。
【0058】
第2チップ22では,ノイズ除去された撮像信号と基準電圧Vrefとの交流成分のみを,伝送ケーブル3を介して,コネクタ部5に伝送する。」

イ 図4には,以下のものが記載されていると認められる。

「二次元マトリクス状に配置された複数の画素230と,
前記複数の画素230の配置における縦ライン毎に設けられ,前記複数の画素230の各々から出力される撮像信号を転送する複数の垂直転送線239と,
前記複数の垂直転送線239の各々に設けられ,前記垂直転送線239に接続される複数の転送容量252と,
前記転送容量252の一方の電極にゲートが接続され,前記撮像信号を増幅する列ソースフォロアトランジスタ244と,前記電極にソースが接続され,前記転送容量252を所定の電位にリセットするクランプスイッチ(トランジスタ)253と,を有し,前記複数の垂直転送線239の各々に設けられた複数のカラム読み出し用の回路と,
前記転送容量252を介して前記垂直転送線239に接続され,前記列ソースフォロアトランジスタ244を介して前記垂直転送線239から前記撮像信号を出力させる列選択スイッチ254を有し,前記複数のカラム読み出し用の回路の各々に設けられた複数のカラム走査用の回路と,
前記列選択スイッチ254に接続され,前記列ソースフォロアトランジスタ244を介して前記撮像信号を転送する水平転送線258と,
ノイズ除去部243を構成する転送容量252は,前記撮像信号に含まれるノイズを除去するためのノイズ除去用転送容量を形成し,
前記水平転送線258に接続され,前記複数の垂直転送線239の各々から前記撮像信号を前記水平転送線258へ出力させる定電流源257と,を備えた第1チップ21。」

(2)引用発明
前記ア,イから,引用文献1には以下の発明(以下,「引用発明」という。)が記載されているものと認められる。

「二次元マトリクス状に配置された複数の画素230と,
前記複数の画素230の配置における縦ライン毎に設けられ,前記複数の画素230の各々から出力される撮像信号を転送する複数の垂直転送線239と,
前記複数の垂直転送線239の各々に設けられ,前記垂直転送線239に接続される複数の転送容量252と,
前記転送容量252の一方の電極にゲートが接続され,前記撮像信号を増幅する列ソースフォロアトランジスタ244と,前記電極にソースが接続され,前記転送容量252を所定の電位にリセットするクランプスイッチ(トランジスタ)253と,を有し,前記複数の垂直転送線239の各々に設けられた複数のカラム読み出し用の回路と,
前記転送容量252を介して前記垂直転送線239に接続され,前記列ソースフォロアトランジスタ244を介して前記垂直転送線239から前記撮像信号を出力させる列選択スイッチ254を有し,前記複数のカラム読み出し用の回路の各々に設けられた複数のカラム走査用の回路と,
前記列選択スイッチ254に接続され,前記列ソースフォロアトランジスタ244を介して前記撮像信号を転送する水平転送線258と,
ノイズ除去部243を構成する転送容量252は,前記撮像信号に含まれるノイズを除去するためのノイズ除去用転送容量を形成し,
前記水平転送線258に接続され,前記複数の垂直転送線239の各々から前記撮像信号を前記水平転送線258へ出力させる定電流源257と,を備えた第1チップ21。」

2 原査定の引用文献2について
原査定で引用された,特開2012-54495号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。

ア 「【0012】
本発明では,アナログ回路とデジタル回路とが混在する半導体集積回路を複数の半導体基板に分けて形成する場合における,基板の総面積の増加を抑制することができる。」
イ 「【0015】
<1.第1実施形態>
[CMOSセンサ方式の固体撮像装置1の構成]
図1は,本発明の第1実施形態に係るCMOSセンサ方式の固体撮像装置1のブロック図である。
図1の固体撮像装置1は,タイミング制御回路11,行走査回路12,画素アレイ部13,カラム回路14,列走査回路15,水平走査出力信号線16,(Auto Gain Control)演算回路17,出力回路18を有する。
【0016】
画素アレイ部13は,半導体基板の一面に行列状に二次元配列された複数の画素回路19を有する。
複数の画素回路19は,1行毎に複数の行選択信号線20に接続される。複数の行選択信号線20は,行走査回路12に接続される。
また,複数の画素回路19は,1列毎に複数の列出力信号線21に接続される。複数の列出力信号線21は,カラム回路14に接続される。
(中略)
【0036】
そして,センサチップ6の第1半導体基板51は,信号処理チップ7の第2半導体基板53の中央部に重ねて配置される。
また,第1半導体基板51の裏面に配列された複数のマイクロパッド52と,第2半導体基板53の表面に配列された複数のマイクロパッド54とは,複数のマイクロバンプ55により電気的に接続される。
第1半導体基板51と第2半導体基板53とは,封止樹脂8により互いに固定される。
そして,図3では,第1半導体基板51の上面が受光面となる。
(中略)
【0041】
具体的に説明する。
上述したようにたとえば図2の画素アレイ部13をセンサチップ6に形成し,カラム回路14を信号処理チップ7に形成した場合,図2のカラム回路14の比較器41の入力端子は,マイクロパッド54に接続される。マイクロパッド54は,マイクロバンプ55およびマイクロパッド52を介して,列出力信号線21に接続される。
製造過程において比較器41の入力端子へ静電気ノイズが入力されると,比較器41が破壊される可能性がある。
このため,信号処理チップ7では,比較器41の入力端子と,当該入力端子に接続されたマイクロパッド54との間に,入力保護回路を追加する必要がある。
(中略)
【0043】
図4は,図3のセンサチップ6および信号処理チップ7に対する画素アレイ部13およびカラム回路14の振り分け方の説明図である。
図5は,図3のセンサチップ6および信号処理チップ7に対する1列分の画素アレイ部13およびカラム回路14の振り分け方の説明図である。
【0044】
そこで,本実施形態では,回路ブロック毎に振り分けるのではなく,アナログ回路の一部をセンサチップ6に振り分け,アナログ回路の残部とデジタル回路とを信号処理チップ7に振り分ける。
具体的には,図4および図5に示すように,センサチップ6には,アナログ回路の一部である画素アレイ部13の複数の画素回路19と,デジタル回路の行走査回路12とを形成する。
また,信号処理チップ7には,アナログ回路の残部である画素アレイ部13の複数の電流源37と,デジタル回路としてのカラム回路14,列走査回路15,水平走査出力信号線16,タイミング制御回路11,演算回路17,および出力回路18を形成する。
(中略)
【0060】
なお,第2実施形態では,第1半導体基板51と第2半導体基板53との間に遮光金属膜81を配置している。
この他にも,第2半導体基板53の最上の配線層をベタパターンに形成することで,電流源トランジスタ38と複数の画素回路19との間に遮光金属膜81を配置してもよい。
また,第1半導体基板51の裏面に金属のベタパターンに形成することで,電流源トランジスタ38と複数の画素回路19との間に遮光金属膜81を配置してもよい。
たとえば,第1半導体基板51の裏面に配線層が形成される所謂裏面照射型のものである場合には,その裏面の配線層の最上層にベタパターンを形成すればよい。
また,遮光金属膜81や金属のベタパターンの代わりに,第1半導体基板51と第2半導体基板53との間に,光の吸収膜や散乱膜を設けてもよい。たとえばシリコン系接着剤を第1半導体基板51と第2半導体基板53との間に塗布することにより,光を散乱したり吸収したりすることができる。
【0061】
<3.第3実施形態>
第3実施形態での固体撮像装置1の回路ブロック,電流源トランジスタ38の構成は,第1実施形態と同様である。
すなわち,画素アレイ部13の複数の画素回路19は,センサチップ6に形成され,電流源トランジスタ38は,カラム回路14などと同じ信号処理チップ7に形成されている。
このため,第3実施形態では,固体撮像装置1の各部について第1実施形態と同じ符号を使用し,その説明を省略する。
【0062】
[センサチップ6および信号処理チップ7に対する回路の振り分け方]
図10は,本発明の第3実施形態のセンサチップ6および信号処理チップ7に対する1列分の画素アレイ部13およびカラム回路14の振り分け方の説明図である。
図10の固体撮像装置1では,信号処理チップ7に,センサチップ6の画素アレイ部13へアンプ電源電圧VDCを供給する電圧源回路91が形成される。
電圧源回路91は,信号処理チップ7の第2半導体基板53のマイクロパッド54に接続され,マイクロバンプ55により第1半導体基板51のマイクロパッド52に接続される。当該マイクロパッド52は,複数の画素回路19の増幅トランジスタ34のドレインに接続される。
なお,複数の画素回路19のリセットトランジスタ36のドレインは,第1実施形態と同様に,センサチップ6に形成された図示しない電流源37回路から電源電圧VDDが供給される。
【0063】
そして,図10の電圧源回路91が増幅トランジスタ34のドレインへ供給する電源電圧VDCは,電源電圧VDDより低い電圧とする。
これにより,信号処理チップ7において,センサチップ6の高い電源電圧に対応するために高耐圧素子などを使用する必要が無くなる。また,信号処理チップ7において低耐圧素子を使用することにより,1/f雑音を減らすことができる。」
ウ 「【0078】
以上の実施形態は,本発明の好適な実施形態の例であるが,本発明は,これに限定されるものではなく,発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【0079】
たとえば上記実施形態は,複数の画素回路19が接続された各列出力信号線21には,カラム回路14の比較器41に接続されている。
この比較器41とカウンタ42からなるADCにより画素の信号はデジタル化され,メモリ43を介して水平走査信号線16に接続している。このADCの代わりに画素信号の電圧を増幅するアナログアンプを配置し,アナログ信号を水平走査信号線16を介して伝送し,その端部にてデジタル変換してもよい。」

3 原査定の引用文献3について
原査定で引用された,特開2013-110254号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。

「【0020】
図2は,第1実施形態のメモリ/ロジック混載LSIにおけるPLLの回路図である。
【0021】
図示するように,PLLは,位相比較器21,電圧制御発振器(VCO:voltage controlled oscillator)22,増幅器23,ダイオードD1?D4,抵抗R1,及びトレンチキャパシタC1,C2を含む。
【0022】
位相比較器21の出力部には,電圧制御発振器22の入力部が接続されている。位相比較器21の出力部と電圧制御発振器22の入力部との間には,抵抗とトレンチキャパシタC1を介して電源電圧端VDDが接続されている。トレンチキャパシタC1の両端には,ダイオードD1,D2がそれぞれ接続されている。さらに,位相比較器21の出力部と電圧制御発振器22の入力部との間には,トレンチキャパシタC2を介して電源電圧端VDDが接続されている。トレンチキャパシタC2の両端には,ダイオードD3,D4がそれぞれ接続されている。トレンチキャパシタC1,C2は,半導体基板に形成されたトレンチ内に,絶縁膜及び金属層が埋め込まれて形成されたディープトレンチキャパシタから構成されている。トレンチキャパシタC1,C2の詳細については後述する。
【0023】
図3は,第1実施形態のメモリ/ロジック混載LSIにおけるレギュレータの回路図である。
【0024】
図示するように,レギュレータは,メイン増幅器24,サブ増幅器25,トランジスタT1,T2,抵抗R2,R3,及びトレンチキャパシタC3を含む。
【0025】
入力電圧としての電源電圧VDDは,トランジスタT1のソースに入力される。トランジスタT1のドレインには,トレンチキャパシタC3,抵抗R2が接続されている。抵抗R2は抵抗R3を介して基準電位(例えば,接地電位)に接続されている。また,電源電圧VDDは,メイン増幅器24及びサブ増幅器25の正端子にそれぞれ入力される。メイン増幅器24の負端子はサブ増幅器25の負端子に接続されている。メイン増幅器24の出力端子はトランジスタT1のゲートに接続され,サブ増幅器25の出力端子はトランジスタT2のゲートに接続されている。トレンチキャパシタC3は,半導体基板に形成されたトレンチ内に,絶縁膜及び金属層が埋め込まれて形成されたディープトレンチキャパシタから構成されている。
【0026】
前述したトレンチキャパシタは,メインブロック11に配置されるDRAM内にも形成されている。以下に,トレンチキャパシタについて詳述する。
【0027】
図4は,第1実施形態におけるDRAM及びアナログ回路が含むトレンチキャパシタの断面図である。
【0028】
DRAMが含むトレンチキャパシタは以下のような構造を持つ。
【0029】
図4に示すように,半導体基板30上には,n型ウェル領域31が形成されている。n型ウェル領域31上には,p型ウェル領域32,n型ウェル領域33が形成されている。p型ウェル領域32の表面領域には,n+型拡散層32N,p型拡散層32Pが形成される。n型ウェル領域33の表面領域には,n型拡散層33Nが形成されている。さらに,n型ウェル領域31下の半導体基板30内には,n+型領域30Nが形成されている。
【0030】
p型ウェル領域32,n型ウェル領域31,及びn+型領域30Nには深いトレンチが掘られている。トレンチは,p型ウェル領域32の表面からn型ウェル領域31を通り,n+型領域30Nまで達している。トレンチの側面及び底面には絶縁膜(図示せず)が形成され,トレンチ内の絶縁膜上には金属層34Mが埋め込まれている。これにより,n+型領域30Nと金属層34Mとの間に絶縁膜が配置されてなるトレンチキャパシタ34が形成されている。
【0031】
トレンチキャパシタ34はn+型拡散層32Nに接続され,n+型拡散層32Nは,例えば電源電圧端VDDに接続される。p型拡散層32Pは,例えば接地電位GNDに接続され,n型拡散層33Nはトレンチキャパシタ34が接続されるべきノードに接続される。
【0032】
ロジック回路(PLL,レギュレータ)が含むトレンチキャパシタは以下のような構造を持つ。
【0033】
図4に示すように,半導体基板30上には,n型ウェル領域31が形成されている。n型ウェル領域31上には,p型ウェル領域32,n型ウェル領域33が形成されている。p型ウェル領域32の表面領域には,n+型拡散層32N,p型拡散層32Pが形成される。n型ウェル領域33の表面領域には,n型拡散層33Nが形成されている。n型ウェル領域31下の半導体基板30内には,n+型領域30Nが形成されている。さらに,DRAMとロジック回路のウェル領域間には,p型ウェル領域35が形成されている。
【0034】
p型ウェル領域32,n型ウェル領域31,及びn+型領域30Nには深いトレンチが掘られている。トレンチは,p型ウェル領域32の表面からn型ウェル領域31を通り,n+型領域30Nまで達している。トレンチの側面及び底面には絶縁膜(図示せず)が形成され,トレンチ内の絶縁膜上には金属層34Mが埋め込まれている。これにより,n+型領域30Nと金属層34Mとの間に絶縁膜が配置されてなるトレンチキャパシタC1(またはC2,C3)が形成されている。
【0035】
トレンチキャパシタC1はn+型拡散層32Nに接続され,n+型拡散層32Nは,例えば電源電圧端VDDに接続される。p型拡散層32Pは,例えば接地電位GNDに接続され,n型拡散層33NはトレンチキャパシタC1が接続されるべきノードに接続される。
【0036】
第1実施形態では,PLL内のキャパシタにトレンチキャパシタを用いることにより,キャパシタの占有面積を小さくできる。これにより,チップ面積を低減することができる。さらに,トレンチキャパシタは容量を大きくすることができるため,PLLの出力(例えば,クロック信号等)を安定させることができる。同様に,レギュレータ内のキャパシタにトレンチキャパシタを用いることにより,キャパシタの占有面積を小さくできる。これにより,チップ面積を低減することができる。さらに,トレンチキャパシタは容量を大きくすることができるため,レギュレータの出力(例えば,電源)の安定化を図ることができる。
【0037】
前述したように第1実施形態では,アナログ回路内のキャパシタにトレンチキャパシタを用いているため,アナログ回路内のキャパシタが占める占有面積を低減することができる。さらに,トレンチキャパシタを用いることで,キャパシタの容量を増やすことができる。
【0038】
以上説明したように第1実施形態によれば,チップサイズを増大することなく,キャパシタの容量を増やすことが可能である。
【0039】
[第2実施形態]
第2実施形態のセンサ/ロジック混載LSI(固体撮像装置)について説明する。センサ/ロジック混載LSIは,図1に示したように,メインブロック11と周辺ブロック12とを有する。メインブロック11には,イメージセンサ(例えば,CMOSイメージセンサ)が形成される。周辺ブロックには,ロジック回路及びアナログ回路が形成される。その他のレイアウト構成は図1に示した構成と同様である。
【0040】
図5は,第2実施形態のセンサ/ロジック混載LSIにおけるCMOSイメージセンサの回路図である。
【0041】
図示するように,CMOSイメージセンサは,フォトダイオードPD,リードトランジスタT3,リセットトランジスタT4,アドレストランジスタT5,アンプトランジスタT6,リセットトランジスタT7,及びトレンチキャパシタC4を含む。
【0042】
フォトダイオードPDは,リードトランジスタT3を介してフローティングディフュージョンFDに接続されている。フローティングディフュージョンFDには,トレンチキャパシタC4が接続されている。フォトダイオードPDにて光電変換された電荷は,フローティングディフュージョンFDに接続されたトレンチキャパシタC4に蓄積される。
【0043】
フローティングディフュージョンFDには,リセットトランジスタT4を介して電源線が接続される共に,アンプトランジスタT6のゲートが接続されている。アンプトランジスタT6の電流通路の一端は,リセットトランジスタT7を介して基準電位(例えば,接地電位)に接続されている。アンプトランジスタT6の電流通路の他端には,アドレストランジスタT5を介して電源線が接続されている。そして,アンプトランジスタT6の電流通路の一端から,フォトダイオードPDにより検出された信号Vsigが出力される。
【0044】
図6(a)は第2実施形態のセンサ/ロジック混載LSIにおけるCMOSイメージセンサの平面図であり,図6(b)はCMOSイメージセンサの断面図である。なお,これら図6(a)及び図6(b)はCMOSイメージセンサの一部を示すものである。
【0045】
半導体基板40には,フォトダイオードPD,バリア層41,及びトレンチキャパシタC4が形成されている。フォトダイオードPDはn型領域を有し,バリア層41はp型領域から成る。トレンチキャパシタC4は,半導体基板40に掘られた深いトレンチ内に,絶縁膜42と金属層43が埋め込まれて形成されている。すなわち,半導体基板40と金属層43との間に絶縁膜42が配置されてトレンチキャパシタC4が形成されている。
(中略)
【0048】
第2実施形態では,CMOSイメージセンサ内の画素電圧変換回路のキャパシタにトレンチキャパシタを用いることにより,キャパシタの占有面積を小さくできる。これにより,チップ面積を低減することができる。すなわち,図5に示したように,1画素辺りの電圧変換回路におけるフローティングディフュージョンFDのキャパシタC4をトレンチキャパシタにする。例えば,5メガ画素を持つCMOSセンサの場合は,5メガ個のトレンチキャパシタをCMOSセンサに形成する。これにより,通常のキャパシタを用いたCMOSセンサと比べて,キャパシタの形成に必要な面積を大幅に削減することができる。
【0049】
また,PLL内のキャパシタにトレンチキャパシタを用いることにより,チップ面積を小さくすることができる。さらに,トレンチキャパシタは容量を大きくすることができるため,PLLの出力(例えば,クロック信号等)を安定させることができる。
【0050】
同様に,レギュレータ内のキャパシタにトレンチキャパシタを用いることにより,チップ面積を小さくすることができる。さらに,トレンチキャパシタは容量を大きくすることができるため,レギュレータの出力(例えば,電源等)の安定化を図ることができる。
【0051】
前述したように第2実施形態では,イメージセンサ内及びアナログ回路内のキャパシタにトレンチキャパシタを用いているため,イメージセンサ内及びロジック回路内のキャパシタが占める占有面積を低減することができる。さらに,トレンチキャパシタを用いることで,キャパシタの容量を増やすことができる。
【0052】
以上説明したように第2実施形態によれば,チップサイズを増大することなく,キャパシタの容量を増やすことができる。」

4 原査定の引用文献4について
原査定で引用された,特許第5140235号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。

「【0045】
図16?図19は,本実施形態におけるDRAM混載型CMOSイメージセンサのピクセル形成領域の平面構成図である。図20は,本実施形態におけるDRAM混載型CMOSイメージセンサに適用したスタックキャパシタ型DRAMの平面構成図である。尚,図16?図20のX-Y線は,図14の断面図示線であり,図中の編み目部分は,ビアホール又はコンタクトホールとメタル配線の接続部分を示している。
【0046】
図16は,図14中のα-α´線の平面構成を示した図である。図17は,図14中のβ-β´線の平面構成を示した図である。図18は,図14中のγ-γ´線の平面構成を示した図である。図19は,図14中のδ-δ´線の平面構成を示した図である。本実施形態のDRAM混載型CMOSイメージセンサは,図16に示すように,リセットトランジスタとソースフォロアトランジスタとを接続するための配線110がDRAMセルのビット線と同層で且つ同じ材料で形成されている。
【0047】
一方で,通常の4トランジスタ型ピクセルの構成は,リセットトランジスタとソースフォロアトランジスタとを接続するための配線は,図14に示す層内の第1のメタル配線を用いて形成される。従って,通常の4トランジスタ型ピクセルとを比べて本実施形態の4トランジスタ型ピクセルは,4トランジスタ型ピクセルを構成するのに第3のメタル配線を必要としない。従って,本実施形態のDRAM混載型イメージセンサでは,フォトダイオード部を除くピクセル形成領域の遮光専用層として第3のメタル配線を使用することができる。
【0048】
更に,トランスファーゲート線111もDRAMセルのビット線と同層に同じ材料(ポリシリコンとWシリサイドの積層構造)で形成されている。一括シャッタ動作による撮影を行う場合には,トランスファーゲート線は全行一括で(1回の撮影で),1回ONさせるだけで,それほどスピードは要求されない。そのため,一括シャッタ動作により4トランジスタ型ピクセルのトランスファーゲート線にも,このようなポリシリコンとWシリサイドの積層構造を用いることができる。
【0049】
<第2の実施形態>
次に,図21Aから図31を用いて本発明の第2の実施形態におけるDRAM混載型CMOSイメージセンサの製造工程について説明する。尚,図21A?図28Bの各図では,DRAM混載型CMOSイメージセンサ内におけるDRAMセル形成領域とピクセル形成領域との製造過程をともに示していく。
【0050】
先ず,図1A,図1Bの例と同様に,DRAMセル形成領域内において選択的にN型ウェルをP型Si基板47に形成する。その際に,高エネルギーで燐又は砒素のイオン注入を行い,Si基板47の深い位置までN型ウェル48を形成する。
【0051】
次に,図21Aに示すように,基板セルプレート型のトレンチキャパシタを形成する。トレンチキャパシタの形成方法は,例えば“第43回半導体専門講習会 予稿集”に示されている。トレンチキャパシタ53は,カラー酸化膜,SiN膜44,ポリシリコン膜45及びセルプレート等により形成される。トレンチキャパシタ53の下部には,燐又は砒素をトレンチキャパシタ53から基板内に拡散させたN型拡散層46が形成されており,Nウェル48に接続されて,セルプレートを形成している。トレンチキャパシタの形成後にSi基板をパターニングしてSTI用の溝を形成し,溝内にシリコン酸化膜を堆積してCMP法により表面を研磨することによりSTI(Shallow Trench Isolation)49を形成する。
【0052】
続いて,図22A,図22Bに示すように,全面にゲート酸化膜51を5nm程度の膜厚で形成し,DRAMセル形成領域のみを覆うレジストパターンを形成した後,フッ酸を薬液として用いたウェットエッチングによりDRAMセル形成領域以外の領域に形成されたゲート酸化膜51を除去する。
【0053】
続いて,フォトレジストを灰化処理により除去し,ゲート酸化膜51を5nm程度の膜厚で形成する。これにより,DRAMセル形成領域には8nm程度の膜厚,ピクセル形成領域及び周辺ロジック回路形成領域には5nm程度の膜厚のゲート酸化膜51が夫々形成される。
【0054】
続いて,燐ドープトアモルファスシリコン膜,WSi膜及びシリコン酸化膜を夫々,50nm程度,150nm程度,200nm程度の膜厚で堆積し,フォトリソグラフィ工程及びそれに続くエッチング工程により,図23A,図23Bに示すように,P型Si基板47上にゲート電極52を形成する。
【0055】
続いて,ピクセル形成領域内のフォトダイオード形成領域上で開口するレジストパターンを形成し,30keV?300keV,1×10^(12)/cm^(2)?1×10^(13)/cm^(2)の条件で燐をイオン注入する。これにより,図24Bに示すように,フォトダイオード形成領域にはN型拡散層54が基板47の深い位置まで形成される。次に,7keV,1×10^(13)/cm^(2)程度の条件でホウ素をイオン注入し,フォトダイオード形成領域における基板47の表面部位にP型拡散層55をフォトダイオード表面シールド層として形成する。以上により,ピクセル形成領域内にフォトダイオード56が形成される。
【0056】
続いて,図25A,図25Bに示すように,DRAMセル形成領域上及びフォトダイオード部を除くピクセル形成領域上で開口するレジストパターンを形成し,20keV,2×10^(13)/cm^(2)程度の条件で燐をイオン注入することにより,DRAMセル形成領域及びピクセル形成領域の基板の浅い位置にN型拡散層57を形成する。
(中略)
【0061】
これにより,図26A,図26Bに示すように,DRAMセル形成領域の素子活性領域上にはシリコン窒化膜が残存し,リセットトランジスタにおけるゲート電極の一方の側壁面,ソースフォロアトランジスタのゲート電極の両側壁面,及び,セレクトトランジスタのゲート電極の両側壁面にサイドウォール58が形成される。
(中略)
【0064】
続いて,図27A,図27Bに示すように,シリコン酸化膜を50nm程度の膜厚でプラズマCVD法により形成した後,更にBPSG(Borophosphosilicate glass)膜60を1μm程度の膜厚で形成し,CMP法により表面を平坦化する。
(中略)
【0067】
続いて,図28A,図28Bに示すように,燐ドープトアモルファスシリコン膜を300nm程度の膜厚で全面に堆積した後,CMP法により表面を研磨することにより,ビット線コンタクト61,コンタクト62内にポリシリコンプラグ63を形成する。
【0068】
続いて,Ti膜,TiN膜及びW膜を夫々,20nm,50nm,100nm程度の膜厚で順次堆積する。次に,ポリシリコンプラグ63を内包する領域に残存するレジストパターンを形成し,当該レジストパターンをマスクにしてW膜,TiN膜及びTi膜をエッチングする。これにより,図28A,図28Bに示すように,DRAMセル形成領域にはビット線64を形成するとともに,ピクセル形成領域にはフローティングディフュージョン部及びソースフォロアトランジスタと接続するローカル配線65を夫々形成する。」

5 原査定の引用文献5について
原査定で引用された,特開平4-101428号公報(以下,「引用文献5」という。)には,図面とともに,次の記載がある。

「実施例2
第7図は本発明の第2の実施例を説明するためのもので,ダイナミックRAMセルの製造工程を示す断面図である。先ず,第7図(a)に示すごとく,比抵抗10Ωcm程度のp型シリコン基板31上にフィールド酸化膜32を選択的に形成した後に,全面に0.8μm程度のCVD酸化膜33を堆積し,これをマスクとして基板裏面にゲッタリングサイト,およびゲッタリングバリアとしてリン拡散層21を形成する。リン拡散は,例えば1000℃,60分間,POCl3ガスを酸化性雰囲気で行う。さらに,引き続く低温熱処理として,ここで800℃,20分以上のゲッタリング熱処理を加えても良いし,次に続く素子形成工程の熱処理を利用しても構わない。その後に,基板表面を通常の写真蝕刻工程を経て,キャパシタ形成領域内に窓を形成する。
次いで,第7図(b)に示すごとく,CVD酸化膜33をマスクとしてダイナミックRAMセルのMOSキャパシタの領域内に垂直壁を有する深さ3μm程度の溝34を形成する。この溝34は,例えばCF_(4),SF_(6),CCl_(4)などを主成分とするガスあるいはこれにHが入ったガスを用いた反応性イオンエッチング(RIE)法により形成する。このRIE工程のマスクは通常のフォトレジストではそれ自体もエッチングされて消失する場合があるので,例えば,SiO_(2)/Si_(3)N_(4)/SiO_(2)膜等を用いることが望ましい。
次いで,第7図(c)に示すごとく,CVD酸化膜33をエッチング除去する。そして,露出したシリコン基板31表面にn^(-)型層35を形成し,改めて熱酸化を行い,キャパシタ絶縁膜となる熱酸化膜36を形成する。続いて,第1層多結晶シリコン膜を堆積し,これをパターニングしてキャパシタ電極37を形成する。次いで,第7図(d)に示すごとく,キャパシタ領域に隣接する位置にゲート絶縁膜となる熱酸化膜38を形成し,第2層多結晶シリコン膜の堆積,パターニングによりゲート電極39を形成し,例えば砒素イオン注入によりソース,ドレインとなるn^(+)型層40,41を形成する。ここで,キャパシタ電極37およびゲート電極39を同一の多結晶シリコンで形成することも可能である。
次いで,第7図(e)に示すごとく,全面に4000Å程度のCVD酸化膜42を堆積する。絶縁膜42には,通常PSGやBPSGなどのリンガラス膜が用いられる。この後に,再び,酸化性雰囲気でPOCl3ガスを用いて,例えば,1000℃,60分間基板裏面からリンを拡散させ,ゲッタリングサイト(リン拡散層)21を形成する。引き続いて,重金属の捕獲工程として例えば,800℃,20分以上の低温熱処理工程を行う。この2段階処理において,先に形成したゲッタリングサイトとしてのリン拡散層が十分に残っていれば,低温熱処理だけでも構わない。
ここで,600℃以上の工程は終了する。これ以降は,メタライゼイーション工程を実行し,配線パターンを微細加工によって形成した後,全面に保護膜を堆積し,素子形成を終了する。」(第5頁左下欄8行?第6頁右上欄4行)

6 原査定の引用文献6について
原査定で引用された,特開平7-161830号公報(以下,「引用文献6」という。)には,図面とともに,次の記載がある。

「【0015】
【実施例】図1は第1の実施例を示すDRAMのトレンチキャパシタセルの要部の構成を示す断面図である。単結晶シリコン基板101におけるP型の領域の表面に選択的にN型領域102,103が形成され,このうちの一つのN型領域103に隣接してトレンチ104が形成されている。このトレンチ104の側壁には絶縁膜(SiO_(2) 膜)105が形成されている。この絶縁膜105はトレンチ上部周辺の一部分だけ除去されており,基板のN型領域106とトレンチ104が接触する窓部107が形成されている。
【0016】基板101が露出しているトレンチ104の底部から絶縁膜105上にかけてキャパシタ下部電極となるN型の多結晶シリコン膜108が被覆されている。この多結晶シリコン膜108 の上縁部はN型領域103,106より下方に位置する。この多結晶シリコン膜108上にキャパシタ絶縁膜(SiN膜)109が形成されている。このキャパシタ絶縁膜109上には第1のキャパシタ上部電極となる多結晶シリコン膜110がトレンチ内において窓部107下縁まで充填されている。この多結晶シリコン膜110上にN型領域106と接触するように第2のキャパシタ上部電極となる単結晶シリコン膜111がトレンチ内上部を埋めている。
【0017】この単結晶シリコン膜111上には,基板上のゲート絶縁膜112と同様の絶縁膜113が形成され,ゲート絶縁膜112上には上記N型領域102,103をソース/ドレイン領域とするセルトランジスタのゲート電極114が形成され,トレンチ104上の絶縁膜113上には隣接する他のメモリセルトランジスタのゲート電極115が形成されている。」

第4 対比・判断
1 本願発明1について
(1)本願発明1と引用発明の対比
ア 引用発明の「二次元マトリクス状に配置された複数の画素230」は,画素が撮像素子としての機能を有し,受光量に応じた撮像信号を生成して出力することから,本願発明1の「二次元マトリクス状に配置され,外部から光を受光し,受光量に応じた撮像信号を生成して出力する複数の画素」に相当する。

イ 引用発明の「垂直転送線234」は,本願発明1の「第1の転送線」に相当するので,引用発明の「前記複数の画素230の配置における縦ライン毎に設けられ,前記複数の画素230の各々から出力される撮像信号を転送する複数の垂直転送線239」は,本願発明1の「前記複数の画素の配置における縦ライン毎に設けられ,前記複数の画素の各々から出力される前記撮像信号を転送する複数の第1の転送線」に相当する。

ウ 引用発明の「複数の転送容量252」は,本願発明1の「複数のキャパシタ」に相当し,引用発明の「前記複数の垂直転送線239の各々に設けられ,前記垂直転送線239に接続される複数の転送容量252」は,下記相違点1の点を除いて,本願発明1の「前記複数の第1の転送線の各々に設けられ,前記第1の転送線に接続される複数のキャパシタ」の点で共通する。

エ 引用発明の「列ソースフォロアトランジスタ244」,「クランプスイッチ(トランジスタ)253」は,本願発明1の「第1のトランジスタ」,「第2のトランジスタ」に各々相当する。また,引用発明の「前記転送容量252の一方の電極にゲートが接続され,前記撮像信号を増幅する列ソースフォロアトランジスタ244と,前記電極にソースが接続され,前記転送容量252を所定の電位にリセットするクランプスイッチ(トランジスタ)253と,を有し,前記複数の垂直転送線239の各々に設けられた複数のカラム読み出し用の回路」は,後記相違点2の点を除いて,本願発明1の「前記電極にゲートが接続され,前記撮像信号を増幅する第1のトランジスタと,前記電極にソースが接続され,前記キャパシタを所定の電位にリセットする第2のトランジスタと,を有し,前記複数の第1の転送線の各々に設けられた複数のカラム読み出し回路」の点で共通する。

オ 引用発明の「列選択スイッチ254」は,本願発明の「第3のトランジスタ」に相当する。また,引用発明の「前記キャパシタを介して前記垂直転送線239に接続され,前記列ソースフォロアトランジスタ244を介して前記垂直転送線から前記撮像信号を出力させる列選択スイッチ254を有し,前記複数のカラム読み出し用の回路の各々に設けられた複数のカラム走査用の回路」は,前記イ,エを考慮すると,本願発明1の「前記キャパシタを介して前記第1の転送線に接続され,前記第1のトランジスタを介して前記第1の転送線から前記撮像信号を出力させる第3のトランジスタを有し,前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路」に相当する。

カ 引用発明の「水平転送線258」は,本願発明1の「第2の転送線」に相当するので,引用発明の「前記列選択スイッチ254に接続され,前記列ソースフォロアトランジスタ244を介して前記撮像信号を転送する水平転送線258」は,本願発明1の「前記第3のトランジスタに接続され,前記第1のトランジスタを介して前記撮像信号を転送する第2の転送線」に相当する。

キ 引用発明の「前記水平転送線258に接続され,前記複数の垂直転送線の各々から前記撮像信号を前記水平転送線258へ出力させる定電流源257」は,本願発明1の「前記第2の転送線に接続され,前記複数の第1の転送線の各々から前記撮像信号を前記第2の転送線へ出力させる定電流源」に相当する。

ク 引用発明の「除去部243を構成する転送容量252は,撮像信号に含まれるノイズを除去するためのノイズ除去用転送容量を形成する」ことは,当該転送容量を介してノイズを除去した撮像信号を伝送する機能を有しているので,前記ウを考慮すると,下記相違点5の点を除いて,本願発明1の「前記キャパシタは,前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成する」点で一致する。

ケ 引用発明の「第1チップ21」は,撮像機能を有するから,本願発明1の「撮像素子」に相当する。

そうすると,本願発明1と引用発明は,以下のコの点で一致し,サの点で相違する。

コ 一致点
「二次元マトリクス状に配置され,外部から光を受光し,受光量に応じた撮像信号を生成して出力する複数の画素と,
前記複数の画素の配置における縦ライン毎に設けられ,前記複数の画素の各々から出力される前記撮像信号を転送する複数の第1の転送線と,
前記複数の第1の転送線の各々に設けられた前記第1の転送線に接続される複数のキャパシタと,
前記キャパシタにゲートが接続され,前記撮像信号を増幅する第1のトランジスタと,前記キャパシタにソースが接続され,前記キャパシタを所定の電位にリセットする第2のトランジスタと,を有し,前記複数の第1の転送線の各々に設けられた複数のカラム読み出し回路と,
前記キャパシタを介して前記第1の転送線に接続され,前記第1のトランジスタを介して前記第1の転送線から前記撮像信号を出力させる第3のトランジスタを有し,前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と,
前記第3のトランジスタに接続され,前記第1のトランジスタを介して前記撮像信号を転送する第2の転送線と,
前記第2の転送線に接続され,前記複数の第1の転送線の各々から前記撮像信号を前記第2の転送線へ出力させる定電流源と,
を備え,
前記キャパシタは,前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成すること,
を特徴とする撮像素子。」

サ 相違点
相違点1
本願発明1では,「第1の拡散層と,前記第1の拡散層に形成されたトレンチと,前記トレンチの中に形成された誘電膜と,前記誘電膜の内側に設けられ,前記第1の転送線に接続された電極と,を有するトレンチ構造をなす複数のキャパシタを有する」のに対して,引用発明では,複数のキャパシタの構造について明示されていない点。

相違点2
本願発明1では,「前記キャパシタから分離された複数のカラム読み出し回路」であるのに対して,引用発明ではキャパシタとカラム読み出し用回路が分離しているのか明示していない点。

相違点3
本願発明1では,「前記キャパシタの電極にゲートが接続され,前記撮像信号を増幅する第1のトランジスタと,前記キャパシタの電極にソースが接続され,前記キャパシタを所定の電位にリセットする第2のトランジスタと,を有」するのに対して,引用発明では,キャパシタとのどの部分と第1のトランジスタのゲート,及びキャパシタのどの部分と第2トランジスタのソースとが接続されているのか明示されていない点。

相違点4
本願発明1では,「画素チップと,」「回路チップを備える」のに対して,引用発明では,画素チップと回路チップに含まれる回路は第1チップ21として1つのチップとして構成されている点。

相違点5
本願発明1では,「前記画素チップと前記回路チップとの間に積層して設けられてなり,前記電極を介して,前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第1のトランジスタとを接続する接続部とを備え,前記キャパシタは,前記電極および前記接続部を介して前記画素チップと前記回路チップとを接続する」のに対して,引用発明では,画素チップと回路チップに含まれる回路は1つの第1のチップ21として構成されるため,接続部は,第1のチップ21内に有し,チップ間の接続部としては有しない点。

(2)相違点についての判断
以下,相違点4及び5は,画素チップと回路チップに分離したこと及びその接続部に関連した技術的事項なのでまとめて検討する。
相違点4及び5に関する構成は,引用文献2ないし6には,記載も示唆も無い。
そして,当該相違点4及び5を有する事により,本願発明1に係る撮像素子によれば,さらなる小型化と高画質化との両立を実現する事ができるという有利な効果を奏する。

(3)まとめ
したがって,本願発明1は,他の相違点について検討するまでもなく,引用文献1に記載された発明及び引用文献2ないし引用文献6に記載された事項に基づいて,当業者が容易に発明をすることができたものとはいえない。

2 本願発明2について
(1)本願発明2と引用発明の対比
前記1(1)を参照すると,本願発明2と引用発明は,以下のアの点で一致し,イの点で相違する。

ア 一致点
「二次元マトリクス状に配置され,外部から光を受光し,受光量に応じた撮像信号を生成して出力する複数の画素と,
前記複数の画素の配置における縦ライン毎に設けられ,前記複数の画素の各々から出力される前記撮像信号を転送する複数の第1の転送線と,
前記複数の第1の転送線の各々に設けられた前記第1の転送線に接続される複数のキャパシタと,
前記キャパシタにゲートが接続され,前記撮像信号を増幅する第1のトランジスタと,前記キャパシタにソースが接続され,前記キャパシタを所定の電位にリセットする第2のトランジスタと,を有し,前記複数の第1の転送線の各々に設けられた複数のカラム読み出し回路と,
前記キャパシタを介して前記第1の転送線に接続され,前記第1のトランジスタを介して前記第1の転送線から前記撮像信号を出力させる第3のトランジスタを有し,前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と,
前記第3のトランジスタに接続され,前記第1のトランジスタを介して前記撮像信号を転送する第2の転送線と,
前記第2の転送線に接続され,前記複数の第1の転送線の各々から前記撮像信号を前記第2の転送線へ出力させる定電流源と,
備え,
前記キャパシタは,前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成すること,
を特徴とする撮像素子。」

イ 相違点
相違点1
本願発明2では,「第1の拡散層と,前記第1の拡散層に形成されたトレンチと,前記トレンチの中に形成された誘電膜と,前記誘電膜の内側に設けられ,前記第1の転送線に接続された電極と,を有するトレンチ構造をなす複数のキャパシタを有する」のに対して,引用発明では,複数のキャパシタの構造について明示されていない点。

相違点2
本願発明2では,「前記キャパシタから分離された複数のカラム読み出し回路」であるのに対して,引用発明ではキャパシタとカラム読み出し用回路が分離しているのか明示していない点。

相違点3
本願発明2では,「前記キャパシタの第1拡散層にゲートが接続され,前記撮像信号を増幅する第1のトランジスタと,前記キャパシタの第1拡散層にソースが接続され,前記キャパシタを所定の電位にリセットする第2のトランジスタと,を有」するのに対して,引用発明では,キャパシタとのどの部分と第1のトランジスタのゲート,及びキャパシタのどの部分と第2トランジスタのソースとが接続されているのか明示されていない点。

相違点4
本願発明2では,「画素チップと,」「回路チップを備える」のに対して,引用発明では,画素チップと回路チップに含まれる回路は第1チップ21として1つのチップに構成されている点。

相違点5
本願発明2では,「前記画素チップと前記回路チップとの間に積層して設けられてなり,前記第1の拡散層を介して,前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第1のトランジスタとを接続する接続部とを備え,前記キャパシタは,前記第1の拡散層および接続部を介して前記画素チップと前記回路チップとを接続する」のに対して,引用発明では,画素チップと回路チップに含まれる回路は1つの第1のチップ21として構成されるため,接続部は第1のチップ内に有し,チップ間の接続部としては有しない点。

(2)相違点についての判断
前記相違点4及び5は,画素チップと回路チップに分離したこと及びその接続部に関連した技術的事項なのでまとめて検討する。
相違点4及び5に関する構成は,引用文献2ないし6には,記載も示唆も無い。
そして,当該相違点4及び5を有する事により,本願発明2に係る撮像素子によれば,さらなる小型化と高画質化との両立を実現する事ができるという有利な効果を奏する。

(3)まとめ
したがって,本願発明2は,他の相違点について検討するまでもなく,引用文献1に記載された発明及び引用文献2ないし引用文献6に記載された技術的事項に基づいて,当業者が容易に発明をすることができたものとはいえない。

3 本願発明3ないし6について
本願発明3ないし6は,本願発明1又は2を引用し,本願発明1又は2の発明特定事項を全て含み,さらに他の発明特定事項を付加したものに相当するから,本願発明1及び2が引用文献1に記載された発明及び引用文献2ないし6に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとはいえない以上,本願発明3ないし6も引用文献1に記載された発明及び引用文献2ないし6に記載された技術的事項に基づいて当業者が容易に発明をすることができたとは認められない。

第5 原査定の概要及び原査定についての判断
原査定は,平成28年12月6日付けの手続補正における請求項1ないし7について,前記引用文献1ないし6に記載された発明に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,平成30年1月19日付け手続補正により補正された請求項1,2には,それぞれ,「キャパシタは,前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに,前記電極および前記接続部を介して前記画素チップと前記回路チップとを接続する」こと(請求項1),「キャパシタは,前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに,前記第1の拡散層および前記接続部を介して前記画素チップと前記回路チップとを接続する」こと(請求項2),という技術的事項を有するものとなっており,画素チップと回路チップを分離した際のその接合部にキャパシタを介する構造を備えたことによって,本願発明1,2は,前記引用文献1に記載された発明及び前記引用文献2ないし6に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。
また,本願発明1及び2が引用文献1に記載された発明及び引用文献2ないし6に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとはいえない以上,本願発明3ないし6も引用文献1に記載された発明及び引用文献2ないし6に記載された技術的事項に基づいて当業者が容易に発明をすることができたとは認められない。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について
1 特許法第36条第6項第1号について
当審では,請求項1,2において「第2の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路」と記載されているが,「キャパシタ」が形成された「画像チップ」と「複数のカラム読み出し回路」が形成された「回路チップ」とが異なるチップに形成されることによって分離されているのであり,「第2の拡散層」によって分離する構成については明細書に記載されていないという点,請求項3において「第1の拡散層と第2の拡散層とを分離する分離部材」についてチップを異ならせることで分離することに加えて「分離部材」を用いる構成は明細書に記載されていないという点,について拒絶の理由を通知しているが,平成30年1月19日の補正によって,請求項1,2において「第2の拡散層によって」という文言の削除,および請求項3の削除の結果,この拒絶理由は解消した。

2 特許法第36条第6項第2号について
当審では,請求項1,2において「キャパシタ」が形成された「画像チップ」と「複数のカラム読み出し回路」が形成された「回路チップ」とは異なるチップに形成されているものと認められるが,「第2の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路」というのはどのようにして第2の拡散層によって両者を分離するのか不明であるという点,請求項3において,「第1の拡散層と第2の拡散層とを分離する分離部材」について分離部材がどのような構造なのか不明であるという点,について各々拒絶の理由を通知しているが,平成30年1月19日の補正によって,請求項1,2において「第2の拡散層によって」という文言の削除,および請求項3の削除の結果,この拒絶理由は解消した。

第7 むすび
以上のとおり,本願発明1ないし6は,当業者が引用文献1に記載された発明及び引用文献2ないし6に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-03-12 
出願番号 特願2016-545952(P2016-545952)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 田邊 顕人  
特許庁審判長 鈴木 匡明
特許庁審判官 須藤 竜也
大嶋 洋一
発明の名称 撮像素子  
代理人 特許業務法人酒井国際特許事務所  
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