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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G11C
審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1338556
審判番号 不服2017-5406  
総通号数 221 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-05-25 
種別 拒絶査定不服の審決 
審判請求日 2017-04-17 
確定日 2018-04-03 
事件の表示 特願2015-515258「メモリセルのセンシング」拒絶査定不服審判事件〔平成25年12月 5日国際公開、WO2013/181591、平成27年 6月25日国内公表、特表2015-518232、請求項の数(7)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成25年5月31日(パリ条約による優先権主張 外国庁受理2012年6月1日、米国)を国際出願日とする外国語特許出願であって、その手続の経緯は以下のとおりである。

平成26年11月26日 国内書面
平成27年 1月21日 翻訳文提出、審査請求、手続補正書
平成28年 2月22日 拒絶理由通知
平成28年 5月31日 意見書・手続補正書
平成28年10月 3日 拒絶理由通知
平成28年11月16日 意見書・手続補正書
平成29年 3月 1日 拒絶査定
平成29年 4月17日 審判請求・手続補正書
平成29年10月19日 拒絶理由通知(当審、最後)
平成29年11月27日 意見書・手続補正書

第2 原査定の概要
原査定の概要は次のとおりである。

この出願の請求項1ないし3に係る発明は、下記引用文献1に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2007-184040号公報

第3 当審拒絶理由の概要
平成29年10月19日付けで、当審より「最後の拒絶理由通知」として通知した拒絶理由(以下、「当審拒絶理由」という。)の概要は、次のとおりである。

1 理由1(明確性)について
(1)請求項2ないし5について
ア 本願の請求項2に「いくつかのデータ状態の中から前記第2のデータ状態を記憶する」、「いくつかのデータ状態の中から前記第4のデータ状態を記憶する」と記載されているが、当該記載が何を意味するのかが不明である。
イ 本願の請求項2に「前記第1のデータ線制御ユニットは、前記第1のデータ状態と前記第3のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第2のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第2のデータ状態を記憶するように構成され」と記載されているが、「・・・基づいて」との文節が、「・・・得られる」に係っているのか、「・・・記憶する」に係っているのかが、明確でない。
本願の請求項2の「前記第2のデータ線制御ユニットは、前記第3のデータ状態と前記第5のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第4のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第4のデータ状態を記憶するように構成される」との記載についても、上記と同様の理由により、明確でない。

(2)請求項6及び7について
請求項6及び7において、「第1データ転送回路」との語と「第1のデータ転送回路」との語が併用されているが、両者が同一のものであるのか否かが不明確である。
また、請求項6及び7に「前記第1のデータ転送回路」との記載があるが、当該記載以前に「第1のデータ転送回路」との記載がなく、何を指し示しているのかが不明である。

第4 平成29年11月27日付け手続補正について
平成29年11月27日付け手続補正(以下、「本件補正」という。)が新規事項を追加するものでないことは明らかであるから、本件補正は、特許法第184条の12第2項の規定により読み替えて適用される同法第17条の2第3項の規定に適合する。
また、本件補正前に受けた拒絶理由通知において特許をすることができないものか否かについての判断が示された発明と、本件補正後の特許請求の範囲に記載される事項により特定される発明とが、特許法第37条の発明の単一性の要件を満たす一群の発明に該当することは明らかであるから、本件補正は同法第17条の2第4項の規定に適合する。
さらに、本件補正における特許請求の範囲についての補正は、拒絶理由通知に係る拒絶の理由に示す事項についてする明りょうでない記載の釈明、及び、誤記の訂正を目的とするものであるから、特許法第17条の2第5項の規定に適合する。
したがって、本件補正は、特許法第159条第1項の規定により読み替えて適用される同法第53条第1項の規定により却下すべきものであるとはいえない。

第5 本願発明
上記第4のとおり、本件補正は、特許法第159条第1項の規定により読み替えて適用される同法第53条第1項の規定により却下すべきものであるとはいえない。
したがって、本願の請求項1ないし7に係る発明(以下、それぞれ「本願発明1」ないし「本願発明7」という。)は、本件補正後の特許請求の範囲の請求項1ないし7に記載される事項により特定される、次のとおりのものと認める。
「【請求項1】
第1のメモリセルに接続されると共に、第1のデータ線制御ユニットに選択的に接続される第1のデータ線と、
第2のメモリセルに接続されると共に、前記第1のデータ線制御ユニットに選択的に接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線と、
第3のメモリセルに接続されると共に、第2のデータ線制御ユニットに選択的に接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線と、
第4のメモリセルに接続されると共に、前記第2のデータ線制御ユニットに選択的に接続される第4のデータ線であって、前記第4のデータ線が前記第3のデータ線に隣接する、第4のデータ線と、
第5のメモリセルに接続されると共に、第3のデータ線制御ユニットに選択的に接続される第5のデータ線であって、前記第5のデータ線が前記第4のデータ線に隣接する、第5のデータ線と、
前記第1及び第2のデータ線制御ユニット間に設けられた第1のデータ転送回路と、
前記第2及び第3のデータ線制御ユニット間に設けられた第2のデータ転送回路と、
を備え、
前記第2のデータ線制御ユニットは、前記第3のメモリセルのデータ状態を判定して当該データ状態を第3のデータ状態として記憶すると共に、当該第3のデータ状態を前記第1のデータ転送回路を介して前記第1のデータ線制御ユニットに転送するように構成され、
前記第1のデータ線制御ユニットは、前記第1のメモリセルのデータ状態を判定して当該データ状態を第1のデータ状態として記憶すると共に、当該第1のデータ状態と前記第1のデータ転送回路を介して転送された前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定して当該データ状態を第2のデータ状態として記憶するように構成され、
前記第3のデータ線制御ユニットは、前記第5のメモリセルのデータ状態を判定して当該データ状態を第5のデータ状態として記憶すると共に、当該第5のデータ状態を前記第2のデータ転送回路を介して前記第2のデータ線制御ユニットに転送するように構成され、
前記第2のデータ線制御ユニットは、記憶している前記第3のデータ状態と前記第2のデータ転送回路を介して転送された前記第5のデータ状態との両方に基づいて、前記第4のメモリセルのデータ状態を判定して当該データ状態を第4のデータ状態として記憶するように構成され、
前記第1のデータ転送回路は第1のイネーブル信号により制御され、前記第2のデータ転送回路は第2のイネーブル信号により制御され、前記第1および第2のイネーブル信号は互いに独立している、
装置。
【請求項2】
前記第1のデータ線制御ユニットは、複数の異なるセンス電圧の前記第2のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第1のデータ状態と前記第3のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第2のデータ状態として記憶するように構成され、
前記第2のデータ線制御ユニットは、複数の異なるセンス電圧の前記第4のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第3のデータ状態と前記第5のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第4のデータ状態として記憶するように構成される、請求項1に記載の装置。
【請求項3】
前記第1のデータ転送回路は、第1のトランジスタを有し、当該第1のトランジスタを前記第1のイネーブル信号で活性化することにより、前記第3のデータ状態が前記第2のデータ線制御ユニットから前記第1のデータ線制御ユニットに転送され、
前記第2のデータ転送回路は、第2のトランジスタを有し、当該第2のトランジスタを前記第2のイネーブル信号で活性化することにより、前記第5のデータ状態が前記第3のデータ線制御ユニットから前記第2のデータ線制御ユニットに転送される、請求項1および2のいずれか1項に記載の装置。
【請求項4】
シールド電源と、
前記シールド電源と前記第1のデータ線との間に設けられた第1の絶縁デバイスと、
前記第1のデータ線と前記第1のデータ線制御ユニットとの間に設けられた第2の絶縁デバイスと、
前記シールド電源と前記第2のデータ線との間に設けられた第3の絶縁デバイスと、
前記第2のデータ線と前記第1のデータ線制御ユニットとの間に設けられた第4の絶縁デバイスと、
前記シールド電源と前記第3のデータ線との間に設けられた第5の絶縁デバイスと、
前記第3のデータ線と前記第2のデータ線制御ユニットとの間に設けられた第6の絶縁デバイスと、
前記シールド電源と前記第4のデータ線との間に設けられた第7の絶縁デバイスと、
前記第4のデータ線と前記第2のデータ線制御ユニットとの間に設けられた第8の絶縁デバイスと、
前記シールド電源と前記第5のデータ線との間に設けられた第9の絶縁デバイスと、
前記第5のデータ線と前記第3のデータ線制御ユニットとの間に設けられた第10の絶縁デバイスと、
を更に備え、
前記第1および第2のデータ転送回路は、前記第1乃至第10の絶縁デバイスの夫々から独立して設けられている、請求項1乃至3のいずれか1項に記載の装置。
【請求項5】
前記第1乃至第10の絶縁デバイスの夫々は、トランジスタを含む、請求項4に記載の装置。
【請求項6】
第1のメモリセルに接続されると共に、第1のデータ線制御ユニットに選択的に接続される第1のデータ線と、
第2のメモリセルに接続されると共に、前記第1のデータ線制御ユニットに選択的に接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線と、
第3のメモリセルに接続されると共に、第2のデータ線制御ユニットに選択的に接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線と、
第4のメモリセルに接続されると共に、前記第2のデータ線制御ユニットに選択的に接続される第4のデータ線であって、前記第4のデータ線が前記第3のデータ線に隣接する、第4のデータ線と、
第5のメモリセルに接続されると共に、第3のデータ線制御ユニットに選択的に接続される第5のデータ線であって、前記第5のデータ線が前記第4のデータ線に隣接する、第5のデータ線と、
前記第1及び第2のデータ線制御ユニット間に設けられ、第1のイネーブル信号により制御される第1のデータ転送回路と、
前記第2及び第3のデータ線制御ユニット間に設けられ、前記第1のイネーブル信号とは独立した第2のイネーブル信号により制御される第2のデータ転送回路と、
を備えるメモリの動作方法であって、
前記第1、第3および第5のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のメモリセルのデータ状態を判定させて当該データ状態を第1のデータ状態として記憶させ、前記第2のデータ線制御ユニットに、前記第3のメモリセルのデータ状態を判定させて当該データ状態を第3のデータ状態として記憶させ、前記第3のデータ線制御ユニットに、前記第5のメモリセルのデータ状態を判定させて当該データ状態を第5のデータ状態として記憶させ、
前記第1のイネーブル信号により前記第1のデータ転送回路を活性化して、前記第3のデータ状態を前記第2のデータ線制御ユニットから前記第1のデータ転送回路を介して前記第1のデータ線制御ユニットに転送し、
前記第2のイネーブル信号により前記第2のデータ転送回路を活性化して、前記第5のデータ状態を前記第3のデータ線制御ユニットから前記第2のデータ転送回路を介して前記第2のデータ線制御ユニットに転送し、
前記第2および第4のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のデータ状態と前記第2のデータ線制御ユニットから前記第1のデータ転送回路を介して転送された前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させ、前記第2のデータ線制御ユニットに、前記第3のデータ状態と前記第3のデータ線制御ユニットから前記第2のデータ転送回路を介して転送された前記第5のデータ状態との両方に基づいて、前記第4のメモリセルのデータ状態を判定させて当該データ状態を第4のデータ状態として記憶させる、
メモリの動作方法。
【請求項7】
前記第1のデータ転送回路は、第1のトランジスタを有し、当該第1のトランジスタを活性化することにより、前記第3のデータ状態を前記第2のデータ線制御ユニットから前記第1のデータ線制御ユニットに転送させ、
前記第2のデータ転送回路は、第2のトランジスタを有し、当該第2のトランジスタを活性化することにより、前記第5のデータ状態を前記第3のデータ線制御ユニットから前記第2のデータ線制御ユニットに転送させる、請求項6に記載のメモリの動作方法。」

第6 引用文献の記載事項及び引用発明
1 引用文献1の記載事項
原査定において引用された特開2007-184040号公報(以下、「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は当審において付した。以下において同じ。)
ア「【0001】
この発明は、不揮発性半導体記憶装置に関するものであり、例えばNAND型フラッシュメモリに関するものである。
【背景技術】
【0002】
近年、NAND型多値フラッシュメモリにおいて、読み出し対象のメモリセル(読み出しセル)とこの読み出しセルに隣接するメモリセルとのフローティングゲート間の寄生容量によって読み出しセルのしきい値変動が発生し、重大な問題となっている(例えば、特許文献1参照)。この寄生容量によるしきい値変動を、ここでは近接効果という。多値メモリでは、ビットデータのしきい値分布がタイトになるため、近接効果によるしきい値分布の広がりに対するマージンが少ない。しかも近年、メモリセルの微細化により、近接効果そのものの値が大きくなりつつあり、このことが微細な多値メモリを実現するために大きな障壁となっている。
【特許文献1】特開2004-192789号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
この発明は、隣接するメモリセル間の寄生容量によって生じるしきい値変動(近接効果)の影響を排除することができる不揮発性半導体記憶装置を提供することを目的とする。」
イ「【0012】
[第1の実施形態]
まず、この発明の第1の実施形態の不揮発性半導体記憶装置について説明する。
【0013】
図3は、第1の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【0014】
メモリセルアレイ1には、不揮発性半導体メモリセルがマトリクス状に配置されている。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。カラム制御回路2は、メモリセルアレイ1のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路2は、メモリセルアレイ1に隣接して設けられる。ロウ制御回路3は、メモリセルアレイ1のワード線を選択し、消去、書き込み、及び読み出しに必要な電圧を印加する。
【0015】
ソース線制御回路(C-source制御回路)4は、メモリセルアレイ1のソース線を制御する。Pウェル制御回路(C-p-well制御回路)5は、メモリセルアレイ1が形成されるP型セルウェルの電位を制御する。
【0016】
データ入出力バッファ6は、カラム制御回路2にI/O線を介して電気的に接続され、外部のホスト(図示せず)に外部I/O線を介して電気的に接続される。データ入出力バッファ6には、例えば、入出力バッファ回路が配置される。データ入出力バッファ6は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ6は、受け取った書き込みデータをI/O線を介してカラム制御回路2に送り、また、カラム制御回路2から読み出したデータをI/O線を介して受け取る。さらに、データ入出力バッファ6は、メモリセルアレイ1のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路2やロウ制御回路3に、ステートマシン8を介して送る。また、外部ホストからのコマンドデータを、コマンド・インタフェース7に送る。
【0017】
コマンド・インタフェース7は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ6に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば受け取りコマンドデータとしてステートマシン8に転送する。ステートマシン8は、フラッシュメモリ全体の管理を行う。すなわち、ステートマシン8は、外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。ステートマシン8、カラム制御回路2、及びロウ制御回路3は、書き込み回路、及び読み出し回路を構成している。
【0018】
図4は、図3に示したメモリセルアレイ1の一例を示す図である。
【0019】
メモリセルアレイ1は複数のブロック、例えば、1024個のブロックBLOCK0?BLOCK1023に分割されている。ブロックは、例えば、消去時に一括して消去を行う最小単位である。各ブロックBLOCKi(i=0,1,2,…,1023)は複数のNAND型メモリユニット、例えば、8512個のNAND型メモリユニットを含む。この例では、各NAND型メモリユニットは2つの選択トランジスタSTD、STSと、これらの間に、直列に接続された複数のメモリセルMC(本例では4つ)を含む。
【0020】
NAND型メモリユニットの一端は選択ゲート線SGDに繋がる選択トランジスタSTDを介してビット線BLに接続され、その他端は選択ゲート線SGSに繋がる選択トランジスタSTSを介して共通ソース線C-sourceに接続されている。各メモリセルMCはワード線WLに接続される。0から数えて偶数番目のビット線BLeと、奇数番目のビット線BLoとは、互いに独立してデータの書き込みと読み出しとが行われる。1本のワード線WLに繋がる8512個のメモリセルのうち、例えば、ビット線BLeに接続される4256個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルMCが記憶する、例えば1ビットのデータが4256個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。1つのメモリセルMCで2ビットのデータを記憶する場合は、4256個のメモリセルは2ページ分のデータを記憶する。同様に、ビット線BLoに接続される4256個のメモリセルで別の2ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
【0021】
図5は、図3に示したメモリセルアレイ1のカラム方向構造の一例を示す断面図である。
【0022】
p型半導体基板9内にはn型セルウェル10が形成されている。n型セルウェル10内にはp型セルウェル11が形成される。メモリセルMCは、ソース/ドレインとして機能するn型拡散層12と、浮遊ゲートFGと、ワード線WLとして機能する制御ゲートとを含む。選択トランジスタSTD、STSは、ソース/ドレインとして機能するn型拡散層12と、選択ゲート線SGD、SGSとして機能する二重構造のゲートとを含む。ワード線WLと選択ゲート線SGD、SGSはロウ制御回路3に接続され、ロウ制御回路3によって制御される。
【0023】
NAND型メモリユニットの一端は、第1のコンタクトCBを介して第1のメタル配線層M0に接続され、さらに、第2のコンタクトV1を介してビット線BLとして機能する第2のメタル配線層M1に接続されている。ビット線BLはカラム制御回路2に接続される。NAND型メモリユニットの他端は、第1のコンタクトホールCBを介して共通ソース線C-sourceとして機能する第1のメタル配線層M0に接続される。共通ソース線C-sourceはソース線制御回路4に接続されている。n型セルウェル10と、p型セルウェル11は同電位とされ、ウェル線C-p-wellを介してPウェル制御回路5に接続されている。
【0024】
図6、及び図7は、図3に示したメモリセルアレイ1のロウ方向構造の一例を示す断面図であり、それぞれ図5におけるVI-VI、及びVII-VIIに沿った断面を示す。
【0025】
図6に示すように、各メモリセルMCは素子分離STIで互いに分離される。トンネル酸化膜14を介して浮遊ゲートFGがチャネル領域上に積層される。ワード線WLはONO膜15を介して浮遊ゲートFG上に積層されている。
【0026】
図5に示すように、選択ゲート線SGSは二重構造である。図示は省略するが、上下の選択ゲート線SGSはメモリセルアレイ1の端、あるいは一定本数のビット線ごとに接続されている。
【0027】
図8は、図3に示した不揮発性半導体記憶装置におけるメモリセルアレイ1、カラム制御回路2の主要部を示す図である。
【0028】
第1のNAND型メモリユニットには、選択トランジスタSTD1を介して偶数ビット線(偶数BL)が接続される。この偶数ビット線には、偶数ビット線選択トランジスタBLTe1を介してセンスアンプ/データラッチ回路21が接続されている。第1のNAND型メモリユニットに隣接して第2のNAND型メモリユニットが配置され、第2のNAND型メモリユニットには奇数ビット線(奇数BL)が接続されている。この奇数ビット線には、奇数ビット線選択トランジスタBLTo1を介してセンスアンプ/データラッチ回路21が接続されている。センスアンプ/データラッチ回路21には、状態保存用ラッチ回路22が接続され、この状態保存用ラッチ回路22には判定電位補正回路23が接続されている。センスアンプ/データラッチ回路21には、またデータ入出力バッファ6が接続されている。また、第1、第2のNAND型メモリユニットが各々有するメモリセルのゲートには、ワード線WLn、WLn+1、WLn+2、WLn+3がそれぞれ接続されている。
【0029】
以下に、第1実施形態の不揮発性半導体記憶装置における書き込みの動作を説明する。
【0030】
図9は書き込みの動作を示すフローチャートであり、図10(a)、図10(b)は書き込みにおけるメモリセルのしきい値分布である。図10(a)は近接効果を受ける前のしきい値分布を示し、図10(b)は近接効果を受けたときのしきい値分布を示す。
【0031】
書き込み対象のブロックが選択され(ステップS1)、続いて“n”が“0”に設定される(ステップS2)。そして、ブロック内において、図8に示すように、(1)?(16)の順番で各メモリセルに4値の書き込みが行われる。
【0032】
まず、ワード線WLnと偶数ビット線(偶数BL)で選択されるメモリセルMC1に書き込むべき下位ビットデータと上位ビットデータをデータラッチ回路21に取り込む(ステップS3)。そして、ワード線WLnと偶数ビット線で選択されるメモリセルMC1に下位ビットデータ(1)を書き込む(ステップS4)。続いて、ワード線WLnと偶数ビット線で選択されるメモリセルMC1に上位ビットデータ(2)を書き込む(ステップS5)。この上位ビットデータ(2)の書き込みでは、通常時よりも大きく書き込まれる、すなわち通常時よりもしきい値が高くなるように書き込まれる。
【0033】
次に、ワード線WLnと奇数ビット線(奇数BL)で選択されるメモリセルMC2、MC3に書き込むべき下位ビットデータと上位ビットデータをデータラッチ回路21に取り込む(ステップS6)。そして、ワード線WLnと奇数ビット線で選択されるメモリセルMC2、MC3に下位ビットデータ(3)を書き込む(ステップS7)。続いて、ワード線WLnと奇数ビット線で選択されるメモリセルMC2、MC3に上位ビットデータ(4)を書き込む(ステップS8)。この上位ビットデータ(4)の書き込みでは、通常時よりも大きく書き込まれる、すなわち通常時よりもしきい値が高くなるように書き込まれる。
【0034】
その後、“n”がページ内の最後であるか否かが判定される(ステップS9)。“n”がページ内の最後であるときは、書き込みの動作を終了する。一方、“n”がページ内の最後でないときは、“n”が“n+1”に設定され(ステップS10)、ステップS3へ戻り、同様の処理を行う。すなわち、ワード線WLn+1と偶数ビット線で選択されるメモリセルMC4に書き込むべき下位ビットデータ(5)と上位ビットデータ(6)をデータラッチ回路21に取り込み、ワード線WLn+1と偶数ビット線で選択されるメモリセルMC4に、下位ビットデータ(5)、上位ビットデータ(6)を順に書き込む。続いて、ワード線WLn+1と奇数ビット線で選択されるメモリセルMC5、MC6に書き込むべき下位ビットデータ(7)と上位ビットデータ(8)をデータラッチ回路21に取り込み、ワード線WLn+1と奇数ビット線で選択されるメモリセルMC5、MC6に、下位ビットデータ(7)、上位ビットデータ(8)を順に書き込む。その後、同様に、下位ビットデータ(9)、上位ビットデータ(10)、下位ビットデータ(11)、上位ビットデータ(12)、下位ビットデータ(13)、上位ビットデータ(14)、下位ビットデータ(15)、上位ビットデータ(16)の順番で書き込みが行われる。
【0035】
ここで、最初に下位ビットデータ(1)、上位ビットデータ(2)を書き込んだメモリセルMC1は、その後にデータ(3)、(4)を書き込んだメモリセルMC2、MC3と、データ(5)、(6)を書き込んだメモリセルMC4により、近接効果を受けてしきい値がシフトする。この繰り返しで全メモリセルを書き込んだときには、図10(b)に示すように、近接効果の影響でしきい値分布が広がってしまう。この結果、データのしきい値分布が重なり、データ判定ができなくなる。
【0036】
この問題を回避するために、読み出し時において、書き込みの際に近接効果の影響でしきい値がどれくらいシフトしたかを、読み出し対象のメモリセル(以下、読み出しセルと記す)に隣接するメモリセル(以下、隣接セルと記す)のデータから予測し、各読み出しセル毎にデータの判定電位を補正する。これにより、読み出しセルへの近接効果の影響を排除する。
【0037】
具体的には、図11に示すように、読み出しセル(データ(1)、(2)を書き込んだメモリセル)に隣接するビット線のメモリセルと、読み出しセルに隣接するワード線のメモリセルをそれぞれ簡易的に読み出し、高いしきい値か低いしきい値かを調べる。そして、読み出したそれぞれのしきい値から、読み出しセルが受けたであろう近接効果のしきい値シフト分を考慮し、読み出しセルを読み出すときに用いる判定電位を補正する。つまり、各メモリセルごとに、判定電位を適正な値に補正することにより、近接効果による影響をできるだけ抑える。周りの近接するメモリセルが高いしきい値のときには判定電位を高く設定し、周りの近接するメモリセルが低いしきい値のときには、判定電位を低く設定する。
【0038】
また、書き込み時には、図10(b)に示すように、4値のしきい値分布のうち、真中の2つのしきい値分布(“10”と“00”)の間を広げておく。これは、読み出し時における隣接セルの簡易読み出しの際に、高いしきい値か低いしきい値かを近接効果によるしきい値シフトがあっても間違いなく判定するためである。真中の2つのしきい値分布の間を広げるために、図9に示した書き込みのフローチャートにおいては、上位ビットデータを通常時よりも大きく書き込んでいる(ステップS5、S8)。この大きな書き込みでは、近接効果によるしきい値シフトがあっても、高いしきい値かあるいは低いしきい値かを間違いなく判定できる量だけ書き込めまれる。
【0039】
次に、第1実施形態の不揮発性半導体記憶装置における読み出しの動作を説明する。
【0040】
図12、図13は読み出しの動作を示すフローチャートであり、図14?図18はこの読み出しおいて読み出されるメモリセルのしきい値分布を示している。
【0041】
まず、読み出し対象のブロックが選択され(ステップS11)、続いて“n”が“0”に設定される(ステップS12)。次に、読み出し対象のメモリセル(以下、読み出しセルと記す)の周囲に隣接して配置された3つのメモリセル(以下、周囲3セルと記す)に対する簡易的な読み出しが実行される。すなわち、読み出しセルを、ワード線WLnと偶数ビット線(偶数BL)で選択されるメモリセルとすると、ワード線WLnと奇数ビット線(奇数BL)で選択されるメモリセルの簡易読み出し1(図11に示す)が行われ(ステップS13)、続いて、ワード線WLn+1と偶数ビット線で選択されるメモリセルの簡易読み出し2(図11に示す)が行われる(ステップS14)。なお、周囲3セルは、読み出し対象のメモリセル(読み出しセル)に隣接して配置され、かつ読み出しセルと共通のビット線に接続された2つのメモリセルうち、読み出しセルより後に書き込まれたメモリセルと、読み出しセルに隣接して配置され、かつ読み出しセルと共通のワード線に接続された2つのメモリセルを指す。
【0042】
次に、読み出しセルの周囲3セルに対する簡易読み出し1、2の結果から、各ビット線毎に周囲3セルの状態を状態保存用ラッチ回路22に入力する(ステップS15)。ここで、図14に示すように、簡易読み出し1、2の判定電位に対して、しきい値が判定電位より低い状態を状態Aとし、しきい値が判定電位より高い状態を状態Bとする。状態保存用ラッチ回路22に保持された周囲3セルの状態は、判定電位補正回路23に出力される。判定電位補正回路23は、周囲3セルの状態に基づいて判定電位を補正する。詳述すると、判定電位補正回路23は、周囲3セルがすべて状態Aである場合は読み出し時の判定電位をV1に設定し、周囲3セルのうち、2セルが状態A、1セルが状態Bである場合は読み出し時の判定電位をV4に設定し、1セルが状態A、2セルが状態Bである場合は読み出し時の判定電位をV7に設定し、さらに周囲3セルがすべて状態Bである場合は読み出し時の判定電位をV10に設定する。
【0043】
次に、ワード線WLnと偶数ビット線の各ビット線において、周囲3セルがすべて状態Aである場合は、データラッチ回路21を活性化する。それ以外の場合、すなわち周囲3セルがすべて状態Aでない場合は、データラッチ回路21を不活性化する(ステップS16)。
【0044】
続いて、図15に示すように、読み出しセルの周囲3セルがすべて状態Aであるときの判定電位V1を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(a)(ステップS17)。さらに、周囲3セルがすべて状態Aであるときの判定電位V2を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(b)(ステップS18)。
【0045】
(a)、(b)の結果から、下位ビットデータを判定し、データラッチ回路に保持する(ステップS19)。さらに、周囲3セルがすべて状態Aであるときの判定電位V3を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(c)(ステップS20)。読み出した上位ビットデータを、データラッチ回路に保持する(ステップS21)。
【0046】
次に、ワード線WLnと偶数ビット線の各ビット線において、周囲3セルのうち、周囲の2セルが状態A、残りの1セルが状態Bである場合は、データラッチ回路21を活性化する。それ以外の場合は、データラッチ回路21を不活性化する(ステップS22)。
【0047】
続いて、図16に示すように、周囲の2セルが状態A、1セルが状態Bであるときの判定電位V4を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(d)(ステップS23)。さらに、周囲の2セルが状態A、1セルが状態Bであるときの判定電位V5を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(e)(ステップS24)。
【0048】
(d)、(e)の結果から、下位ビットデータを判定し、データラッチ回路21に保持する(ステップS25)。さらに、周囲の2セルが状態A、1セルが状態Bであるときの判定電位V6を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(f)(ステップS26)。読み出した上位ビットデータを、データラッチ回路21に保持する(ステップS27)。
【0049】
次に、ワード線WLnと偶数ビット線の各ビット線において、周囲3セルのうち、周囲の1セルが状態A、残りの2セルが状態Bである場合は、データラッチ回路21を活性化する。それ以外の場合は、データラッチ回路21を不活性化する(ステップS28)。
【0050】
続いて、図17に示すように、周囲の1セルが状態A、2セルが状態Bであるときの判定電位V7を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(g)(ステップS29)。さらに、周囲の1セルが状態A、2セルが状態Bであるときの判定電位V8を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(h)(ステップS30)。
【0051】
(g)、(h)の結果から、下位ビットデータを判定し、データラッチ回路21に保持する(ステップS31)。さらに、周囲の1セルが状態A、2セルが状態Bであるときの判定電位V9を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(i)(ステップS32)。読み出した上位ビットデータを、データラッチ回路21に保持する(ステップS33)。
【0052】
次に、ワード線WLnと偶数ビット線の各ビット線において、周囲3セルがすべて状態Bである場合は、データラッチ回路21を活性化する。それ以外の場合、すなわち周囲3セルがすべて状態Bでない場合は、データラッチ回路21を不活性化する(ステップS34)。
【0053】
続いて、図18に示すように、読み出しセルの周囲3セルがすべて状態Bであるときの判定電位V10を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(j)(ステップS35)。さらに、周囲3セルがすべて状態Bであるときの判定電位V11を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(k)(ステップS36)。
【0054】
(j)、(k)の結果から、下位ビットデータを判定し、データラッチ回路21に保持する(ステップS37)。さらに、周囲3セルがすべて状態Bであるときの判定電位V12を用いて、ワード線WLnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(l)(ステップS38)。読み出した上位ビットデータを、データラッチ回路21に保持する(ステップS39)。
【0055】
次に、読み出しセルの下位ビットデータをデータラッチ回路21からデータ入出力バッファ回路6を介して出力し(ステップS40)、続いて同セルの上位ビットデータをデータラッチ回路21からデータ入出力バッファ回路6を介して出力する(ステップS41)。
【0056】
以下、奇数ビット線に対しても同様に行う(ステップS42)。その後、“n”がページ内の最後であるか否かが判定される(ステップS43)。“n”がページ内の最後であるときは、書き込みの動作を終了する。一方、“n”がページ内の最後でないときは、“n”が“n+1”に設定され(ステップS44)、ステップS13に戻り、ステップS13以降の処理を同様に行う。
【0057】
以上説明したようにこの第1実施形態では、読み出し時において、書き込みの際に近接効果の影響でしきい値がどれくらいシフトしたかを、読み出し対象のメモリセル(読み出しセル)に隣接するメモリセルのデータから予測し、各読み出しセル毎にデータの判定電位を補正する。これにより、読み出しセルへの近接効果の影響を排除することができる。」
ウ 引用文献1の段落【0028】、【0032】、【0033】、【0034】及び【図8】には、「メモリセルMC2」に接続されるビット線(以下、「第1のビット線」という。)、「メモリセルMC1」及び「メモリセルMC4」に接続されるビット線(以下、「第2のビット線」という。)、並びに「メモリセルMC3」に接続されるビット線(以下、「第3のビット線」という。)が記載されている。

2 引用発明
(1)引用発明1(物の発明)
ア 引用文献1の段落【0028】、【0032】及び【0033】の記載より、「センスアンプ/データラッチ回路21」は、「第1のビット線」、「第2のビット線」及び「第3のビット線」に選択的に接続されるものと認められる。
イ 引用文献1の段落【0013】、【0014】及び【0027】、並びに【図3】及び【図8】の記載より、「カラム制御回路2」は、「センスアンプ/データラッチ回路21」、「状態保存用ラッチ回路22」及び「判定電位補正回路23」を備えるものと認められる。
ウ 上記1の引用文献1の記載、上記ア及びイ、並びに当該技術分野における技術常識より、引用文献1には下記の発明(以下、「引用発明1」という。)が記載されていると認められる。
「センスアンプ/データラッチ回路21、状態保存用ラッチ回路22及び判定電位補正回路23を備えたカラム制御回路2と、
メモリセルMC2に接続されると共に、前記センスアンプ/データラッチ回路21に選択的に接続される第1のビット線と、
メモリセルMC1及び当該メモリセルMC1に隣接するメモリセルMC4に接続されると共に、前記センスアンプ/データラッチ回路21に選択的に接続される第2のビット線であって、前記第2のビット線が前記第1のビット線に隣接する、第2のビット線と、
メモリセルMC3に接続されると共に、前記センスアンプ/データラッチ回路21に選択的に接続される第3のビット線であって、前記第3のビット線が前記第2のビット線に隣接する、第3のビット線と、
を備え、
前記状態保存用ラッチ回路22は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の電位が、簡易読み出しの判定電位よりも低い状態(状態A)であるか高い状態(状態B)であるかを保存し、
前記判定電位補正回路23は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の状態に基づいて判定電位を補正し、
前記カラム制御回路2は、前記補正した判定電位を用いてメモリセルMC1を読み出すことを特徴とする、
不揮発性半導体記憶装置。」

(2)引用発明2(方法の発明)
上記1の引用文献1の記載、上記(1)ア及びイ、並びに当該技術分野における技術常識より、引用文献1には下記の発明(以下、「引用発明2」という。)が記載されていると認められる。
「センスアンプ/データラッチ回路21、状態保存用ラッチ回路22及び判定電位補正回路23を備えたカラム制御回路2と、
メモリセルMC2に接続されると共に、前記センスアンプ/データラッチ回路21に選択的に接続される第1のビット線と、
メモリセルMC1及び当該メモリセルMC1に隣接するメモリセルMC4に接続されると共に、前記センスアンプ/データラッチ回路21に選択的に接続される第2のビット線であって、前記第2のビット線が前記第1のビット線に隣接する、第2のビット線と、
メモリセルMC3に接続されると共に、前記センスアンプ/データラッチ回路21に選択的に接続される第3のビット線であって、前記第3のビット線が前記第2のビット線に隣接する、第3のビット線と、
を備える不揮発性半導体記憶装置の動作方法であって、
前記状態保存用ラッチ回路22は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の電位が、簡易読み出しの判定電位よりも低い状態(状態A)であるか高い状態(状態B)であるかを保存し、
前記判定電位補正回路23は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の状態に基づいて判定電位を補正し、
前記カラム制御回路2は、前記補正した判定電位を用いてメモリセルMC1を読み出すことを特徴とする、
不揮発性半導体記憶装置の動作方法。」

第7 対比・判断
1 本願発明1について
(1)本願発明1と引用発明1の対比
ア 引用発明1の「メモリセルMC2」、「メモリセルMC1」及び「メモリセルMC3」は、それぞれ、本願発明1の「第1のメモリセル」、「第2のメモリセル」及び「第3のメモリセル」に相当するといえる。
また、引用発明1の「第1のビット線」、「第2のビット線」及び「第3のビット線」は、それぞれ、本願発明1の「第1のデータ線」、「第2のデータ線」及び「第3のデータ線」に相当するといえる。
さらに、引用発明1の「カラム制御回路2」は、本願発明1の「第1のデータ線制御ユニット」に相当するといえる。
また、引用発明1の「第1のビット線」及び「第2のビット線」は、「センスアンプ/データラッチ回路21」に選択的に接続されたものであり、当該「センスアンプ/データラッチ回路21」は「カラム制御回路2」を構成するものであるから、引用発明1の「第1のビット線」及び「第2のビット線」は、「カラム制御回路2」に選択的に接続されたものであるといえる。
そうすると、本願発明1と引用発明1は、「第1のメモリセルに接続されると共に、第1のデータ線制御ユニットに選択的に接続される第1のデータ線」と、「第2のメモリセルに接続されると共に、前記第1のデータ線制御ユニットに選択的に接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線」を備える点において、共通するといえる。
イ 本願発明1と引用発明1は、「第3のメモリセルに接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線」を備える点において共通し、後述する相違点1-1において相違するといえる。
ウ 引用発明1は、本願発明1の「第4のメモリセルに接続されると共に、前記第2のデータ線制御ユニットに選択的に接続される第4のデータ線であって、前記第4のデータ線が前記第3のデータ線に隣接する、第4のデータ線」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-2において相違するといえる。
エ 引用発明1は、本願発明1の「第5のメモリセルに接続されると共に、第3のデータ線制御ユニットに選択的に接続される第5のデータ線であって、前記第5のデータ線が前記第4のデータ線に隣接する、第5のデータ線」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-3において相違するといえる。
オ 引用発明1は、本願発明1の「前記第1及び第2のデータ線制御ユニット間に設けられた第1のデータ転送回路」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-4において相違するといえる。
カ 引用発明1は、本願発明1の「前記第2及び第3のデータ線制御ユニット間に設けられた第2のデータ転送回路」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-5において相違するといえる。
キ 引用発明1の「前記状態保存用ラッチ回路22は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の電位が、簡易読み出しの判定電位よりも低い状態(状態A)であるか高い状態(状態B)であるかを保存し」との構成は、「メモリセルMC3」の状態を判定し、その状態を保存する構成を含むものであるといえる。
そうすると、本願発明1と引用発明1は、「前記第3のメモリセルのデータ状態を判定して当該データ状態を第3のデータ状態として記憶する」との点において共通し、後述する相違点1-6において相違するといえる。
ク 引用発明1は、本願発明1の「前記第2のデータ線制御ユニットは、・・・第3のデータ状態を前記第1のデータ転送回路を介して前記第1のデータ線制御ユニットに転送するように構成され」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-7において相違するといえる。
ケ 引用発明1の「前記状態保存用ラッチ回路22は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の電位が、簡易読み出しの判定電位よりも低い状態(状態A)であるか高い状態(状態B)であるかを保存し」との構成は、「メモリセルMC2」の状態を判定してその状態を保存する構成を含むものであるといえる。
また、上記「状態保存用ラッチ回路22」は、「カラム制御回路2」を構成するものである。
そうすると、本願発明1と引用発明1は、「前記第1のデータ線制御ユニットは、前記第1のメモリセルのデータ状態を判定して当該データ状態を第1のデータ状態として記憶する」との点において共通するといえる。
コ 引用発明1の「前記判定電位補正回路23は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の状態に基づいて判定電位を補正し、前記カラム制御回路2は、前記補正した判定電位を用いてメモリセルMC1を読み出す」との構成は、「カラム制御回路2」が「メモリセルMC2」の状態と「メモリセルMC3」の状態との両方に基づいて「メモリセルMC1」のデータ状態を判定し記憶する構成を含むものであるといえる。
そうすると、本願発明1と引用発明1は、「前記第1のデータ線制御ユニットは、・・・第1のデータ状態と第3のデータ状態との両方に基づいて、第2のメモリセルのデータ状態を判定して当該データ状態を第2のデータ状態として記憶するように構成され」との点において共通し、後述する相違点1-8において相違するといえる。
サ 引用発明1は、本願発明1の「前記第3のデータ線制御ユニットは、前記第5のメモリセルのデータ状態を判定して当該データ状態を第5のデータ状態として記憶すると共に、当該第5のデータ状態を前記第2のデータ転送回路を介して前記第2のデータ線制御ユニットに転送するように構成され」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-9において相違するといえる。
シ 引用発明1は、本願発明1の「前記第2のデータ線制御ユニットは、記憶している前記第3のデータ状態と前記第2のデータ転送回路を介して転送された前記第5のデータ状態との両方に基づいて、前記第4のメモリセルのデータ状態を判定して当該データ状態を第4のデータ状態として記憶するように構成され」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-10において相違するといえる。
ス 引用発明1は、本願発明1の「前記第1のデータ転送回路は第1のイネーブル信号により制御され、前記第2のデータ転送回路は第2のイネーブル信号により制御され、前記第1および第2のイネーブル信号は互いに独立している」との構成を特定しない。
したがって、本願発明1と引用発明1は、後述する相違点1-11において相違するといえる。
セ 本願発明1と引用発明1は、「装置」である点において共通するといえる。
ソ 以上より、本願発明1と引用発明1は、下記(ア)において一致し、下記(イ)において相違すると認める。
(ア)一致点
「第1のメモリセルに接続されると共に、第1のデータ線制御ユニットに選択的に接続される第1のデータ線と、
第2のメモリセルに接続されると共に、前記第1のデータ線制御ユニットに選択的に接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線と、
第3のメモリセルに接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線と、
を備え、
前記第3のメモリセルのデータ状態を判定して当該データ状態を第3のデータ状態として記憶し、
前記第1のデータ線制御ユニットは、前記第1のメモリセルのデータ状態を判定して当該データ状態を第1のデータ状態として記憶すると共に、当該第1のデータ状態と前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定して当該データ状態を第2のデータ状態として記憶するように構成される、
装置。」
(イ)相違点
・相違点1-1
本願発明1は「第3のデータ線」が「第2のデータ線制御ユニットに選択的に接続される」のに対し、引用発明1は当該構成を特定しない点。
・相違点1-2
本願発明1は「第4のメモリセルに接続されると共に、前記第2のデータ線制御ユニットに選択的に接続される第4のデータ線であって、前記第4のデータ線が前記第3のデータ線に隣接する、第4のデータ線」を備えるのに対し、引用発明1は当該構成を特定しない点。
・相違点1-3
本願発明1は「第5のメモリセルに接続されると共に、第3のデータ線制御ユニットに選択的に接続される第5のデータ線であって、前記第5のデータ線が前記第4のデータ線に隣接する、第5のデータ線」を備えるのに対し、引用発明1は当該構成を特定しない点。
・相違点1-4
本願発明1は「前記第1及び第2のデータ線制御ユニット間に設けられた第1のデータ転送回路」を備えるのに対し、引用発明1は当該構成を特定しない点。
・相違点1-5
本願発明1は「前記第2及び第3のデータ線制御ユニット間に設けられた第2のデータ転送回路」を備えるのに対し、引用発明1は当該構成を特定しない点。
・相違点1-6
本願発明1では「第2のデータ線制御ユニット」が「第3のメモリセルのデータ状態を判定して当該データ状態を第3のデータ状態として記憶する」のに対し、引用発明1では、「第1のデータ線制御ユニット」(カラム制御回路2)が「第3のメモリセル」(メモリセルMC3)のデータ状態を判定して当該データ状態を記憶する点。
・相違点1-7
本願発明1では、「前記第2のデータ線制御ユニットは、・・・第3のデータ状態を前記第1のデータ転送回路を介して前記第1のデータ線制御ユニットに転送するように構成され」るのに対し、引用発明1は当該構成を特定しない点。
・相違点1-8
本願発明1では、「前記第1のデータ線制御ユニットは、・・・第1のデータ状態と前記第1のデータ転送回路を介して転送された前記第3のデータ状態との両方に基づいて、第2のメモリセルのデータ状態を判定して当該データ状態を第2のデータ状態として記憶するように構成され」るのに対し、引用発明1は、「第1のデータ線制御ユニット」(カラム制御回路2)が第1のデータ状態と第3のデータ状態との両方に基づいて「第2のメモリセル」(メモリセルMC1)のデータ状態を判定して当該データ状態を第2のデータ状態として記憶するように構成されることは特定するものの、上記第3のデータ状態が、第1のデータ転送回路を介して転送されたものであることは特定しない点。
・相違点1-9
本願発明1は、「前記第3のデータ線制御ユニットは、前記第5のメモリセルのデータ状態を判定して当該データ状態を第5のデータ状態として記憶すると共に、当該第5のデータ状態を前記第2のデータ転送回路を介して前記第2のデータ線制御ユニットに転送するように構成され」るのに対し、引用発明1は当該構成を特定しない点。
・相違点1-10
本願発明1は、「前記第2のデータ線制御ユニットは、記憶している前記第3のデータ状態と前記第2のデータ転送回路を介して転送された前記第5のデータ状態との両方に基づいて、前記第4のメモリセルのデータ状態を判定して当該データ状態を第4のデータ状態として記憶するように構成され」るのに対し、引用発明1は当該構成を特定しない点。
・相違点1-11
本願発明1は、「前記第1のデータ転送回路は第1のイネーブル信号により制御され、前記第2のデータ転送回路は第2のイネーブル信号により制御され、前記第1および第2のイネーブル信号は互いに独立している」のに対し、引用発明1は当該構成を特定しない点。

(2)判断
相違点1-1ないし1-11についてまとめて検討する。
引用文献1には、相違点1-1ないし1-11に係る構成を兼ね備えたものについては、記載も示唆もされていない。
そして、本願発明1は、相違点1-1ないし1-11に係る構成を兼ね備えることにより、「第1及び第2のデータ転送回路の制御を、互いに独立した第1及び第2のイネーブル信号により行」い、「第2及び第2のイネーブル信号が独立しているため、これらを例えば時分割駆動することができ、これにより、第1及び第2のデータ転送回路を同時に活性化した場合に生じ得る、第3のメモリセル(アグレッサセル)のデータ状態と第5のメモリセル(アグレッサセル)のデータ状態との衝突という不具合を防止することができ」るという、引用文献1に記載された発明からは予測することのできない、格別の効果を奏するものである。
したがって、本願発明1は、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

2 本願発明2ないし5について
本願発明2ないし5は、本願発明1の発明特定事項を全て備え、さらに他の発明特定事項を付加したものである。
そうすると、本願発明1が、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明2ないし5は、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

3 本願発明6について
(1)本願発明6と引用発明2の対比
ア 引用発明2の「不揮発性半導体記憶装置」は、本願発明6の「メモリ」に相当するといえ、本願発明6と引用発明2は「メモリの動作方法」である点において共通するといえる。
イ 引用発明2の「メモリセルMC2」、「メモリセルMC1」及び「メモリセルMC3」は、それぞれ、本願発明6の「第1のメモリセル」、「第2のメモリセル」及び「第3のメモリセル」に相当するといえる。
また、引用発明2の「第1のビット線」、「第2のビット線」及び「第3のビット線」は、それぞれ、本願発明6の「第1のデータ線」、「第2のデータ線」及び「第3のデータ線」に相当するといえる。
さらに、引用発明2の「カラム制御回路2」は、本願発明6の「第1のデータ線制御ユニット」に相当するといえる。
また、引用発明2の「第1のビット線」及び「第2のビット線」は、「センスアンプ/データラッチ回路21」に選択的に接続されたものであり、当該「センスアンプ/データラッチ回路21」は「カラム制御回路2」を構成するものであるから、引用発明2の「第1のビット線」及び「第2のビット線」は、「カラム制御回路2」に選択的に接続されたものであるといえる。
そうすると、本願発明6と引用発明2は、「第1のメモリセルに接続されると共に、第1のデータ線制御ユニットに選択的に接続される第1のデータ線」と、「第2のメモリセルに接続されると共に、前記第1のデータ線制御ユニットに選択的に接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線」を備えるメモリの動作方法である点において、共通するといえる。
ウ 本願発明6と引用発明2は、「第3のメモリセルに接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線」を備えるメモリの動作方法である点において共通し、後述する相違点6-1において相違するといえる。
エ 引用発明2は、本願発明6の「第4のメモリセルに接続されると共に、前記第2のデータ線制御ユニットに選択的に接続される第4のデータ線であって、前記第4のデータ線が前記第3のデータ線に隣接する、第4のデータ線」との構成を特定しない。
したがって、本願発明6と引用発明2は、後述する相違点6-2において相違するといえる。
オ 引用発明2は、本願発明6の「第5のメモリセルに接続されると共に、第3のデータ線制御ユニットに選択的に接続される第5のデータ線であって、前記第5のデータ線が前記第4のデータ線に隣接する、第5のデータ線」との構成を特定しない。
したがって、本願発明6と引用発明2は、後述する相違点6-3において相違するといえる。
カ 引用発明2は、本願発明6の「前記第1及び第2のデータ線制御ユニット間に設けられ、第1のイネーブル信号により制御される第1のデータ転送回路」との構成を特定しない。
したがって、本願発明6と引用発明2は、後述する相違点6-4において相違するといえる。
キ 引用発明2は、本願発明6の「前記第2及び第3のデータ線制御ユニット間に設けられ、前記第1のイネーブル信号とは独立した第2のイネーブル信号により制御される第2のデータ転送回路」との構成を特定しない。
したがって、本願発明6と引用発明2は、後述する相違点6-5において相違するといえる。
ク 引用発明2の「前記状態保存用ラッチ回路22は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の電位が、簡易読み出しの判定電位よりも低い状態(状態A)であるか高い状態(状態B)であるかを保存し」との構成は、「メモリセルMC2」をアクセスすることにより、「カラム制御回路2」に「メモリセルMC2」の状態を判定させて当該データ状態を記憶させる構成を含むものであるといえる。
そうすると、本願発明6と引用発明2は、「前記第1・・・のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のメモリセルのデータ状態を判定させて当該データ状態を第1のデータ状態として記憶させ」との点において共通するといえる。
また、引用発明2の「前記状態保存用ラッチ回路22は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の電位が、簡易読み出しの判定電位よりも低い状態(状態A)であるか高い状態(状態B)であるかを保存し」との構成は、「メモリセルMC3」をアクセスすることにより、「メモリセルMC3」の状態を判定させて当該データ状態を記憶させる構成を含むものであるといえる。
そうすると、本願発明6と引用発明2は、「第3・・・のメモリセルをアクセスすることにより、・・・前記第3のメモリセルのデータ状態を判定させて当該データ状態を第3のデータ状態として記憶させ」との点において共通し、後述する相違点6-6において相違するといえる。
また、引用発明2は、本願発明6の「第5のメモリセルをアクセスすることにより、・・・前記第3のデータ線制御ユニットに、前記第5のメモリセルのデータ状態を判定させて当該データ状態を第5のデータ状態として記憶させ」との構成を特定しない。
したがって、本願発明6と引用発明2は、後述する相違点6-7において相違するといえる。
以上より、本願発明6と引用発明2は、「前記第1及び第3のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のメモリセルのデータ状態を判定させて当該データ状態を第1のデータ状態として記憶させ、前記第3のメモリセルのデータ状態を判定させて当該データ状態を第3のデータ状態として記憶させ、」との点において共通し、後述する相違点6-6及び6-7において相違するといえる。
ケ 引用発明2は、本願発明6の「前記第1のイネーブル信号により前記第1のデータ転送回路を活性化して、前記第3のデータ状態を前記第2のデータ線制御ユニットから前記第1のデータ転送回路を介して前記第1のデータ線制御ユニットに転送し」との構成を特定しない。
したがって、本願発明6と引用発明2は、後述する相違点6-8において相違するといえる。
コ 引用発明2は、本願発明6の「前記第2のイネーブル信号により前記第2のデータ転送回路を活性化して、前記第5のデータ状態を前記第3のデータ線制御ユニットから前記第2のデータ転送回路を介して前記第2のデータ線制御ユニットに転送し」との構成を特定しない。
したがって、本願発明6と引用発明2は、後述する相違点6-9において相違するといえる。
サ 引用発明1の「前記判定電位補正回路23は、前記メモリセルMC2、前記メモリセルMC3、及び前記メモリセルMC4の状態に基づいて判定電位を補正し、前記カラム制御回路2は、前記補正した判定電位を用いてメモリセルMC1を読み出す」との構成は、「メモリセルMC2」をアクセスすることにより、「カラム制御回路2」に、「メモリセルMC2」のデータ状態と、「メモリセルMC3」のデータ状態との両方に基づいて、「メモリセルMC1」のデータ状態を判定させて当該データ状態を記憶させる構成を含むものであるといえる。
そうすると、本願発明6と引用発明2は、「前記第2・・・のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のデータ状態と・・・前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させ」との点において共通し、後述する相違点6-10において相違するといえる。
また、引用発明2は、本願発明6の「第4のメモリセルをアクセスすることにより、・・・前記第2のデータ線制御ユニットに、前記第3のデータ状態と前記第3のデータ線制御ユニットから前記第2のデータ転送回路を介して転送された前記第5のデータ状態との両方に基づいて、前記第4のメモリセルのデータ状態を判定させて当該データ状態を第4のデータ状態として記憶させる」との構成を特定しない。
そうすると、本願発明6と引用発明2は、後述する相違点6-11において相違するといえる。
以上より、本願発明6と引用発明2は、「前記第2のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のデータ状態と前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させ」との点において共通し、後述する相違点6-10及び6-11において相違するといえる。
シ 以上より、本願発明6と引用発明2は、下記(ア)において一致し、下記(イ)において相違すると認める。
(ア)一致点
「第1のメモリセルに接続されると共に、第1のデータ線制御ユニットに選択的に接続される第1のデータ線と、
第2のメモリセルに接続されると共に、前記第1のデータ線制御ユニットに選択的に接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線と、
第3のメモリセルに接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線と、
を備えるメモリの動作方法であって、
前記第1及び第3のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のメモリセルのデータ状態を判定させて当該データ状態を第1のデータ状態として記憶させ、前記第3のメモリセルのデータ状態を判定させて当該データ状態を第3のデータ状態として記憶させ、
前記第2のメモリセルをアクセスすることにより、前記第1のデータ線制御ユニットに、前記第1のデータ状態と前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させる、
メモリの動作方法。」
(イ)相違点
・相違点6-1
本願発明6の「メモリ」が備える「第3のデータ線」は「第2のデータ線制御ユニットに選択的に接続される」のに対し、引用発明2は当該構成を特定しない点。
・相違点6-2
本願発明6の「メモリ」は「第4のメモリセルに接続されると共に、前記第2のデータ線制御ユニットに選択的に接続される第4のデータ線であって、前記第4のデータ線が前記第3のデータ線に隣接する、第4のデータ線」を備えるのに対し、引用発明2は当該構成を特定しない点。
・相違点6-3
本願発明6の「メモリ」は「第5のメモリセルに接続されると共に、第3のデータ線制御ユニットに選択的に接続される第5のデータ線であって、前記第5のデータ線が前記第4のデータ線に隣接する、第5のデータ線」を備えるのに対し、引用発明2は当該構成を特定しない点。
・相違点6-4
本願発明6の「メモリ」は「前記第1及び第2のデータ線制御ユニット間に設けられ、第1のイネーブル信号により制御される第1のデータ転送回路」を備えるのに対し、引用発明2は当該構成を特定しない点。
・相違点6-5
本願発明6の「メモリ」は「前記第2及び第3のデータ線制御ユニット間に設けられ、前記第1のイネーブル信号とは独立した第2のイネーブル信号により制御される第2のデータ転送回路」を備えるのに対し、引用発明2は当該構成を特定しない点。
・相違点6-6
本願発明6では「第2のデータ線制御ユニット」に「前記第3のメモリセルのデータ状態を判定させて当該データ状態を第3のデータ状態として記憶させ」るのに対し、引用発明2では、「第1のデータ線制御ユニット」(カラム制御回路2)に「第3のメモリセル」(メモリセルMC3)のデータ状態を判定させて当該データ状態を記憶させる点。
・相違点6-7
本願発明6では「第5のメモリセルをアクセスすることにより、・・・前記第3のデータ線制御ユニットに、前記第5のメモリセルのデータ状態を判定させて当該データ状態を第5のデータ状態として記憶させ」るのに対し、引用発明2は当該構成を特定しない点。
・相違点6-8
本願発明6は「前記第1のイネーブル信号により前記第1のデータ転送回路を活性化して、前記第3のデータ状態を前記第2のデータ線制御ユニットから前記第1のデータ転送回路を介して前記第1のデータ線制御ユニットに転送」するのに対し、引用発明2は当該構成を特定しない点。
・相違点6-9
本願発明6は「前記第2のイネーブル信号により前記第2のデータ転送回路を活性化して、前記第5のデータ状態を前記第3のデータ線制御ユニットから前記第2のデータ転送回路を介して前記第2のデータ線制御ユニットに転送」するのに対し、引用発明2は当該構成を特定しない点。
・相違点6-10
本願発明6では、「前記第1のデータ線制御ユニットに、前記第1のデータ状態と前記第2のデータ線制御ユニットから前記第1のデータ転送回路を介して転送された前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させ」るのに対し、引用発明2は、「第1のデータ線制御ユニット」(カラム制御回路2)に、第1のデータ状態と第3のデータ状態との両方に基づいて、「第2のメモリセル」(メモリセルMC1)のデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させることは特定するものの、上記「第3のデータ状態」が、第2のデータ線制御ユニットから第1のデータ転送回路を介して転送されたものであることは特定しない点。
・相違点6-11
本願発明6は、「第4のメモリセルをアクセスすることにより、・・・前記第2のデータ線制御ユニットに、前記第3のデータ状態と前記第3のデータ線制御ユニットから前記第2のデータ転送回路を介して転送された前記第5のデータ状態との両方に基づいて、前記第4のメモリセルのデータ状態を判定させて当該データ状態を第4のデータ状態として記憶させる」のに対し、引用発明2は当該構成を特定しない点。

(2)判断
相違点6-1ないし6-11についてまとめて検討する。
引用文献1には、相違点6-1ないし6-11に係る構成を兼ね備えたものについては、記載も示唆もされていない。
そして、本願発明6は、相違点6-1ないし6-11に係る構成を兼ね備えることにより、「第1及び第2のデータ転送回路の制御を、互いに独立した第1及び第2のイネーブル信号により行」い、「第2及び第2のイネーブル信号が独立しているため、これらを例えば時分割駆動することができ、これにより、第1及び第2のデータ転送回路を同時に活性化した場合に生じ得る、第3のメモリセル(アグレッサセル)のデータ状態と第5のメモリセル(アグレッサセル)のデータ状態との衝突という不具合を防止することができ」るという、引用文献1に記載された発明からは予測することのできない、格別の効果を奏するものである。
したがって、本願発明6は、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

4 本願発明7について
本願発明7は、本願発明6の発明特定事項を全て備え、さらに他の発明特定事項を付加したものである。
そうすると、本願発明6が、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明7は、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

第8 原査定についての判断
上記のとおり、本願発明1ないし7は、引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、原査定の理由によっては、本願を拒絶することはできない。

第9 当審拒絶理由についての判断
ア 当審拒絶理由の1(1)アにおいて、本願の請求項2に「いくつかのデータ状態の中から前記第2のデータ状態を記憶する」、「いくつかのデータ状態の中から前記第4のデータ状態を記憶する」と記載されているが、当該記載が何を意味するのかが不明である旨が指摘された。
また、当審拒絶理由の1(1)イにおいて、本願の請求項2に「前記第1のデータ線制御ユニットは、前記第1のデータ状態と前記第3のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第2のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第2のデータ状態を記憶するように構成され」と記載されているが、「・・・基づいて」との文節が、「・・・得られる」に係っているのか、「・・・記憶する」に係っているのかが、明確でない旨が指摘された。
これに対し、平成29年11月27日付け手続補正により、請求項2の「前記第1のデータ状態と前記第3のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第2のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第2のデータ状態を記憶するように構成され」との記載が、「複数の異なるセンス電圧の前記第2のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第1のデータ状態と前記第3のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第2のデータ状態として記憶するように構成され」に補正され、また、「前記第3のデータ状態と前記第5のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第4のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第4のデータ状態を記憶するように構成され」との記載が、「複数の異なるセンス電圧の前記第4のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第3のデータ状態と前記第5のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第4のデータ状態として記憶するように構成され」に補正されたことにより、記載が明確となったため、上記拒絶の理由はいずれも解消した。
イ 当審拒絶理由の1(2)において、請求項6及び7では「第1データ転送回路」との語と「第1のデータ転送回路」との語が併用されているが、両者が同一のものであるのか否かが不明確であり、また、請求項6及び7に「前記第1のデータ転送回路」との記載があるが、当該記載以前に「第1のデータ転送回路」との記載がなく、何を指し示しているのかが不明である旨が指摘された。
これに対し、平成29年11月27日付け手続補正により、請求項6の「第1データ転送回路」との記載が「第1のデータ転送回路」に補正され、記載が明確となったため、上記拒絶の理由は解消した。
ウ 上記のとおり、当審拒絶理由はいずれも解消したから、当審拒絶理由によっては、本願を拒絶することはできない。

第10 結言
以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2018-03-19 
出願番号 特願2015-515258(P2015-515258)
審決分類 P 1 8・ 121- WY (G11C)
P 1 8・ 537- WY (G11C)
最終処分 成立  
前審関与審査官 滝谷 亮一後藤 彰  
特許庁審判長 鈴木 匡明
特許庁審判官 須藤 竜也
加藤 浩一
発明の名称 メモリセルのセンシング  
代理人 大菅 義之  
代理人 野村 泰久  
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