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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1338626
審判番号 不服2017-9558  
総通号数 221 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-05-25 
種別 拒絶査定不服の審決 
審判請求日 2017-06-29 
確定日 2018-03-12 
事件の表示 特願2013-173613「不揮発性半導体記憶装置、及びデータ書き込み方法」拒絶査定不服審判事件〔平成27年 3月 2日出願公開、特開2015- 41402〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成25年8月23日の出願であって,その手続の経緯は以下のとおりである。
平成28年 3月25日 審査請求
平成29年 1月 5日 拒絶理由通知(起案日)
平成29年 3月13日 意見書及び手続補正書の提出
平成29年 3月27日 拒絶査定(起案日)
平成29年 6月29日 審判請求及び手続補正書の提出


第2 補正却下の決定
[補正却下の決定の結論]
平成29年6月29日に提出された手続補正書によりなされた手続補正を却下する。

[理由]
1 本件補正の内容
平成29年6月29日に提出された手続補正書による補正(以下「本件補正」という。)は,本願の特許請求の範囲及び明細書の段落【0007】を補正するものであって,そのうち,特許請求の範囲の補正の内容は,独立請求項である本件補正前の請求項1及び8を補正するとともに,本件補正前の請求項4及び11を削除し,当該請求項の削除に伴って,本件補正前の請求項5ないし10及び12を,本件補正後の請求項4ないし10に繰り上げるとともに,その記載を補正するものである。
そして,本件補正前の請求項1及び請求項4の記載,及び,本件補正後の請求項1の記載は以下のとおりである。
<本件補正前>
「【請求項1】
直列接続された複数のメモリセルを,それぞれが有する複数のメモリセルユニットと,
対応する前記メモリセルユニットに,それぞれが接続された複数のビット線と,
前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワード線と,
前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと,
を備え,
前記コントローラは,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行い,
4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順と,
4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順と,を実行し,
前記第1の手順において,4n-3番目の前記ビット線に0Vを印加し,4n-2番目の前記ビット線に電源電圧を印加する不揮発性半導体記憶装置。」
「【請求項4】
前記コントローラは,共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第3の手順をさらに実行可能とされ,
前記コントローラは,前記書き込み電圧が所定の閾値以下の場合には,前記第3の手順を実行し,
前記書き込み電圧が所定の閾値を超えた場合には,前記第1の手順と,前記第2の手順と,を実行する請求項2または3に記載の不揮発性半導体記憶装置。」

<本件補正後>
「【請求項1】
直列接続された複数のメモリセルを,それぞれが有する複数のメモリセルユニットと,
対応する前記メモリセルユニットに,それぞれが接続された複数のビット線と,
前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワード線と,
前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと,
を備え,
前記コントローラは,
4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順と,
4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順と,
共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第3の手順と,
が実行可能であり,
前記書き込み電圧が所定の閾値以下の場合には,前記第3の手順を実行し,
前記書き込み電圧が前記所定の閾値を超えた場合には,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行し,前記第1の手順において,4n-3番目の前記ビット線に0Vを印加し,4n-2番目の前記ビット線に電源電圧を印加し,
前記所定の閾値は,当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法,または,前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧,に基づいて予め決定されている不揮発性半導体記憶装置。」

2 補正事項
請求項1についての本件補正の内容は以下のとおりである。
(1)補正事項1
本件補正前の請求項1の
「前記コントローラは,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行い,
4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順と,
4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順と,を実行し」との記載に,
本件補正前の請求項4の記載を組み入れるとともに「隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行し」との事項を追加して,
「前記コントローラは,
4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順と,
4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順と,
共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第3の手順と,
が実行可能であり,
前記書き込み電圧が所定の閾値以下の場合には,前記第3の手順を実行し,
前記書き込み電圧が前記所定の閾値を超えた場合には,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行し」
と補正する。

(2)補正事項2
「前記所定の閾値は,当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法,または,前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧,に基づいて予め決定されている」との事項を追加する。

3 新規事項の追加の有無及び補正目的の適否等について
先ず,補正事項1?2について,新規事項の追加の有無及び補正目的の適否を検討する。
(1)補正事項1について
ア 補正事項1は,本願の願書に最初に添付された明細書,特許請求の範囲及び図面(以下「当初明細書等」という。)における明細書の段落【0040】及び段落【0042】の記載に基づくものと認められる。
したがって,補正事項1は,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入しないものである。
よって,補正事項1は特許法第17条の2第3項の規定に適合する。

イ また,補正事項1は,本件補正前の請求項1を引用する請求項4の発明特定事項を本件補正後の請求項1に組み込むとともに,本件補正前の請求項4の「前記書き込み電圧が所定の閾値を超えた場合には,前記第1の手順と,前記第2の手順と,を実行する」を,本件補正後の請求項1においては「前記書き込み電圧が前記所定の閾値を超えた場合には,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行し」と補正することで,「コントローラ」が実行する手順をより限定するものである。
したがって,補正事項1は,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2)補正事項2について
ア 補正事項2は,当初明細書等における明細書の段落【0047】の記載に基づくものと認められる。
したがって,補正事項2は,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入しないものである。
よって,補正事項2は,特許法第17条の2第3項の規定に適合する。

イ また,補正事項2は,本件補正後の請求項1に組み込まれた本件補正前の請求項4に記載された「所定の閾値」をより限定するものである。
したがって,補正事項2は,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(3)発明の特別な技術的特徴について
なお,補正事項1ないし2の本件補正は,発明の特別な技術的特徴を変更する補正でないことは明らかである。
したがって,補正事項1ないし2は,特許法第17条の2第4項の規定に適合する。

(4)検討のまとめ
以上検討したとおりであるから,請求項1についての本件補正は,特許法第17条の2第3項ないし第5項に規定する要件を満たす。

4 独立特許要件
以上のとおり,請求項1についてする本件補正は,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的としている。
そこで,本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か,すなわち,本件補正が,いわゆる独立特許要件を満たすものであるか否かを,請求項1に係る発明について検討する。

(1)補正発明
本件補正後の請求項1?10に係る発明は,本件補正により補正された特許請求の範囲の記載からみて,その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり,そのうち,本件補正後の請求項1に係る発明(以下「補正発明」という。)は,再掲すると次のとおりである。

「直列接続された複数のメモリセルを,それぞれが有する複数のメモリセルユニットと,
対応する前記メモリセルユニットに,それぞれが接続された複数のビット線と,
前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワード線と,
前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと,
を備え,
前記コントローラは,
4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順と,
4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順と,
共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第3の手順と,
が実行可能であり,
前記書き込み電圧が所定の閾値以下の場合には,前記第3の手順を実行し,
前記書き込み電圧が前記所定の閾値を超えた場合には,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行し,前記第1の手順において,4n-3番目の前記ビット線に0Vを印加し,4n-2番目の前記ビット線に電源電圧を印加し,
前記所定の閾値は,当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法,または,前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧,に基づいて予め決定されている不揮発性半導体記憶装置。」

(2)引用例及び引用発明
ア 引用例の記載事項
平成29年3月27日付けの拒絶査定(以下「原査定」という)の根拠となった拒絶理由通知において引用され,本願の出願前に頒布された刊行物である特表2012-507818号公報(以下「引用例」という。)には,「ブースト電圧クランプを改善するためのペアビットラインプログラミング」(発明の名称)について,図1?図24とともに,次の事項が記載されている(下線は当審で付したもの。)。

(ア)「【背景技術】
【0003】
半導体メモリは,様々な電子装置に使用されることが一般的になってきている。例えば,不揮発性半導体メモリは,携帯電話,デジタルカメラ,パーソナルデジタルアシスタント,モバイルコンピュータ,非モバイルコンピュータ及び他の装置の中に使用されている。電気的消去・プログラム可能型読取専用メモリ(EEPROM)と,フラッシュメモリは,最も普及している不揮発性半導体メモリの1つである。
【0004】
EEPROMとフラッシュメモリの何れもが,半導体基板内のチャネル領域上に配置され,そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは,ソース領域とドレイン領域の間に配置されている。制御ゲートは,フローティングゲート上に配置されており,そのフローティングゲートから絶縁されている。トランジスタの閾値電圧は,フローティングゲート上に保持される電荷量によって制御される。つまり,そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加しなければならない電圧の最小量は,そのフローティングゲート上の電荷レベルにより制御される。
【0005】
NANDフラッシュメモリ素子等のEEPROM又はフラッシュメモリ素子をプログラミングするときには,通常は,プログラム電圧が制御ゲートに印加され,ビットラインが接地される。チャネルからの電子がフローティングゲートの中に注入される。電子がフローティングゲートに蓄積すると,フローティングゲートは負に帯電し,メモリセルの閾値電圧が上昇し,メモリセルがプログラミングされた状態になる。
……(中略)……
【0008】
しかしながら,いくつかのメモリシステムにおいては,プログラム外乱が問題となる。例えば,選択されていない記憶素子への意図しないプログラミング等のプログラム外乱を防止するために,通常は,選択されていないビットラインのチャネル領域の電圧をブーストするために選択されていないワードラインにパス電圧が印加される。このブースト技術は役に立つが,許容範囲より低い電圧では,ブースト電圧が固定状態又は飽和状態になる場合がある。つまり,ブースト電圧を,プログラム外乱を防止できる高さに上昇させることができない。プログラム外乱に対処するために,改善された技術が必要とされる。」

(イ)「【発明を実施するための形態】
【0017】
本発明の実施に適したメモリシステムの一例は,NANDフラッシュメモリ構造を用いる。そのNANDフラッシュメモリ構造は2つの選択ゲートの間に直列に接続された複数のトランジスタを有している。直列に配置されたトランジスタと選択ゲートは,NANDストリングと呼ばれる。図1は,1つのNANDストリングを示す平面図である。図2はその等価回路である。図1および2のNANDストリングは,直列に接続されており,第1の選択ゲート120と第2の選択ゲート122の間に挟まれている4つのトランジスタ100,102,104,及び106を有する。選択ゲート120は,NANDストリングをビットライン126に接続する。選択ゲート122は,NANDストリングをソースライン128に接続する。選択ゲート120は,制御ゲート120CGに適切な電圧が印加されることによって制御される。選択ゲート122は,制御ゲート122CGに適切な電圧が印加されることによって制御される。トランジスタ100,102,104及び106のそれぞれは制御ゲート及びフローティングゲートを有する。トランジスタ100は,制御ゲート100CG及びフローティングゲート100FGを有する。トランジスタ102は制御ゲート102CG及びフローティングゲート102FGを有する。トランジスタ104は,制御ゲート104CG及びフローティングゲート104FGを有する。トランジスタ106は,制御ゲート106CGおよびフローティングゲート106FGを有する。制御ゲート100CGは,ワードラインWL3に接続されており,制御ゲート102CGはワードラインWL2に接続されており,制御ゲート104CGはワードラインWL1に接続されており,制御ゲート106CGはワードラインWL0に接続されている。一実施形態では,トランジスタ100,102,104及び106は,それぞれ,メモリセルである。他の実施形態では,メモリセルは,複数のトランジスタを有していることもある。あるいは,図1および図2に示されているのとは異なることもある。選択ゲート120は,選択ラインSGDに接続されている。選択ゲート122は,選択ラインSGSに接続されている。
……(中略)……
【0025】
図4は,図1から3に図示されるようなNANDセルのアレイ400の例を示す。各列に沿って,ビットライン406が,NANDストリング450のドレイン選択ゲートのドレイン端子426に接続されている。NANDストリングの各行に沿って,ソースライン404が,NANDストリングのソース選択ゲートの全てのソース端子428に接続されている。
【0026】
記憶素子のアレイは,記憶素子の多数のブロックに分割される。フラッシュEEPROMシステムでは一般的なように,ブロックは消去の単位である。つまり,各ブロックは,共に消去される最小数の記憶素子を有する。各ブロックは,一般に複数のページに分割される。ページは,プログラミングの最小単位である。1ページまたは複数ページのデータは,通常,記憶素子の1行に記憶される。例えば,1行は,通常,いくつかのインタリーブされたページを含む,あるいは,1行は1ページを構成してよい。ページの全ての記憶素子は,一度に読み出され,または,プログラミングされる。さらに,ページは,1つまたは複数のセクタからユーザデータを記憶できる。セクタは,ユーザデータの便利な単位としてホストによって使用される論理概念である。つまり,セクタは,通常,コントローラに限定されるオーバヘッドデータは含まない。オーバヘッドデータは,セクタのユーザデータから計算されたエラー訂正コード(ECC)を含むことができる。(後述される)コントローラの一部は,データがアレイにプログラミングされるときにECCを計算し,データがアレイから読み出されるときにそれをチェックする。また,ECC及び/又は他のオーバヘッドデータは,それらが関連するユーザデータ以外の異なるページに記憶されてもよいし,もしくは,異なるブロックに記憶されてもよい。
【0027】
ユーザデータのセクタは一般に512バイトであり,磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に,追加の16?20バイトである。多数のページがブロックを構成し,それは8ページから,例えば最大32,64またはそれ以上のページのいずれであってもよい。いくつかの実施形態では,NANDストリングの列はブロックを含む。
【0028】
一実施形態では,メモリセルは,十分な期間に亘ってp-ウェルが消去電圧(例えば20V)に上昇され,ソースラインとビットラインがフローティングしている間に,選択されたブロックのワードラインを接地させることによって消去される。容量結合のために,未選択ワードライン,ビットライン,選択ライン,及び,c-ソースも消去電圧のかなりの部分まで引き上げられる。従って,強力な電界が選択されたメモリセルのトンネル酸化物層に印加され,フローティングゲートの電子が基板側に放出されるにつれて選択されたメモリセルのデータが消去される。電子がフローティングゲートからp-ウェル領域に移されるのにしたがって,選択されたセルの閾値電圧は引き下げられる。消去はメモリアレイ全体,別々のブロック,又は,他のセルの単位で実行できる。
【0029】
図5は,本発明の一実施形態に従ってメモリセルのページを同時に読み出し,プログラミングするための読み出し/書き込み回路を有するメモリ素子596を示す。メモリ素子596は,1つ以上のメモリダイ598を有する。メモリダイ598は,2次元のアレイのメモリセル400,制御回路510,及び,読み出し/書き込み回路565を有する。メモリアレイ400は行復号部530を介してワードラインによって,及び,列復号部560を介してビットラインによってアドレスできる。読み出し/書き込み回路565は複数の検出ブロック500を有しており,1ページのメモリセルを並列に読み出し又はプログラムすることができる。一般に,制御部550は,1つ以上のメモリダイ598のように同じメモリ素子596(例えば,取り外し可能なストレージカード)内に含まれる。コマンド及びデータは,ライン520を介してホストと制御部550の間,及び,ライン518を介して制御部と1つ以上のメモリダイ598の間で送られる。
【0030】
制御回路510は,読み出し/書き込み回路565と協調して,メモリアレイ400上でメモリ動作を実行する。制御回路510は,状態マシン512,オンチップアドレスデコーダ514,及び電力制御モジュール516を含む。状態マシン512は,メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ514は,ホストまたはメモリコントローラによって使用されるとともに,デコーダ530と560によって使用されるハードウェアアドレスの間にアドレスインタフェースを提供する。電力制御モジュール516は,メモリ動作中,ワードライン及びビットラインに供給される電力及び電圧を制御する。」

(ウ)「【0034】
図6は,メモリセルからデータを読み出すための3つの読み出し基準電圧,Vra,Vrb,及びVrcも示す。所与のメモリセルの閾値電圧がVra,Vrb,及びVrcを上回るか,それとも下回るかを検査することによって,システムは,メモリセルがどの状態にあるのかを判定できる。図6はまた,3つの検証基準電圧Vva,Vvb,及び,Vvcを示す。メモリセルを状態Aにプログラミングするとき,システムは,それらのメモリセルがVva以上の閾値電圧を有するかどうかをテストする。メモリセルを状態Bにプログラミングするとき,システムは,メモリセルがVvb以上の閾値電圧を有するかどうかをテストする。メモリセルを状態Cにプログラミングするとき,システムは,メモリセルがVvc以上の閾値電圧を有するかどうかをテストする。
【0035】
フルシーケンスプログラミングとして知られている一実施形態においては,メモリセルは,消去状態Eからプログラミングされた状態A,B又はCの何れかに直接的にプログラミングされる。例えば,まず,プログラミングされるメモリセルの集合中の全てのメモリセルが消去状態Eとなるように,当該集合が消去される場合がある。次に,プログラミング処理が,メモリセルを状態A,B又はCに直接的にプログラミングするために使用される。いくつかのメモリセルは状態Eから状態Aにプログラムされ,他のメモリセルは状態Eから状態Bに,及び/又は,状態Eから状態Cにプログラミングされる。WLnで状態Eから状態Cへプログラミングするときには,WLn下のフローティングゲートに対する電圧の変化が大きくなるので,WLn-1下の隣接フローティングゲートに対する結合の量は最大値となる。状態Eから状態Bにプログラミングするときは,隣接フローティングゲートへの結合の量は低減するが,なお大きい。状態Eから状態Aにプログラミングするときは,結合の量はさらに削減される。結果的に,WLn-1の各状態を後で読み出すために必要となる訂正の量は,WLn上の隣接セルの状態に応じて変化する。」

(エ)「【0043】
最初に言及したように,プログラム外乱未選択のNANDストリング又は直列接続された記憶素子の他のセットのチャネルの電圧を十分にブーストできないために,プログラム外乱がたびたび発生する。特に,例えばNAND技術は絶えず小さな寸法に縮小されるので,ブースト飽和又はブースト電圧クランプとして知られる新しいプログラム外乱モードに直面している。このフェイルモードでは,阻止されるNANDストリングのブースト電位は相対的に低レベルにクランプされ,すなわち,飽和する。未選択ワードラインのパス電圧(Vpass)が上昇しても,ブースト電位は上昇せず,横ばいである。したがって,単にパス電圧を上昇するだけでは効果的ではない。クランプされたブースト電位が低すぎると,プログラム電圧(Vpgm)が高いときに阻止されるセルでの電界が大きくなり,意図していないトンネリング及びプログラム外乱を引き起こすため,これは重大な問題である。
【0044】
クランプのブースト電位は隣接NANDストリングのステータスに依存する。実際,隣接NANDストリングは,クランプが発生する理由である。特定のNANDストリングの隣接NANDストリングが,その隣接NANDストリングがプログラミング対象として選択されているときと同様に0Vである場合には,その特定のNANDストリングのチャネルのブースト電位は低い値にクランプされる。しかし,隣接NANDストリングが,プログラミング対象として選択されておらずに阻止されているときと同様にブーストされると,前記ブースト電位は数ボルト高くなる。
【0045】
図9は,隣接NANDストリングの低電圧により,阻止状態にある中央のNANDストリングでジャンクションリーク及びブースト電圧クランプが生じ得ることを示すNANDストリングの断面図である。この断面図は,制御ゲート(CG),つまり,複数の記憶素子を横切って伸びるワードライン900を示している。各記憶素子は,通常はp-ウェル内の基板の各チャネル領域908,910,912上にある,例えばFG902,904,及び906等のフローティングゲート(FG)を有する。各チャネル領域は,ページから生じるとして視覚化できるNANDストリングの一部である。この例では,チャネル領域910は阻止されるストリングのものであり,チャネル領域908及び912はプログラミングされるストリングのものである。キャパシタンスC1がチャネル領域908と910の間に存在し,キャパシタンスC2がチャネル領域910と912の間に存在する。Vboostはチャネル領域910の電位を表す。
【0046】
言及されたように,チャネル910と関連付けられている記憶素子のプログラム外乱を防ぐためにVboostが相対的に高いことが望ましい。しかしながら,チャネル908及び912と関連付けられている隣接NANDストリングは,ブーストされるチャネル910のために「ゲート」の機能を果たす。隣接NANDストリングのチャネルが低い(例えば0V)である場合,それはブーストチャネル上のジャンクションにリークを生じさせ,ブースト電位を制限することがある。両隣のNANDストリングが0Vである場合,状況はさらに悪くなる。縮小はNANDストリング間の有効なゲート酸化物(シャロートレンチアイソレーションつまりSTI)を縮小させ,隣接NANDストリングチャネルの影響をより重大にするので,この問題は縮小とともに悪化する傾向があることに留意されたい。
【0047】
隣接ビットラインが特定のビットラインのブースト電位に与える影響が,図10Aに示されている。x軸は,未選択のNANDストリングのチャネル領域をブーストするために未選択のワードラインに印加されるパス電圧(Vpass)を表し,y軸はVboost,つまり,未選択のNANDストリングの例のチャネル910の電位を表す。曲線1000は,両方の隣接チャネル908及び912のプログラミングが阻止されている状況を表す。したがって,関連のNANDストリング/ビットラインは何れも,プログラミング対象として選択されていない。この場合,チャネル908及び912は,チャネル910のブースト電位と同様に,比較的高いブースト電位となる。チャネル910のVboostが最高レベルにあるので,これが最も望ましい状況である。
【0048】
曲線1002は,一方の隣接チャネル(例えばチャネル908等)のプログラミングが阻止され,他方の隣接チャネル(例えばチャネル912等)が阻止されていない状況(又はその逆の)を表す。したがって,関連のチャネル908のNANDストリング/ビットラインはプログラミング対象として選択されていない。一方,関連のチャネル912のNANDストリング/ビットラインはプログラミング対象として選択されている。チャネル910のVboostは中間レベルにあるので,これは次に望ましい状況である。曲線1004は,両方の隣接チャネル(例えば908及び912等)が阻止されていない状況を表す。したがって,関連のチャネル908及び912のNANDストリング/ビットラインは,プログラミング対象として選択されている。チャネル910のVboostは最低レベルにあるので,これは最も望ましくない状況である。両方の隣接ビットラインがプログラミングされているときに最悪のクランプが発生する。この場合,隣接NANDストリグのチャネルは0Vであり,シャロートレンチアイソレーション領域(STI)全体に作用するこの電圧によって,阻止状態にあるビットラインでジャンクションリークが生じる。これがプログラム外乱につながる。
【0049】
図10Bは,隣接ビットラインが,特定のビットラインのフェイルビット数に与える影響を示すグラフである。x軸はVpassを表し,y軸はフェイルビット数を表す。図10Cは,図10Bのグラフの偶数ビットライン及び奇数ビットラインでのデータの配列を示す。偶数ビットラインではランダムデータ(R)で記憶素子のブロックをプログラムし,奇数ビットラインでは3つの異なるパターンをプログラミングした。第1のパターン(ケースA)は,奇数ビットラインがランダムデータを有し,したがって全てのビットラインがランダムデータを有した。第2のパターン(ケースB)は,奇数ビットラインが交互にランダム(R)データ及び消去(E)データを有していた(例えば,BL1にR,BL3にE,BLにR,BL7にE等)。第3のパターン(ケースC)は,全ての奇数ビットラインが消去データを有していた。全ビットライン(ABL)モードでプログラミングし,例えばBL0,BL2,BL4,BL6,及びBL8から,偶数ビットラインデータだけを読み出した。曲線1010は最多のフェイルビットを有するケースAを表し,曲線1012は2番目に多いフェイルビットを有するケースBを表し,曲線1014は最少のフェイルビットを有するケースCを表す。
【0050】
ケースAは現在のABLアーキテクチャに相当し,ケースBは後述されるペアビットプログラミング方式に相当し,ケースCは両方の隣接チャネルが阻止された最良のケースに相当する。ペアビットプログラミング方式はフェイルビット数を大幅に減らすことができる(曲線1010と1012の間の差)。これは,ペアビットプログラミング方式が,ブースト電圧クランプにとっての効果的な解決策であることを証明している。」

(オ)「【0051】
提案されたペアビットプログラミング方式では,2個の連続プログラムパルスを使用して各ワードラインをプログラミングする。パルスごとに,ビットラインは隣接するビットラインのペアにグループ化される。第1のパルスでは,ビットラインペアの交互のセットがプログラミングされ,他方は阻止される。第2のパルスでは,プログラム/阻止状態はビットラインペアにとって逆になる。この方式は,あるビットラインが阻止されているときに,その隣接ビットラインの内の少なくとも一方が阻止されることを保証する。これにより,阻止されるビットラインの隣接ビットラインの両方がプログラミングされるという最悪のケースのシナリオが排除される。常に1つの隣接ビットラインが阻止されることによって,クランプされるブースト電位は大幅に上昇する。この手法は,他のセル特性を劣化させなくてもクランプされたブースト電圧を上昇させる。
【0052】
理想的には,全ての阻止されるビットラインの隣接ビットラインを阻止して,ブースト電圧を最大化することが好ましいが,これは不可能である。ただし,プログラミングを2つのステップに分割することによって,全ての阻止されるビットラインの少なくとも1つの隣接ビットラインが阻止されることを保証できる。考えられる1つの解決策は図11に示される。
【0053】
図11は,ビットラインの交互のペアの第1のセット及び第2のセットを含む,メモリアレイ内のビットラインのセットを示す。ここでは,ビットラインのセットと関連する記憶素子が,2つのセットにグループ化される。各セットは隣接する記憶素子又はビットラインのペアを有し,セットは交互になるように配置される。例えば,ペアの第1のセットは,ペアBL0,BL1,ペアBL4,BL5,ペアBL8,BL9,ペアBL12,BL13等を含む。ペアの第2のセットは,ペアBL2,BL3,ペアBL6,BL7,ペアBL10,BL11等を含む。
【0054】
図12は,二重プログラミングパルス及び単一のセットの検証パルスを用いるプログラミングシーケンスを示す。完全プログラミングシーケンスの例が示される。各プログラムパルスは,ビットペアの各セットをプログラミングするために,2つの別々のパルスに分割される。しかし,各パルスの後の検証動作は,依然として,ABL検出を使用してワードライン上の全てのセルに対して同時に実行できる。検証動作を依然としてABL検出を使用して行うことができるため,2つのプログラムパルスを使用することによるプログラミング時間についての性能ペナルティは小さい。さらに,プログラミング性能を改善するために,ペアビットプログラミング方式の使用を,Vpgmが高いときのパルスに限定することができる。Vpgmが低い早期のパルスは,プログラム外乱を生じさせる可能性が低く,したがって,単一のプログラムパルスを使用して時間を節約できるためである。図21A及び図21Bを参照のこと。
【0055】
図12では,シーケンス1200は,例としての二重プログラミングパルス,つまり,パルスペアを含んでおり,その後に検証動作を実行するための検証パルスのセットが続く。例えば,二重プログラミングパルスは,(V_(PGM1)のレベルでの)1202及び1204,(V_(PGM2)のレベルでの)1208及び1210,(_(VPGM3)のレベルでの)1214及び1216,ならびに(V_(PGM4)のレベルでの)1220及び1222を含む。プログラムパルスペアの中のプログラムパルスの振幅は等しいとして示されているが,実際には異なる場合がある。検証パルスのセットは,セット1206,1212,1218及び1224を含む。パルスのレベルは,前述したように,例えばVra,Vrb,及びVrcであってよい。実際には,追加プログラムパルスのペア及び検証パルスが使用され得る。二重プログラミングパルス及び検証パルスのセットの各グループがプログラミングシーケンスの反復を形成する。ここでは,2個のプログラミングパルスの各セットの第1のプログラムパルス1202,1208,1214及び1220が印加されるときには,ビットラインのペアの第1のセットがプログラミング対象として選択され,ビットラインのペアの第2のセットはプログラミング対象として選択されない(すなわち,プログラミングから阻止される)。あるいは,ビットラインのペアの第2のセットがプログラミング対象として選択され,ビットラインのペアの第1のセットはプログラミング対象として選択されない。同様に,2個のプログラミングパルスの各セットの第2のプログラムパルス1204,1210,1216及び1222が印加されるときには,ビットラインのペアの第2のセットがプログラミング対象として選択され,ビットラインのペアの第1のセットはプログラミング対象として選択されない。あるいは,ビットラインのペアの第1のセットがプログラミング対象として選択され,ビットラインのペアの第2のセットはプログラミング対象として選択されない。
……(中略)……
【0057】
メモリ素子の制御回路がビットラインと関連付けられた記憶素子に対してプログラム動作を行うことを示すと,そのビットラインがプログラミング対象として選択される。これは,ビットライン上の電圧を,プログラミングが可能なレベルに設定することを含む。このレベルは,例えば0Vであってもよいし,より高い部分的な阻止レベルであってもよい。高い場合は,低い電圧で行うよりもゆっくりとしたプログラミングが可能となる。粗モードで比較的速い速度で閾値電圧を上昇させ,ターゲット閾値検証レベルをオーバシュートするのを回避するためにファインモードで比較的遅い速度で閾値電圧を上昇させる粗ファインプログラミング処理のファインモードで,部分的な阻止レベルを使用してもよい。なお,プログラミング対象として選択された記憶素子は,いったんターゲット検証レベルに到達すると,追加のプログラミングから阻止,又は,ロックアウトされることに留意されたい。
【0058】
制御が,ビットラインと関連付けられた記憶素子についてプログラム動作を行わないことを示すときに,ビットラインはプログラミング対象として選択されない。これは,プログラミングを禁止する高レベルにビットラインの電圧を設定することを含む。
……(中略)……
【0065】
図15は,図12から図14のプログラミングシーケンスと関連付けられるプログラミング処理を示す。ステップ1500は,図11に示されるような隣接記憶素子のペアの第1のセット及び第2のセットにビットラインをグループ化することを含む。メモリ素子の適切な制御回路は,このグループ化を認識するためにファームウェア等を介して構成される。ステップ1502は,プログラミング対象として第1のセットのビットラインを選択することと,第2のセットのビットラインがプログラミングされることを阻止することを含む。ステップ1504で,プログラムパルスのペアの中の第1のプログラムパルスが印加される。ステップ1506は,プログラミング対象として第2のセットのビットラインを選択することと,第1のセットのビットラインがプログラミングされることを阻止することとを含む。ステップ1508で,プログラムパルスのペアの中の第2のプログラムパルスが印加される。第1のプログラムパルスと第2のプログラムパルスの間では検証動作は実行されない。次に,メモリ素子の機能に応じて,3つの手法の内の1つを使用できる。
……(中略)……
【0068】
図16は,ビットラインのペアの第1のセットをプログラミングするためのプログラミングシーケンスと,その後に続く,ビットラインのペアの第2のセットをプログラミングするためのプログラミングシーケンスを示す。この手法では,第1のサブシーケンス1600が実行され,その第1のサブシーケンス1600では,単一プログラムパルスが印加された後に,検証パルスの単一セットが続く。単一プログラミングパルス及び検証パルスのセットの各グループは,プログラミングシーケンスの反復を形成する。ここでは,プログラムパルス1602,1606,1610及び1614が印加されるときには,ビットラインのペアの第1のセットがプログラミング対象として選択され,ビットラインのペアの第2のセットはプログラミング対象として選択されない。各プログラムパルスの後に,ビットラインのペアの第1のセットに対して検証動作を実行するために,検証パルス1604,1608,1612及び1616のセットが使用される。
【0069】
一旦,第1のサブシーケンス1600内のビットラインのペアの第1のセットに対してプログラミングが完了すると,第2のサブシーケンス1620が実行される。第2のサブシーケンス1620では,単一のプログラムパルス1622,1626,1630及び1634が印加された後に,検証パルス1624,1628,1632及び1636の単一のセットが続く。単一プログラミングパルス及び検証パルスのセットの各グループは,プログラミングシーケンスの反復を形成する。ここでは,プログラムパルス1622,1626,1630,及び1634が印加されるときには,ビットラインのペアの第2のセットがプログラミング対象として選択され,ビットラインのペアの第1のセットはプログラミング対象として選択されない(又はその逆である)。各プログラムパルスの後に,ビットラインのペアの第2セットに対して検証動作を実行するために,検証パルス1624,1628,1632,及び1636のセットが使用される。」

(カ)「【0080】
図21Aは,プログラミング手順を切り替えることを含むプログラミング処理を示す。全体的なプログラムシーケンスで,2つ以上の異なるプログラミング手順を使用することができる。例えば,ビットラインの隣接ペアのプログラミングは,低い振幅のプログラムパルスよりも高い振幅のプログラムパルスが使用されるときにより有利である場合があり,この場合,プログラムパルスの振幅又はプログラムシーケンスでのプログラムパルスの数に基づいた切り替えを実行できる。また,温度,プログラミング-消去サイクル数,ワードライン位置又はどのページがプログラミングされているのか等の他の要因に基づいて切り替えをトリガすることも可能である。例えば,ビットラインの隣接ペアのプログラミングへの切り替えは,データの下側ページがプログラミングされた後(図7を参照)にデータの上側ページが最初にプログラミングされるときに行われてもよい。あるいは,粗モードプログラミングの後にファインモードプログラミングが最初に行われるときに,切り替えが行われてもよい。あるいは,マルチパスプログラミング技法において,早期プログラミングパス(例えば,図8A)の後に最終プログラミングパス(例えば,図8C)が行われるときに,切り替えが行われてもよい。
【0081】
温度に関して,試験又はシミュレーションによって種々の切り替えポイント及び種々の温度についてフェイルビット数を示すことができ,各温度についての最適切り替えポイントを得ることができる。この情報はメモリ素子の制御に用いることができる。ワードライン位置又はプログラム-消去サイクルに関して,再び,試験又はシミュレーションによって種々の切り替えポイント及び種々のワードライン位置についてのフェイルビット数,又は,プログラム-消去サイクル数を示すことができ,最適切り替えポイントを得ることができる。基本的に,切り替えの最適化は,性能に影響を及ぼすことがある任意の特性について実現できる。
【0082】
可能なときには,二重プログラムパルスの代わりに単一プログラムパルスを使用することによってプログラミング時間を節約できる。上述したように,Vpgmが低い早期のパルスはプログラム外乱を引き起こす可能性は低く,従って単一プログラムパルスを使用して時間を節約できるため,ペアビットプログラミング方式の使用をVpgmが高いときのパルスに制限してもよい。
【0083】
また,プログラミング手順を切り替えるプログラミングシーケンス2120を示す図21Bを参照されたい。シーケンス2120の第1の部分,つまり,第1サブシーケンス2130では,単一のプログラムパルス(振幅がV_(PGM1),V_(PGM2),V_(PGM3)...)が印加され,その後に,検証パルスのセットが続く。シーケンス2120の第2の部分,つまり,第2のサブシーケンス2140では,二重プログラムパルス(振幅がV_(PGM(N)),V_(PGM(N+1)),V_(PGM(N+2))...)が印加され,その後に,検証パルスのセットが続く。したがって,シーケンス2120のN番目のプログラムパルスは,第2のサブシーケンス2140の最初のプログラムパルスである。
【0084】
図21Aでは,ステップ2100では,第1のプログラミング手順を用いてプログラミングを開始する。例えば,これは,全てのビットラインが一斉にプログラミングされる全ビットラインプログラミングである場合がある。ステップ2102では,プログラムパルスを印加する。ステップ2104は,1セットの検証パルス(又は2セットの検証パルス)を印加すること等によって,検証動作を実行する。決定ステップ2106では,プログラム手順を切り替えるための条件が満たされたかどうかを判定する。これは,N個のプログラムパルスが印加されたとき等(例えば,N個のプログラム反復が完了したとき等)の所定の条件である場合がある。
【0085】
決定ステップは,プログラミングが完了した選択記憶素子のパーセンテージや,粗プログラミングからファインプログラミングに移行した選択記憶素子のパーセンテージ等のような,第1のプログラミング手順の間に判定されてメモリ素子に適応される動的条件を含んでいてもよい。静的条件と動的条件の両方を使用できる。例えば,8回のプログラム反復が完了し,かつ,選択記憶素子の50%がプログラミングを完了して追加のプログラミングからロックアウトされている場合に,切り替えを行ってもよい。別の例では,切り替えは,8回のプログラム反復が完了し,かつ,選択された記憶素子の80%がプログラミングを完了しているか,又は,ファインプログラミングモードに移行している場合に,切り替えを行ってもよい。
【0086】
切り替えが決定ステップ2106で示されない場合には,第1のプログラミング手順の次の反復がステップ2108で開始され,第1のプログラミング手順のプログラミングはステップ2102に続く。切り替えが実際にステップ2106で行われる場合には,第2のプログラミング手順がステップ2110で開始する。例えば,ここでは,本明細書で説明されたバリエーションの何れかにより,ビットラインの隣接ペア,または,3つのうちの1つのビットラインをプログラミングすることができる。ステップ2112では,1つ又は複数のプログラムパルスが印加される。ステップ2114では,1つ又は複数の検証動作が実行される。決定ステップ2116では,次の反復があるかどうか(例えば,プログラミングされていない選択記憶素子が残っているか,最大数の反復を超えていないか等)を判定する。次の反復がある場合,プロセスはステップ2112で続行する。次の反復がない場合,プログラミングはステップ2118で完了する。」

イ 引用発明
第2の4(2)ア(ア)?(カ)で摘記した引用例の記載と技術常識とを総合すると,引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「第1の選択ゲートと第2の選択ゲートの間に挟まれて直列に接続され,それぞれ制御ゲート及びフローティングゲートを有する複数のメモリセルを有するNANDストリングを,複数備え,
各NANDストリングの前記第1の選択ゲートのドレイン端子にそれぞれ接続されている複数のビットラインと,
前記各NANDストリングの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワードラインと,
前記ワードライン及び前記ビットラインに供給される電力及び電圧を制御して,前記複数のNANDストリングから構成されるメモリアレイ上でメモリ動作を実行する制御回路と,
を備え,
前記メモリアレイ内の前記ビットラインは,ペアBL0,BL1,ペアBL4,BL5,ペアBL8,BL9,ペアBL12,BL13等からなる第1のセットと,ペアBL2,BL3,ペアBL6,BL7,ペアBL10,BL11等からなる第2のセットという2つのセットにグループ化され,各セットは隣接するメモリセルを有するとともに交互になるように配置されており,
前記制御回路は,
ビットラインペアの交互のセットの一方をプログラミング対象として選択し,他方はプログラミングを阻止する高レベルに設定するとともに,選択されたワードラインにプログラム電圧を印加する第1のプログラミングシーケンスと,
前記ビットラインペアの交互のセットの前記他方をプログラミング対象として選択し,前記一方はプログラミングを阻止する高レベルに設定するとともに,選択されたワードラインにプログラム電圧を印加する第2のプログラミングシーケンスと,
選択されたワードラインにプログラム電圧を印加して全てのビットラインが一斉にプログラミングされる全ビットラインプログラミングと,
を実行可能であり,
前記全ビットラインプログラミング手順を用いてプログラミングを開始した後,プログラム手順を切り替えるための条件が満たされたかどうかを判定し,
前記条件が満たされない場合は,前記全ビットラインプログラミング手順を反復し,
前記条件が満たされる場合には,ビットラインの隣接ペアをプログラミングするペアビットプログラミング方式の手順に切り替えて,前記第1のプログラミングシーケンスと前記第2のプログラミングシーケンスとを反復することを特徴とするメモリアレイ。」

(3)対比
ア 補正発明と引用発明との対比
補正発明と引用発明とを対比する。
(ア)引用発明の「第1の選択ゲートと第2の選択ゲートの間に挟まれて直列に接続され,それぞれ制御ゲート及びフローティングゲートを有する複数のメモリセル」は,補正発明の「直列接続された複数のメモリセル」に相当する。
したがって,引用発明の前記「複数のメモリセルを有するNANDストリング」は,補正発明の前記「複数のメモリセル」を有する「メモリセルユニット」に相当する。

(イ)引用発明の「各NANDストリングの前記第1の選択ゲートのドレイン端子にそれぞれ接続されている複数のビットライン」は,補正発明の「対応する前記メモリセルユニットに,それぞれが接続された複数のビット線」に相当する。

(ウ)引用発明の「前記各NANDストリングの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワードライン」は,補正発明の「前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワード線」に相当する。

(エ)第2の4(2)ア(イ)で摘記した引用例の「制御回路510は,読み出し/書き込み回路565と協調して,メモリアレイ400上でメモリ動作を実行する。」(段落【0030】」)という記載から,引用発明の「前記ワードライン及び前記ビットラインに供給される電力及び電圧を制御して,前記複数のNANDストリングから構成されるメモリアレイ上でメモリ動作を実行する制御回路」は,「メモリ動作」として,少なくとも,「前記各NANDストリング」が有する「複数のメモリセル」のそれぞれに対するデータの「読み出し/書き込み」動作を「制御」して「実行」していると認められる。
したがって,引用発明の「前記複数のNANDストリングから構成されるメモリアレイ上でメモリ動作を実行する制御回路」は,補正発明の「前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラ」に相当する。

(オ)引用発明は,「前記メモリアレイ内の前記ビットライン」を「ペアBL0,BL1,ペアBL4,BL5,ペアBL8,BL9,ペアBL12,BL13等からなる第1のセットと,ペアBL2,BL3,ペアBL6,BL7,ペアBL10,BL11等からなる第2のセットという2つのセットにグループ化」し,「前記制御回路」は「ビットラインペアの交互のセットの一方をプログラミング対象として選択し,他方はプログラミングを阻止する高レベルに設定するとともに,選択されたワードラインにプログラム電圧を印加する第1のプログラミングシーケンス」と,「前記ビットラインペアの交互のセットの前記他方をプログラミング対象として選択し,前記一方はプログラミングを阻止する高レベルに設定するとともに,選択されたワードラインにプログラム電圧を印加する第2のプログラミングシーケンス」とを「反復」する「ペアビットプログラミング方式の手順」を実行できる。
したがって,引用発明は,前記「ペアビットプログラミング方式の手順」においては,「ビットライン」をBL0?BL3,BL4?BL7,BL8?BL11というように4本ずつに分割し,分割されたそれぞれ4本のビットラインを「第1のセット」と「第2のセット」という2つの「ビットラインペア」に分け,前記「第1のセット」及び前記「第2のセット」毎に2回の「プログラミングシーケンス」を実行しているということができる。

(カ)引用発明の「第1のプログラミングシーケンス」においては,たとえば「ペアBL0,BL1」の各「ビットライン」に接続された「NANDストリング」に含まれ,「選択されたワードライン」に「制御ゲート」が接続された「メモリセル」に「プログラミング」がなされ,「第2のプログラミングシーケンス」においては,たとえば「ペアBL2,BL3」の各「ビットライン」に接続された「NANDストリング」に含まれ,「選択されたワードライン」に「制御ゲート」が接続された「メモリセル」に「プログラミング」がなされることは明らかである。
そして,引用発明の「ビットライン」は「BL0」から始まるのに対して,本願明細書の段落【0037】?【0040】及び図5に記載された「ビット線」は「BL1」から始まる。したがって,引用発明の「ビットライン」のうち,例えば「BL0」,「BL1」,「BL2」及び「BL3」は,それぞれ,補正発明の「ビット線」のうちの「4n-3番目」,「4n-2番目」,「4n-1番目」及び「4n番目」のものに対応する。
したがって,引用発明の「制御回路」が「実行可能」な「ビットラインペアの交互のセットの一方をプログラミング対象として選択し,他方はプログラミングを阻止する高レベルに設定するとともに,選択されたワードラインにプログラム電圧を印加する第1のプログラミングシーケンス」及び「前記ビットラインペアの交互のセットの前記他方をプログラミング対象として選択し,前記一方はプログラミングを阻止する高レベルに設定するとともに,選択されたワードラインにプログラム電圧を印加する第2のプログラミングシーケンス」は,それぞれ,補正発明の「コントローラ」が「実行可能」である「4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順」及び「4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順」に相当する。

(キ)引用発明の「制御回路」が「実行可能」な「選択されたワードラインにプログラム電圧を印加して全てのビットラインが一斉にプログラミングされる全ビットラインプログラミング」は,補正発明の「コントローラ」が「実行可能」である「共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第3の手順」に相当する。

(ク)そして,補正発明は,「前記書き込み電圧が前記所定の閾値を超えた場合」に,「前記データを書き込む」手順を,「前記第3の手順」から「前記第1の手順と,前記第2の手順と」に切り替えている。したがって,補正発明において,「前記書き込み電圧が前記所定の閾値を超えた場合」とは,「前記データを書き込む」手順を,「前記第3の手順」から「前記第1の手順と,前記第2の手順と」に切り替えるための条件が満たされた場合であるといえる。
そうすると,引用発明において「前記全ビットラインプログラミング手順を用いてプログラミングを開始した後,プログラム手順を切り替えるための条件が満たされたかどうかを判定し」,「前記条件が満たされない場合は,前記全ビットラインプログラミング手順を反復し」,「前記条件が満たされる場合には,ビットラインの隣接ペアをプログラミングするペアビットプログラミング方式の手順に切り替えて,前記第1のプログラミングシーケンスと前記第2のプログラミングシーケンスとを反復する」ことと,補正発明において「前記書き込み電圧が所定の閾値以下の場合には,前記第3の手順を実行し」,「前記書き込み電圧が前記所定の閾値を超えた場合には,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行」することとは,データを書き込む手順を切り替えるための条件が満たされない場合には「前記第3の手順を実行し」,前記条件が満たされる場合には「隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行」する点で共通する。

(ケ)引用発明の「それぞれ制御ゲート及びフローティングゲートを有する複数のメモリセルを有するNANDストリングを,複数備え」る「メモリアレイ」は,不揮発性の「メモリ」であることは明らかであるから,以下の相違点を除き,補正発明の「不揮発性半導体記憶装置」に相当する。

イ 一致点と相違点
以上を総合すると,補正発明と引用発明とは,
(一致点)
「直列接続された複数のメモリセルを,それぞれが有する複数のメモリセルユニットと,
対応する前記メモリセルユニットに,それぞれが接続された複数のビット線と,
前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワード線と,
前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと,
を備え,
前記コントローラは,
4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順と,
4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順と,
共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第3の手順と,
が実行可能であり,
データを書き込む手順を切り替えるための条件が満たされない場合は,前記第3の手順を実行し,
前記条件が満たされる場合には,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行する不揮発性半導体記憶装置。」
である点で一致し,次の各点で相違する。

(相違点)
(相違点1)
補正発明は,「前記書き込み電圧が所定の閾値以下の場合には,前記第3の手順を実行し」,「前記書き込み電圧が前記所定の閾値を超えた場合」には「前記第1の手順と,前記第2の手順と」を実行するのに対して,引用発明は,「プログラム手順を切り替えるための条件」が「満たされない場合は,前記全ビットラインプログラミング手順を反復し」,「前記条件が満たされる場合」には「ペアビットプログラミング方式の手順に切り替えて,前記第1のプログラミングシーケンスと前記第2のプログラミングシーケンスとを反復する」点。
(相違点2)
補正発明は「前記第1の手順において,4n-3番目の前記ビット線に0Vを印加し,4n-2番目の前記ビット線に電源電圧を印加」するのに対して,引用発明は,そのような手順を有するかどうか不明である点。
(相違点3)
補正発明の「前記所定の閾値は,当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法,または,前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧,に基づいて予め決定されている」のに対して,引用発明は「プログラム手順を切り替えるための条件」は如何なるものであり,どのように決定されるのか特定していない点。

(4)各相違点についての当審の判断
ア 相違点1及び3について
(ア)第2の4(2)ア(オ)で摘記したように,引用例には,「プログラミング性能を改善するために,ペアビットプログラミング方式の使用を,Vpgmが高いときのパルスに限定することができる。Vpgmが低い早期のパルスは,プログラム外乱を生じさせる可能性が低く,したがって,単一のプログラムパルスを使用して時間を節約できるためである。」(段落【0054】)と,プログラム外乱は「選択されたワードライン」を介して「メモリセルの制御ゲート」に印加される「プログラム電圧」が高くなると生じることが記載されている。
そして,第2の4(2)ア(カ)で摘記したように,引用例には,「全体的なプログラムシーケンスで,2つ以上の異なるプログラミング手順を使用することができる。例えば,ビットラインの隣接ペアのプログラミングは,低い振幅のプログラムパルスよりも高い振幅のプログラムパルスが使用されるときにより有利である場合があり,この場合,プログラムパルスの振幅……に基づいた切り替えを実行できる。」(段落【0080】)と記載されている。
上記の各記載を参酌すれば,引用発明において,「選択されたワードライン」を介して「メモリセルの制御ゲート」に印加される「プログラム電圧」が前記プログラム外乱すなわち誤書き込みを生じさせる可能性が高くなるときの当該「プログラム電圧」の振幅を閾値とし,「プログラム手順」を「全ビットラインプログラミング手順」から「ペアビットプログラミング方式の手順」に「切り替えるための条件」を,前記「メモリセルの制御ゲート」に印加されるプログラム電圧が前記閾値を超えることとすることは,当業者が容易に想到し得たものと認められる。

(イ)一方,第2の4(2)ア(エ)で摘記した,引用例の「プログラム外乱未選択のNANDストリング又は直列接続された記憶素子の他のセットのチャネルの電圧を十分にブーストできないために,プログラム外乱がたびたび発生する。……クランプされたブースト電位が低すぎると,プログラム電圧(Vpgm)が高いときに阻止されるセルでの電界が大きくなり,意図していないトンネリング及びプログラム外乱を引き起こすため,これは重大な問題である。」(段落【0043】)という記載から,引用例には,前記プログラム外乱は,「未選択」すなわち「プログラミングを阻止」されたNANDストリングのチャネルの電圧を十分にブーストできないという事象に伴って発生することが記載されている。
そして,第2の4(2)ア(エ)で摘記した,引用例の「特に,例えばNAND技術は絶えず小さな寸法に縮小されるので,ブースト飽和又はブースト電圧クランプとして知られる新しいプログラム外乱モードに直面している。」(段落【0043】),「図9は,隣接NANDストリングの低電圧により,阻止状態にある中央のNANDストリングでジャンクションリーク及びブースト電圧クランプが生じ得ることを示すNANDストリングの断面図である。……キャパシタンスC1がチャネル領域908と910の間に存在し,キャパシタンスC2がチャネル領域910と912の間に存在する。Vboostはチャネル領域910の電位を表す。」(段落【0045】),及び,「チャネル910と関連付けられている記憶素子のプログラム外乱を防ぐためにVboostが相対的に高いことが望ましい。しかしながら,チャネル908及び912と関連付けられている隣接NANDストリングは,ブーストされるチャネル910のために「ゲート」の機能を果たす。隣接NANDストリングのチャネルが低い(例えば0V)である場合,それはブーストチャネル上のジャンクションにリークを生じさせ,ブースト電位を制限することがある。両隣のNANDストリングが0Vである場合,状況はさらに悪くなる。縮小はNANDストリング間の有効なゲート酸化物(シャロートレンチアイソレーションつまりSTI)を縮小させ,隣接NANDストリングチャネルの影響をより重大にするので,この問題は縮小とともに悪化する傾向があることに留意されたい。」(段落【0046】)という記載から,前記「非選択」のNANDストリングのチャネルの電圧を十分にブーストできないという事象は,素子寸法が縮小されて隣接するメモリセルを素子分離するシャロートレンチアイソレーションの幅が縮小することに伴ってより顕著になることが記載されている。
以上から,引用例には,プログラム外乱すなわち誤書き込みは,隣接するメモリセルを素子分離するシャロートレンチアイソレーションの幅が縮小することに伴ってより顕著になることが記載されている。
したがって,上記(ア)の「メモリセルの制御ゲート」に印加される「プログラム電圧」が前記プログラム外乱すなわち誤書き込みを生じさせる可能性が高くなるときの当該「プログラム電圧」の振幅である前記閾値を,隣接するメモリセルとの間隔であるシャロートレンチアイソレーションの幅に基づいて設定することは,当業者が容易に想到し得たものと認められる。

(ウ)以上から,相違点1及び3に係る構成は,引用例の記載を参酌すれば,引用発明から当業者が容易に想到し得たものと認められる。

イ 相違点2について
(ア)不揮発性半導体記憶装置の技術分野において,メモリのテストをするために,各ページのメモリセルに,“101010…10”でデータを書き込むストライプパターン,または,ページ毎に“101010…10”と“010101…01”を交互に書き込むチェッカーパターンをテストパターンとして使用して,データ書き込み/データ読み出しテストを行うことは,以下に挙げる周知例1?3に記載されるように周知技術である。

(ア-1)周知例1:特開平5-54697号公報
本願の出願前に頒布された刊行物である特開平5-54697号公報(以下「周知例1」という。)には,「半導体メモリ」(発明の名称)について,図1?図3とともに,次の事項が記載されている。
a「【0002】
【従来の技術】半導体製造プロセスの微細化に伴い,半導体メモリの大容量化が進んでいるが,この反面,集積度が向上するにつれソフトエラーの発生が問題となっている。また,E^(2) PROM(電気的に消去及び書き込み可能な読み出し専用メモリ)に代表される不揮発性メモリにおいては,メモリセルのゲートは薄い酸化膜を有しており電気的ストレスによって劣化するので,集積度の向上に伴いその寿命,即ち書き替え可能回数を増加させることが困難になってきている。」
b「【0007】このような半導体メモリを出荷する際には,ビット干渉等の不良を取り除くために様々なパターンのデータ書き込み/データ読み出しテストが行われるが,代表的なパターンとして「ストライプパターン」及び「チェッカーボードパターン」がある。図2に両パターンを示す。同図に示すように,ストライプパターンは同じ列にあるメモリセルが全て同じデータを有し,隣接する列にあるメモリセルが全てこのデータの反転データを有するようなパターンである。チェッカーボードパターンは同じ列にあって互いに隣接するメモリセルのデータが異なり,且つ同じ行にあって互いに隣接するメモリセルのデータが異なるようなパターンである。」
c 図2には,左側に“101010”のテストパターンが,右側に“1010101”と“0101010”とからなるテストパターンが図示されている。

(ア-2)周知例2:特開平11-288598号公報
本願の出願前に頒布された刊行物である特開平11-288598号公報(以下「周知例2」という。)には,「半導体記憶装置のテスト装置」(発明の名称)について,図1?図4とともに,次の事項が記載されている。
a「【0002】
【従来の技術】半導体記憶装置の良否を判定するために,出荷前に半導体記憶装置に対してテストが行われる。このテストは通常ページ単位で行われる。例えば,256個のメモリセル,または512個のメモリセルを一ページとして,所定のデータパターンをテストの対象となる一ページ分のメモリセルに書き込む。そして,テストパターンが書き込まれた一ページ分のメモリセルに対して,読み出しを行い,読み出されたデータと書き込んだデータとが比較され,比較結果に応じてメモリの良否が判定される。」
b「【0007】また,本発明では,好適には,上記テスト対象となるメモリは,不揮発性メモリである。」
c「【0020】以下,実際メモリテストに使用されているテストパターンの例を挙げて,メモリテストの具体的な動作について説明する。図3は,メモリテストに使用されている4つのテストパターンを示している。図示のように,メモリテスト時に,各ページのメモリセルにすべてデータ“0”を書き込むオール0パターン,各ページのメモリセルにすべてデータ“1”を書き込むオール1パターン,各ページのメモリセルに“101010…10”でデータを書き込むストライプパターンおよびページ毎に,“101010…10”と“010101…01”を交互に書き込むチェッカーパターンなど数種類のテストパターンが一般的に使用されている。」

(ア-3)周知例3:特開平10-214499号公報
本願の出願前に頒布された刊行物である特開平10-214499号公報(以下「周知例3」という。)には,「不揮発性半導体メモリ」(発明の名称)について,図1?図4とともに,次の事項が記載されている。
a「【0002】
【従来の技術】フラッシュメモリにおいては,図4A,図4B,図4C,図4Dおよび図4Eにそれぞれ示すような,ALL0,チェッカー(Checker),X-BAR,Y-BAR,ストライプなどの基本パターンを実際に書き込んでメモリセルの不良のチェックを行うことが必要とされる。」
b 図4Bにはチェッカーパターンとして“10101”と“01010”とからなるテストパターンが,図4Eにはストライプパターンとして“01010”からなるテストパターンが,それぞれ図示されている。

(イ)さて,引用例には,第2の4(2)ア(エ)で摘記したように「ペアビットプログラミング方式はフェイルビット数を大幅に減らすことができる」(段落【0050】)こと,第2の4(2)ア(オ)で摘記したように「プログラミング性能を改善するために,ペアビットプログラミング方式の使用を,Vpgmが高いときのパルスに限定することができる。Vpgmが低い早期のパルスは,プログラム外乱を生じさせる可能性が低く,したがって,単一のプログラムパルスを使用して時間を節約できるためである。」(段落【0054】)こと,が記載されている。
すなわち,引用発明の「ペアビットプログラミング方式の手順」は,「プログラム電圧」が高くプログラム外乱を生じさせる可能性が高いときに,フェイルビット数を減少させるために実行することが記載されている。

(ウ)そうすると,引用発明の「メモリセルアレイ」において,特にプログラム外乱を生じさせる可能性が高いときに実行する「ペアビットプログラミング方式の手順」が正常に実行できることを確認するため,周知技術のように,テストパターンを利用したデータ書き込み/データ読み出しテストを行うことは,当業者であれば当然に想起したと認められる。
そして,このとき,前記テストパターンとして,周知技術のストライプパターンまたはチェッカーパターンを利用することで,引用発明の一つの「ワードライン」に接続された「複数のメモリセル」からなる一つのページに,前記“101010…10”という,原査定において指摘した「奇数番目のメモリセルに書き込みを行うデータパターン」を書き込むために,例えば,BL0のビットラインは「プログラミング対象として選択し」て第2の4(2)ア(オ)で摘記したように「ビットライン上の電圧を,プログラミングが可能なレベルに設定することを含む。このレベルは,例えば0V」(段落【0057】)に設定し,BL1のビットラインは「プログラミング対象」としないから「プログラミングを阻止する高レベル」として電源電位を設定することで,相違点2に係る構成とすることは,周知技術を参酌すれば当業者が適宜なし得たものと認められる。

ウ 審判請求人の主張について
(ア)審判請求人は,審判請求書において,
「しかしながら,これらの引用文献には,「前記所定の閾値は,当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法,または,前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧,に基づいて予め決定されている」ことに関する直接的な記載も間接的な示唆も見出すことができません。」
と主張している。
(イ)しかしながら,第2の4(4)アで指摘したように,引用例には,前記「前記所定の閾値は,当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法,または,前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧,に基づいて予め決定されている」ことに関する直接的な記載ないし間接的な示唆が,複数存在する。
したがって,審判請求人の前記主張は採用することはできない。

(5)独立特許要件についてのまとめ
以上から,補正発明は,引用例の記載及び周知技術を参酌すれば,引用発明に基づいて当業者が容易に発明をすることができたものである。
そして,補正発明の効果も,引用例の記載及び周知技術を参酌すれば,引用発明から当業者が予期し得たものと認められる。
よって,補正発明は,特許法第29条2項の規定により,特許出願の際独立して特許を受けることができない。

5 小括
以上検討したとおり,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明について
1 本願発明
平成29年6月29日に提出された手続補正書による手続補正は上記のとおり却下されたので,本願の請求項1?12に係る発明は,平成29年3月13日に提出された手続補正書により補正された特許請求の範囲の請求項1?12に記載された事項により特定されるものであり,そのうちの請求項1に係る発明(以下「本願発明」という。)は次のとおりのものである。

「直列接続された複数のメモリセルを,それぞれが有する複数のメモリセルユニットと,
対応する前記メモリセルユニットに,それぞれが接続された複数のビット線と,
前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに,それぞれが共通に接続された複数のワード線と,
前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと,
を備え,
前記コントローラは,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行い,
4n-3番目(nは自然数)の前記ビット線に接続された書き込みを行う前記メモリセルと,4n-2番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第1の手順と,
4n-1番目の前記ビット線に接続された前記書き込みを行うメモリセルと,4n番目の前記ビット線に接続された前記書き込みを行うメモリセルと,に前記データを書き込む第2の手順と,を実行し,
前記第1の手順において,4n-3番目の前記ビット線に0Vを印加し,4n-2番目の前記ビット線に電源電圧を印加する不揮発性半導体記憶装置。」

2 引用例及び引用発明
引用例の記載事項は,第2の4(2)アで摘記したとおりである。
また,引用発明は,第2の4(2)イで認定したとおりのものである。

3 対比・判断
(1)第2の3(1)?(2)で検討したように,本件補正後の請求項1に係る発明(すなわち,補正発明)は,本件補正前の請求項1に係る発明(すなわち,本願発明)に対して,
ア 「前記コントローラ」は,「共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第3の手順と」をさらに「実行可能」とされ,「前記書き込み電圧が所定の閾値以下の場合には,前記第3の手順を実行し」,「前記書き込み電圧が前記所定の閾値を超えた場合には,隣接する4本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に,隣接する2本の前記ビット線毎に2回の書き込みを行うために前記第1の手順と,前記第2の手順と,を実行」するという発明特定事項を追加するとともに,
イ 「前記所定の閾値は,当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法,または,前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧,に基づいて予め決定されている」という発明特定事項を追加したものである。
したがって,本願発明は,補正発明から上記ア及びイの限定をなくしたものである。

(2)そうすると,本願発明の構成要件をすべて含み,これをより限定したものである補正発明が,第2の4(4)において検討したとおり,引用発明,引用例の記載及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様の理由により,引用例の記載及び周知技術を参酌すれば,引用発明に基づいて当業者が容易に発明をすることができたものである。
そして,本願発明の効果も,引用例の記載及び周知技術を参酌すれば,引用発明から当業者が予期し得たものと認められる。


第4 結言
以上のとおりであるから,本願発明は,引用発明,引用例の記載及び周知技術に基づいて当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許を受けることができない。
したがって,本願は,他の請求項に係る発明について検討するまでもなく,拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2018-01-18 
結審通知日 2018-01-19 
審決日 2018-01-30 
出願番号 特願2013-173613(P2013-173613)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 滝谷 亮一後藤 彰  
特許庁審判長 飯田 清司
特許庁審判官 鈴木 匡明
須藤 竜也
発明の名称 不揮発性半導体記憶装置、及びデータ書き込み方法  
代理人 日向寺 雅彦  
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