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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G01R
管理番号 1338644
審判番号 不服2018-810  
総通号数 221 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-05-25 
種別 拒絶査定不服の審決 
審判請求日 2018-01-22 
確定日 2018-04-03 
事件の表示 特願2016-516796「フロップトレイエリアおよび電力最適化のための回路およびレイアウト技法」拒絶査定不服審判事件〔平成26年12月 4日国際公開、WO2014/193998、平成28年10月 6日国内公表、特表2016-531275、請求項の数(15)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
特許出願: 平成26年5月28日
(パリ条約による優先権主張(外国庁受理2013年5月29日、米国)を伴う国際出願)
拒絶査定: 平成29年11月20日(送達日:同年12月5日)
拒絶査定不服審判の請求: 平成30年1月22日
手続補正: 平成30年1月22日


第2 原査定の概要
原査定(平成29年11月20日付け拒絶査定)の概要は次のとおりである。

1.本願請求項1-15に係る発明は、以下の引用文献1-2に基づいて、その発明の属する技術の分野における通常の知識を有する者(以下、「当業者」という。)が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2009-097879号公報
2.特開2004-069492号公報


第3 本願発明
本願請求項1-15に係る発明(以下、それぞれ「本願発明1」-「本願発明15」という。)は、平成30年1月22日付けの手続補正で補正された特許請求の範囲の請求項1-15に記載された事項により特定される発明であり、以下のとおりの発明である。

「 【請求項1】
フロップトレイのための走査回路であって、
通常モードで入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成されたトライステート回路と、ここにおいて、前記トライステート回路は、第1のp形トランジスタと、第2のp形トランジスタと、第1のn形トランジスタと、第2のn形トランジスタとを備え、ここにおいて、前記第1のp形トランジスタのソースは電源に結合され、前記第2のp形トランジスタのソースは前記第1のp形トランジスタのドレインに結合され、前記第2のn形トランジスタのドレインは前記第2のp形トランジスタのドレインに結合され、前記第1のn形トランジスタのドレインは前記第2のn形トランジスタのソースに結合され、前記第1のn形トランジスタのソースは接地に結合され、前記走査モードで前記第1のp形トランジスタと前記第1のn形トランジスタは両方ともオフにされ、前記データ信号が遮断される、
前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートとを備える、走査回路。
【請求項2】
前記パスゲートは、
n形トランジスタと、
前記n形トランジスタと並列に結合されたp形トランジスタと、ここにおいて、前記p形トランジスタおよび前記n形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、を備える、請求項1に記載の走査回路。
【請求項3】
前記フロップトレイの走査入力と前記パスゲートとの間に結合されたインバータをさらに備える、請求項1に記載の走査回路。
【請求項4】
前記パスゲートが前記フロップトレイの他のフリップフロップの出力と前記フリップフロップの前記入力との間に結合された、請求項1に記載の走査回路。
【請求項5】
前記他のフリップフロップの前記出力と前記パスゲートとの間にインバータがない、請求項4に記載の走査回路。
【請求項6】
前記通常モードで第2のデータ信号を反転させ、前記反転した第2のデータ信号を前記フロップトレイの第2のフリップフロップの入力に出力することと、前記走査モードで前記第2のフリップフロップの前記入力から前記第2のデータ信号を遮断することとを行うように構成された第2のトライステート回路と、
前記走査モードで前記フリップフロップの出力からの前記走査信号を前記第2のフリップフロップの前記入力にパスすることと、および前記通常モードで前記第2のフリップフロップの前記入力から前記フリップフロップの前記出力からの前記走査信号を遮断することとを行うように構成された第2のパスゲートとを更に備える、請求項1に記載の走査回路。
【請求項7】
前記フリップフロップの前記出力と前記第2のパスゲートとの間にインバータがない、請求項6に記載の走査回路。
【請求項8】
前記フロップトレイの走査入力と前記パスゲートとの間に結合されたインバータをさらに備える、請求項6に記載の走査回路。
【請求項9】
前記フリップフロップの前記出力と前記第2のパスゲートとの間にインバータがない、請求項8に記載の走査回路。
【請求項10】
前記第2のパスゲートは、
n形トランジスタと、
前記n形トランジスタと並列に結合されたp形トランジスタと、ここにおいて、前記p形トランジスタおよび前記n形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、を備える、請求項9に記載の走査回路。
【請求項11】
フロップトレイを走査するための方法であって、
トライステート回路を使用して通常モードで入力データ信号を反転させ、前記反転したデータ信号を前記フロップトレイのフリップフロップの入力に出力することと、
前記トライステート回路を使用して走査モードで前記フリップフロップの前記入力から前記データ信号を遮断することと、ここにおいて、前記トライステート回路は、第1のp形トランジスタと、第2のp形トランジスタと、第1のn形トランジスタと、第2のn形トランジスタとを備え、ここにおいて、前記第1のp形トランジスタのソースは電源に結合され、前記第2のp形トランジスタのソースは前記第1のp形トランジスタのドレインに結合され、前記第2のn形トランジスタのドレインは前記第2のp形トランジスタのドレインに結合され、前記第1のn形トランジスタのドレインは前記第2のn形トランジスタのソースに結合され、前記第1のn形トランジスタのソースは接地に結合され、前記走査モードで前記第1のp形トランジスタと前記第1のn形トランジスタは両方ともオフにされ、前記データ信号が遮断される、
パスゲートを使用して前記走査モードで前記フリップフロップの前記入力に走査信号をパスすることと、
前記パスゲートを使用して前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを備える、方法。
【請求項12】
他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備える、請求項11に記載の方法。
【請求項13】
前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、請求項12に記載の方法。
【請求項14】
前記パスゲートを使用して前記フリップフロップの前記入力に前記走査信号をパスすることより前に、前記走査信号を反転させることをさらに備える、請求項11に記載の方法。
【請求項15】
他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備え、ここにおいて、前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、請求項14に記載の方法。」


第4 引用文献、引用発明等
1.引用文献1について
原査定の拒絶の理由に引用された引用文献1には、次の事項が記載されている。(下線は当審による。以下同様。)

「【0001】
本発明は、テストを容易化するためのスキャンテスト機能を備えた半導体集積回路に関する。」

「【0010】
以下、本発明の実施形態による半導体集積回路について、図面を参照しながら説明する。図1は、半導体集積回路の構成を示す図である。デジタル回路10とアナログ回路20とが同じ半導体チップ上に設けられている。デジタル回路10において、6個の第1のフリップフロップFF1?第6のフリップフロップFF6が設けられ、個々のフリップフロップに対応して、第1のセレクタSEL1?第6のセレクタSEL6が設けられている。
【0011】
第1のフリップフロップFF1?第6のフリップフロップFF6は、D型フリップフロップ(遅延フリップフロップ回路)であり、クロック入力端子CLKINから入力されるクロックCLKが、各フリップフロップのクロック端子に共通に入力される。これにより、第1のフリップフロップFF1?第6のフリップフロップFF6は、クロックCLKの立ち上がりに応じてデータを取り込み、次のクロックCLKの立ち上がりに応じて、取り込んだデータを出力するように構成されている。実際の半導体集積回路においては、さらに多数のフリップフロップが設けられており、例えばトランジスタ数が2万個?3万個の半導体集積回路においては、フリップフロップの数は300個?500個である。
【0012】
第1のセレクタSEL1?第6のセレクタSEL6は、入力端子0と入力端子1を備え、スキャンイネーブル信号入力端子ENBINに入力されるスキャンイネーブル信号に応じて選択状態が制御される。この例では、スキャンイネーブル信号が「1」の時は、入力端子1を選択し、スキャンイネーブル信号が「0」の時は、入力端子0を選択するように構成されている。
【0013】
また、組合せ論理回路14は、スキャンテストの対象となる回路であって、AND回路、NAND回路、インバータ回路等を含んで構成されている。
【0014】
以下、各フリップフロップ、各セレクタ、組合せ論理回路14の接続関係について説明する。第1のセレクタSEL1の入力端子0には第1の入力端子IN1が接続され、入力端子1にはスキャンテスト信号が入力される入力端子SCANINが接続されている。そして、第1のセレクタSEL1の出力信号は、第1のフリップフロップFF1に入力される。第1のフリップフロップFF1の出力信号は、組合せ論理回路14と第2のセレクタSEL2の入力端子1に印加される。」

「【0023】
次に、上述した半導体集積回路の動作について図2を参照して説明する。図2は、第1のAND回路11の出力信号(図1のA点に現れる信号)を示している。いま、一例として、デジタル回路10の許容動作周波数は10MHz以上とし、第1?第3のアナログ回路21?23の許容動作周波数は100KHzとする。
【0024】
通常動作時においては、スキャンテストモード信号は「0」、スキャンイネーブル信号は「0」に設定されている。そうすると、第1?第6のセレクタSEL1?SEL6は入力端子0を選択するので、例えば、第1の入力端子IN1に入力された入力信号は、第1のセレクタSEL1を通して、第1のフリップフロップFF1に取り込まれる。」
・・・

「【0026】
次に、スキャンテスト時には、スキャンテストモード信号は「1」、スキャンイネーブル信号は「1」に設定される。そうすると、第1?第6のセレクタSEL1?SEL6は入力端子1を選択するので、第1?第6のフリップフロップFF1?FF6は、チェーン状に接続されて6段のシフトレジスタを形成する。そして、入力端子SCANINから入力されたスキャンテスト信号は、クロックCLKに同期してシフトレジスタにより転送され、最後に、スキャン信号出力端子SCANOUTから出力される。このシフト動作は、10MHzという高周波数で行われる。」

【図1】


上記記載から、引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。

「6個の第1のフリップフロップFF1?第6のフリップフロップFF6が設けられ、個々のフリップフロップに対応して、第1のセレクタSEL1?第6のセレクタSEL6が設けられている半導体集積回路の第1のセレクタSEL1であって、(【0010】参照。)
第1のセレクタSEL1は、入力端子0と入力端子1を備え、スキャンイネーブル信号が「1」の時は、入力端子1を選択し、スキャンイネーブル信号が「0」の時は、入力端子0を選択するように構成され(【0012】参照。)、第1のセレクタSEL1の入力端子0には第1の入力端子IN1が接続され、入力端子1にはスキャンテスト信号が入力される入力端子SCANINが接続されている。そして、第1のセレクタSEL1の出力信号は、第1のフリップフロップFF1に入力され(【0014】参照。)、
通常動作時においては、スキャンテストモード信号は「0」、スキャンイネーブル信号は「0」に設定されて、第1の入力端子IN1に入力された入力信号は、第1のセレクタSEL1を通して、第1のフリップフロップFF1に取り込まれ(【0024】参照。)、スキャンテスト時には、スキャンテストモード信号は「1」、スキャンイネーブル信号は「1」に設定され、第1のセレクタSEL1は入力端子1を選択する(【0026】参照。)、セレクタSEL1。」

2.引用文献2について
また、原査定の拒絶の理由に引用された引用文献2には、次の事項が記載されている。

「【0002】
【従来の技術】
図6は従来のスキャンテスト時に接続されたスキャンフリップフロップ回路を示す回路図であり、図において、1,2はスキャンフリップフロップ回路、3は論理回路、4は遅延回路である。
図7は従来のスキャンフリップフロップ回路を示す回路図であり、図において、11は2入力セレクタ部であり、Dはデータ入力端子、SIはスキャンデータ入力端子、SMはスキャンモード入力端子である。12はDフリップフロップ部であり、Tはクロック入力端子、Qはデータ出力端子、QCは反転データ出力端子である。」

「【0005】
図7はそれら従来のスキャンフリップフロップ回路1,2の詳細を示したものであり、
以下、そのスキャンフリップフロップ回路の動作を説明する。
このスキャンフリップフロップ回路は、2入力セレクタ部11と、Dフリップフロップ部12とを合わせた回路構成となっており、2入力セレクタ部11においては、スキャンモード入力端子SMからのスキャンモード入力により、データ入力端子Dからのデータ入力か、またはスキャンデータ入力端子SIからのスキャンデータ入力が選択される。また、Dフリップフロップ部12においては、クロック入力端子Tからのクロック入力の立上りにより、2入力セレクタ部11において選択されたデータを取り込み、クロック入力に同期した出力として、データ出力端子Qからデータ出力すると共に、反転データ出力端子QCから反転データ出力する。
このデータ出力は、図6に示したように、論理回路3を有する通常動作経路と遅延回路4を有するスキャンテスト経路とに分岐しており、常に両方の経路にデータが伝搬している。すなわち、通常動作時においてもスキャンテスト経路上における遅延回路4にデータが伝搬し、この遅延回路4により消費電力が大きくなってしまう。」

「【0012】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるスキャンフリップフロップ回路を示す回路図であり、図において、21はセレクタ部であり、Dはデータ入力端子、SIはスキャンデータ入力端子、SMはスキャンモード入力端子、INV1?INV3はインバータ、TG4はトランスミッションゲートである。
22はスキャンデータ出力部であり、Yはスキャンデータ出力端子、NOR1はノアゲートである。
23は遅延スキャンデータ入力部であり、Aは遅延スキャンデータ入力端子、TG3はトランスミッションゲート(第3のトランスミッションゲート)である。
12はDフリップフロップ部であり、Dはデータ入力端子、Tはクロック入力端子、Qはデータ出力端子、QCは反転データ出力端子である。
図2および図3はシンボル化したスキャンフリップフロップ回路を示す回路図である。」

【図7】



第5 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比する。
まず、引用発明における「半導体集積回路」は、「6個の第1のフリップフロップFF1?第6のフリップフロップFF6が設けられ、個々のフリップフロップに対応して、第1のセレクタSEL1?第6のセレクタSEL6が設けられている」ものであるから、本願発明1の「フロップトレイ」に相当する。また、引用発明の「第1のセレクタSEL1」は、本願発明1の「走査回路」に相当する。そうすると、引用発明の「6個の第1のフリップフロップFF1?第6のフリップフロップFF6が設けられ、個々のフリップフロップに対応して、第1のセレクタSEL1?第6のセレクタSEL6が設けられている半導体集積回路の第1のセレクタSEL1」は、本願発明1の「フロップトレイのための走査回路」に相当するといえる。
また、引用発明の「通常動作時」、「スキャンテスト時」、「第1の入力端子IN1に入力された入力信号」及び「スキャンテスト信号」は、それぞれ本願発明1の「通常モード」、「走査モード」、「入力データ信号」及び「走査信号」に相当する。
そして、引用発明は、「通常動作時においては、」「第1の入力端子IN1に入力された入力信号は、第1のセレクタSEL1を通して、第1のフリップフロップFF1に取り込まれ」、また「スキャンテスト時には、」「第1のセレクタSEL1は入力端子1を選択する」ものであって、「入力端子1にはスキャンテスト信号が入力される入力端子SCANINが接続され」ており、このことは、本願発明において「通常モードで入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成されされたトライステート回路」を備えることと、「通常モードでデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成され」ている点で共通し、また本願発明において「前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートとを備える」ことと、「前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成され」ている点で共通するといえる。

してみると、両者の一致点及び相違点は、以下のとおりである。

(一致点)
「フロップトレイのための走査回路であって、
通常モードでデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成され、
前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートとを備える、走査回路。」

(相違点)
相違点1:本願発明1においては、「入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力する」のに対し、引用発明においては入力信号の反転は行われていない点。

相違点2:本願発明1の走査回路は、「トライステート回路」と「パスゲート」を備えるのに対し、引用発明においては「第1のセレクタSEL1」の具体的な内部構成は不明である点。
なお、本願請求項1において、「トライステート回路」と「パスゲート」の両者は異なる表記がなされており、また発明の詳細な説明においても、
「【0024】
[0029]走査マルチプレクサ310では、図2に示された走査マルチプレクサ110a中の第2のトライステート回路220はパスゲート320によって置き換えられる。パスゲート320は、第2のトライステート回路220のための4つのトランジスタと比較して2つのトランジスタを備え、走査マルチプレクサ310中の2つのトランジスタの低減を生じる。」
と記載されていることを見ても、「トライステート回路」と「パスゲート」とが異なる構成を指すことは明らかといえる。

相違点3:本願発明1においては「前記トライステート回路は、第1のp形トランジスタと、第2のp形トランジスタと、第1のn形トランジスタと、第2のn形トランジスタとを備え、ここにおいて、前記第1のp形トランジスタのソースは電源に結合され、前記第2のp形トランジスタのソースは前記第1のp形トランジスタのドレインに結合され、前記第2のn形トランジスタのドレインは前記第2のp形トランジスタのドレインに結合され、前記第1のn形トランジスタのドレインは前記第2のn形トランジスタのソースに結合され、前記第1のn形トランジスタのソースは接地に結合され、前記走査モードで前記第1のp形トランジスタと前記第1のn形トランジスタは両方ともオフにされ、前記データ信号が遮断される」とされているのに対し、引用発明がそのような回路を備えるか否かは不明である点。


(2)相違点についての判断
本願発明1の内容に鑑み、上記相違点2,3を併せて検討する。
上記引用文献2の図7には、「2入力セレクタ部11」として、2つのトランスミッションゲート(パスゲート)を備えたものが開示されている。しかしながら、「トライステート回路」と「パスゲート」とを組み合わせた構成や、「第1のp形トランジスタと、第2のp形トランジスタと、第1のn形トランジスタと、第2のn形トランジスタとを備え、ここにおいて、前記第1のp形トランジスタのソースは電源に結合され、前記第2のp形トランジスタのソースは前記第1のp形トランジスタのドレインに結合され、前記第2のn形トランジスタのドレインは前記第2のp形トランジスタのドレインに結合され、前記第1のn形トランジスタのドレインは前記第2のn形トランジスタのソースに結合され、前記第1のn形トランジスタのソースは接地に結合され」る構成(以下、「4つのトランジスタからなる構成」という。)のトライステート回路を利用した構成については、記載も示唆もされていない。
また、「4つのトランジスタからなる構成」のトライステート回路自体、及びトライステート回路により構成されたセレクタが本願優先日前において周知技術であったとしても、トライステート回路とパスゲートとを組み合わせてセレクタを構成しようとする動機を見いだすことはできない。
したがって、上記相違点1について判断するまでもなく、本願発明1は、当業者であっても、引用文献1ないし2に基づいて容易に発明できたものとはいえない。

2.本願発明2-10について
本願発明2-10は、本願発明1を減縮したものであって、本願発明1の「トライステート回路」と「パスゲート」を備え、上記「4つのトランジスタからなる構成」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用文献1ないし2に基づいて容易に発明できたものとはいえない。

3.本願発明11-15について
本願発明11は、本願発明1に対応する方法の発明であり、本願発明1の「トライステート回路」と「パスゲート」を備える構成、及び上記「4つのトランジスタからなる構成」に対応する構成を備えるものであるから、本願発明1と同様の理由により、当業者であっても、引用文献1ないし2に基づいて容易に発明できたものとはいえない。また、本願発明12-15は、本願発明11を減縮したものであって、本願発明1の上記構成に対応する構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用文献1ないし2に基づいて容易に発明できたものとはいえない。


第6 原査定について
審判請求時の補正により、本願発明1-15は「トライステート回路」と「パスゲート」を備え、また上記「4つのトランジスタからなる構成」を備えるという事項、もしくはそれに対応する事項を有するものとなっており、当業者であっても、拒絶査定において引用された引用文献1-2に基づいて、容易に発明できたものとはいえない。したがって、原査定の理由を維持することはできない。


第7 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2018-03-19 
出願番号 特願2016-516796(P2016-516796)
審決分類 P 1 8・ 121- WY (G01R)
最終処分 成立  
前審関与審査官 山崎 仁之  
特許庁審判長 小林 紀史
特許庁審判官 中塚 直樹
▲うし▼田 真悟
発明の名称 フロップトレイエリアおよび電力最適化のための回路およびレイアウト技法  
代理人 中丸 慶洋  
代理人 井関 守三  
代理人 蔵田 昌俊  
代理人 福原 淑弘  
代理人 岡田 貴志  
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