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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1338758
審判番号 不服2017-6253  
総通号数 221 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-05-25 
種別 拒絶査定不服の審決 
審判請求日 2017-04-28 
確定日 2018-03-22 
事件の表示 特願2015-561427「選択的な自己参照読出し」拒絶査定不服審判事件〔平成26年10月 2日国際公開、WO2014/158657、平成28年 6月 2日国内公表、特表2016-516255〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年2月27日を国際出願日とする出願(パリ条約による優先権主張 外国庁受理 2013年3月14日,米国)であって,その手続の経緯は以下のとおりである。
平成27年 9月 8日 審査請求
平成28年 8月31日 拒絶理由通知
平成28年12月 5日 意見書・手続補正
平成29年 1月 4日 拒絶査定(以下,「原査定」という。)
平成29年 4月28日 審判請求

第2 原査定の概要
この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

●理由1(特許法第29条第2項)について
・請求項 1-2,4,6-8,10-25
・引用文献 1,3または1,4
出願人は意見書において、請求項1に係る発明は、請求項1に記載される自己参照読出しを行うのに対して、引用文献1に記載の発明は、self-reference readはその詳細が記載されていない点、で相違すると主張している。
しかし、平成28年8月31日付け拒絶理由通知で検討した通り、自己参照読出しは周知技術である。
例えば、引用文献3には、段落[0027]-[0035]、第7-8図等を参照すれば、選択されたセルを所定状態に書き込み、第二の読み出しを行い、第一の読み出しデータと第二の読み出しデータを比較することが記載されている。
また、例えば、引用文献4には、段落[0037]-[0046]、第4-5図等を参照すれば、選択されたマグネチックメモリセルに"0"書き込み動作を行い、第2読み出し動作を行い、第1読み出し動作でキャパシタC1に貯蔵される電圧と第2読み出し動作でキャパシタC2に貯蔵される電圧を比較することが記載されている。
よって、出願人の主張は採用できない。
よって、請求項1-2,4,6-8,10-25に係る発明は、引用文献1,3または1,4に記載された発明に基づいて、当業者であれば容易になし得たものであるから、特許法第29条2項の規定により、特許を受けることができない。
・請求項 3
・引用文献 1-3 または 1-2,4
引用文献2には、段落[0034]等を参照すれば、HDDモータが回転していないとき/HDDモータが回転しているときという基準(請求項11の「タイミング」、「電力事象」、「アイドルタイム」に相当)に基づいて、どこに記憶するか決定している発明が記載されている。
当業者であれば、どこに記憶するかを決定する基準を適宜選択するので、引用文献1に記載の発明に引用文献2に記載の発明を適用することは当業者が容易になし得たことである。
よって、請求項3に係る発明は、引用文献1-3または1-2,4に記載された発明に基づいて、当業者であれば容易になし得たものであるから、特許法第29条2項の規定により、特許を受けることができない。
・請求項 5
・引用文献 1,3または1,4
引用文献3に記載の発明は、比較回路30(請求項5の「検知増幅器」に相当)を有している。
また、引用文献4に記載の発明は、感知増幅器180(請求項5の「検知増幅器」に相当)を有している。
よって、請求項5に係る発明は、引用文献1,3または1,4に記載された発明に基づいて、当業者であれば容易になし得たものであるから、特許法第29条2項の規定により、特許を受けることができない。
・請求項 9
・引用文献 1,3または1,4
引用文献3に記載の発明は、再書き込み動作(請求項9の「再プログラム」に相当)を行っている。
また、引用文献4に記載の発明は、元のデータ「1」の書き込み(請求項9の「再プログラム」に相当)を行っている。
よって、請求項9に係る発明は、引用文献1,3または1,4に記載された発明に基づいて、当業者であれば容易になし得たものであるから、特許法第29条2項の規定により、特許を受けることができない。

<引用文献等一覧>
1.米国特許出願公開第2010/0067281号明細書
2.特開2007-299522号公報(周知技術を示す文献)
3.特開2004-134057号公報(周知技術を示す文献)(新たに引用された文献)
4.特開2007-242118号公報(周知技術を示す文献)(新たに引用された文献)

第3 本願発明
本願の請求項1に係る発明は,平成28年12月5日付け手続補正書によって補正された特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである(以下「本願発明」という。)。
「【請求項1】
メモリアレイからデータを読み出す方法であって、
前記メモリアレイのメモリセルからデータを読み出すこと、及び
前記メモリセルから読み出された前記データにおけるエラーがエラー修正コードを介しては修正不能であると判定したことに応じて、同じ前記メモリセルからの自己参照読出しを実行することであって、前記自己参照読出しは、前記メモリセルを基準状態にプログラムし、前記基準状態でプログラムされた前記メモリセルから値を読み出し、前記データと前記値とを比較することを含む、前記自己参照読出しを実行すること
を備える方法。」

第4 引用文献、引用発明等
1 引用文献1について
(1)引用文献1
原査定の拒絶の理由に引用された米国特許出願公開第2010/0067281号明細書(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(訳文は、当審が作成した。また、下線は、当審で付加した。以下同じ。)
ア 「【0004】A new write mechanism, which is based upon spin polarization current induced magnetization switching, has been introduced to the RRAM design. This new RRAM design, called Spin-Transfer Torque RAM (STRAM), uses a (bidirectional) current through the MTJ to realize the resistance switching. Therefore, the switching mechanism of STRAM is constrained locally and STRAM is believed to have a better scaling property than the conventional RRAM. While RRAM appears to be a promising nonvolatile memory, there are a number of challenges with RRAM. One illustrative challenge is that the distribution of the write pulse and of the cell resistance for an RRAM memory array appears to be wide, which results in difficulty in writing and reading the RRAM memory array.
【0005】The present disclosure relates to a variable write and read methods for resistive random access memory (RRAM). In particular, the methods described herein enhance the writability and readability of RRAM and in particular spin torque memory that is based on write current dependence on the write pulse width (i.e., duration). The methods described herein provide memory cell writing and reading within the transistor driving current capability without overly sacrificing write or read speed.」

(訳:【0004】スピン分極電流によって誘導された磁化の切換に基づく新しい書込機構がRRAM設計に導入されている。この新たなRRAM設計、スピン転移トルクRAM(STRAM)と呼ばれ、MTJを流れる(双方向の)電流を用いて抵抗の切換を実現している。すなわち、STRAMの切換機構は局所的に制約されて、STRAMは従来のRRAMよりも優れたスケーリング特性を有すると考えられる。RRAMが有望な不揮発性メモリであるように見えるが、RRAMに多くの問題がある。1つの例示的な課題は、書き込みパルス、RRAMメモリアレイのセル抵抗の分布が広くしているように見えることであり、書き込みとRRAMメモリアレイを読み出すことが困難となる。
【0005】本開示は、抵抗ランダムアクセスメモリ(RRAM)用の変数の書き込み及び読み出し方法に関する。具体的には、本明細書に記載した方法は、RRAMの書き込み、読み出し特性、スピントルクメモリの書き込みパルス幅(すなわち、持続時間)に対する書き込み、読み出し特性を向上させる。本書に記載する方法は、書き込み又は読み出し速度を過度に犠牲にせず、トランジスタの駆動電流能力内でのメモリセルの書き込み及び読み出し方法を提供する。)

イ 「【0042】Similar to the variable write operation described above, a variable read operation is also disclosed. The variable read operation ensures that substantially all of the STRAM cells can be read successfully. After every read operation, the content read from the STRAM cell is checked by ECC to make sure that it has been read successfully. This check can be preformed in the same cycle. For the memory cells that cannot be read successfully, the system will read it again with a longer read pulse or the same read pulse. If the STRAM cell needs to re-read, a “hold” signal is generated to tell the system to hold the data until another “go” signal is sent. The “hold” and “go” signal can be the latched different state of data check signal. Input buffers within the STRAM cell can be used to hold the data between STRAM sending “hold” signal and STRAM being released from the variable reading operation.
【0043】In many embodiments, each successive read pulse has a longer or greater read pulse duration or width. In some of these embodiments, each successive read pulse has a linearly increasing read pulse width or duration. In other embodiments, each successive read pulse is a first or second order function of the count. In some embodiments, each successive read pulse has a read pulse duration or width that is determined by a look-up table. The look-up table provides a predetermined read pulse duration based on the count value of the counter. In one embodiment, the read pulses have substantially the same pulse width or duration. In other embodiments, only selected read pulses have substantially the same pulse width or duration. In other embodiments, none of the read pulses have substantially the same pulse width or duration.
【0044】FIG. 9 is a schematic diagram of a variable read operation and FIG. 10 is a timing diagram of a variable read operation. The read operation is initiated in the Address Register and provides a read signal or read pulse to a particular STRAM cell in the Memory Array. An ECC Check operation determines is the STRAM cell had a successful read, if not the STRAM cell is Re-read with another read pulse that can be the same duration or a longer duration read pulse, as described above. The operation continues until a successful read occurs or until a predetermined number of reads are counted and an error code or flag is issued.
【0045】The timing diagram of FIG. 10 includes a clock module CLK, a read module RE, a bit line charge module BL_CHARGE, a sense module Sense, and a check module Check. As illustrated a first read RE pulse is initiated and then a Sense operation determines if the STRAM cell has been read, if not, the Check operation holds (provides a “hold” signal) the read operation initiates subsequent longer read RE pulses until a “go” signal is indicated. Then the Sense operation determines if the STRAM cell has been successfully read. In this example, the second longer read RE operation successfully reads the STRAM cell. Thus, the Check operation ends the read operation. As indicated the entire variable read operation includes a typical single shot read operation labeled “Normal Read” plus the additional hold the read operation labeled “Self-Reference Read”. In many embodiments, input buffers within the STRAM array hold the data between the STRAM sending the “hold” signal and the STRAM being released from the reading operation.」

(訳:【0042】上述した可変の書込み動作と同様に、読み出し動作も開示されている。可変読み出し動作は、実質的に全てのSTRAMセルが成功裏に読み取ることが可能となる。すべての読み出し動作後、STRAMセルから読み出されたコンテンツは、ECCがチェックされ、それによって無事に読み取られたことを確実にする。このチェックは、同一サイクルで行うことができる。満足がいくように読み出すことができないメモリセルのために、システムは、より長いリードパルスや同じ読み出しパルスを用いて再度読み取ることになる。STRAMセルは、再読み取りする必要がある場合、「go」信号が送信されるまで、システムがデータを保持するために「hold」信号が生成される。「hold」及び「go」信号は、データチェック信号としてラッチされた異なる状態である。STRAMセル内の入力バッファは、可変読み出し動作が解除されるまでの間、「hold」信号を保持するために使用することができる。
【0043】多くの実施形態では、それぞれの連続する読み出しパルスが長い読み出しパルス持続時間または幅を有している。これら実施形態の一部では、それぞれの連続する読み出しパルスは、線形的に増加する読み出しパルス幅又は持続時間を有する。他の実施形態では、それぞれの連続する読み出しパルスは、カウントの1次または2次関数である。いくつかの実施形態では、それぞれの連続する読み出しパルスは、ルックアップテーブルによって決定される読み出しパルス持続時間または幅を有している。ルックアップ・テーブルは、カウンタのカウント値に基づいて、所定の読み出しパルス継続時間を提供する。一実施形態では、読み出しパルスは、実質的に同じパルス幅である。他の実施形態では、選択された読み出しパルスのみが実質的に同じパルス幅である。他の実施形態では、読み出しパルスのいずれもが実質的に同じパルス幅を有していない。
【0044】図9は、可変リード動作の模式図であり、図10は、前記可変読み出し動作のタイミング図である。読み出し動作はアドレスレジスタによって開始され、メモリアレイ内の特定のSTRAMセルに対して読み出し信号や読み出しパルスを提供する。ECCチェック動作は、STRAMセルが成功した読み出しであるかを判断する。もしも、成功した読み出しでなければSTRAMセルは、前述した同じ持続時間または長周期読み出しパルスの別の読み出しパルスを用いて再読み込みを行う。成功した読み出しが生じるまで、あるいは所定数の読み出しを計数し、エラーコードまたはフラグが発行されるまで動作を継続する。
【0045】図10のタイミング図は、クロックモジュールCLK、読取モジュールRE、ビット線充電モジュールBL_CHARGE、センスモジュール、及び検査モジュールチェックを示す。センス動作は、第1読み出しREパルスで開始され、STRAMセルが読み出されたか否かを判定する。読み出しが成功しない場合には、「go」信号が示されるまでリード動作を保持する(「hold」信号を提供する)。チェック動作は、後のより長いリードREパルスによって開始される。そしてセンス動作は、STRAMセル読み出しに成功したか否かを判定する。この例では、第2のより長いリードRE動作は、STRAMセルを読み取ることに成功した。したがって、チェック動作はリード動作を終了させる。以下示したように、全リード動作は「通常読み出し」とラベル付けされた典型的な典型的な単一ショット読み出し動作と、「自己参照読み出し」とラベル付けされたホールド動作が付加されたリード動作とを含む。多くの実施形態において、STRAMアレイ内の入力バッファは、STRAMが送る「hold」信号を保持し、STRAM読み出し動作が終了するとデータを解放する。)

ウ 図9には、以下の事項が記載されている。
メモリアレイからデータを読み出す際、メモリアレイのメモリセルからデータを読み出し、読み出したデータについてECCチェックを受け、正しい信号であれば直接出力され、そうでない場合には、再読み込みをする可変リード動作の概略図。

エ 図10には、以下の事項が記載されている。
通常の読み出し後に、自己参照読み出しを備えた可変リード動作のタイミングチャート。

(2)引用発明1
前記(1)アないしエの記載から、引用文献1には次の発明(以下,「引用発明1」という。)が記載されているものと認められる。

「STRAMのメモリアレイからデータを読み出す際、メモリアレイのメモリセルからデータを読み出し、読み出したデータについてECCチェックを受け、正しい信号であれば直接出力され、そうでない場合には再読み出しとして自己参照読出しを行う、メモリアレイからデータを読み出す方法。」

2 引用文献2について
(1)引用文献2
原査定の拒絶の理由に引用された特開2007-299522号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。

ア 「【技術分野】
【0001】
本発明は一般に、高速同期メモリシステムに関し、より詳細には、どんなメモリデバイスからの読出しデータも同時にメモリコントローラに到着するようにメモリデバイスの読出し待ち時間を制御することに関する。」

イ 「【0010】
図3は、図2に示したメモリモジュールのうちの1つである101のより詳細な図である。例示的な実施形態では、メモリデバイス101?104はアドバンスDRAM技術(ADT)デバイスである。ただし、本発明の原理は、任意のタイプの同期メモリデバイスに組み込むことができる。ADTメモリデバイス101は、制御回路2000(アドレスデコーダを含む)を備え、制御回路2000は、読出しクロック信号線402a、書込みクロック信号線403、フラグ信号線404、複数のコマンド信号線406、および複数のアドレス信号線407に結合されている。制御回路2000は、従来からある追加の信号線にも結合することができるが、図を簡単にするためにこれらは示していない。ADTメモリデバイス101はまた、書込みデータパス2002および読出しデータパス2004も備え、これらは両方とも、データ信号線401aおよび複数のメモリアレイ2001(I/Oゲーティング回路2006を介して)に結合されている。読出しデータパス2004は、読出しクロック信号線402aにも結合され、シリアライザ2005を備える。シリアライザ2005は、複数のメモリアレイ2001から読み出された並列データを直列データに変換し、この直列データは、読出しクロック信号RCLKと同期してデータ信号線401a上に出力される。同様に、書込みデータパス2002は、書込みクロック信号線403にも結合され、パラレライザ2003を備える。パラレライザ2003は、データ信号線401aからの直列書込みデータを並列データに変換する。
【0011】
メモリデバイス101は、前に受け入れた読出しコマンドに関連するデータの出力を開始する時を決定するための合図として、フラグ信号FL1を使用する。したがって、メモリデバイスの読出し待ち時間は、フラグ信号線404上のフラグ信号FL1のタイミングによって決定される。より具体的には、メモリデバイス101の制御回路2000は、読出しデータパス2003に対し、フラグFL1がフラグ信号線404上でアサートされてから所定数の読出しクロックサイクル後に、前に受け入れた読出しコマンドに関連するデータの出力を開始させる。」

ウ 図3には以下の事項が記載されている。

フラグ信号を使用して、メモリデバイスの読み出し待ち時間を決定することが可能なアドバンスDRAM技術(ADT)デバイス。

(2)引用発明2
したがって,引用文献2には次の発明(以下,「引用発明2」という。)が記載されているものと認められる。

「同時にメモリコントローラに到着するようにメモリデバイスの読出し待ち時間を制御するためにフラグ信号を使用して、メモリデバイスの読み出し待ち時間を決定することが可能なアドバンスDRAM技術(ADT)デバイス。」

3 引用文献3について
(1)引用文献3
原査定の拒絶の理由に引用された特開2004-134057号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
ア 「【0001】
本発明はマグネチックランダムアクセスメモリ(Magnetic Random Access Memory)に関するものであり、さらに具体的には、マグネチックランダムアクセスメモリセルに書き込まれたデータをセンシングするための回路及び方法に関するものである。」

イ 「【発明が解決しようとする課題】
【0008】
本発明の目的は、基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができるマグネチックランダムアクセスメモリのセンシング回路及び方法を提供することにある。」

ウ 「【0037】
上述のように構成されるMRAM100の動作を添付の図面を参照して詳細に説明する。先に、図4は図3に示した感知増幅器180の感知動作の制御手順を示すフローチャートであり、図5は図3に示した感知増幅器180の感知動作による制御信号のタイミング図である。
【0038】
段階、S100において、電流源181は、第1電流制御信号PCURR1の活性化に応答して行アドレス信号X0?Xnと列アドレス信号Y0?Ynとに従って選択されたマグネチックメモリセルMCに電流0.9iを供給する。先の説明のように、NMOSトランジスタ203?205及び206が全部ターンオンされた時に、PMOSトランジスタ202のドレインを通じてビットラインBLに供給される電流はiであり、NMOSトランジスタ206はターンオフされ、NMOSトランジスタ203?205だけターンオンされた時はPMOSトランジスタ202のドレインを通じてビットラインBLに供給される電流は、0.9iである。それと同時に、第1スイッチング信号ISO1が活性化されてスイッチングトランジスタ183がターンオンされる。したがって、PMOSトランジスタ202のドレインを通じてビットラインBLに供給される電流は0.9iとメモリセルMCのMTJの抵抗値に対応するビットラインBL電圧がキャパシタC1に貯蔵される。
【0039】
段階S110において、前記選択されたマグネチックメモリセルMCにデータ“0”を書き込む。マグネチックメモリセルMCにデータ“0”を書き込む方法は、磁性層の磁化方向が同一な“並列”状態になるように、デジットラインに電流を供給することとして可能である。
【0040】
段階S120において、電流源181は、第1電流制御信号PCURR1と第2電流制御信号PCURR2の活性化に応答して、行アドレス信号X0?Xnと列アドレス信号Y0?Ynに従って選択されたマグネチックメモリセルMCに電流iを供給する。先の説明のように、NMOSトランジスタ203?206が全部ターンオンされた時に、PMOSトランジスタ202のドレインを通じてビットラインBLに供給される電流はiである。それと同時に、第2スイッチング信号ISO2が活性化されてスイッチングトランジスタ184がターンオンされる。したがって、PMOSトランジスタ202のドレインを通じてビットラインBLに供給される電流はiとメモリセルMCのMTJの抵抗値に対応するビットラインBL電圧がキャパシタC2に貯蔵される。
【0041】
段階S130において、差動増幅器185はキャパシタC1に貯蔵された電圧とキャパシタC2に貯蔵された電圧との差に対応するデータ信号SA_OUTを出力する。
【0042】
図6及び図7は選択されたマグネチックメモリセルに貯蔵されたデータに従ってキャパシタC1、C2に貯蔵される電圧を示す図面である。
【0043】
先に、図6は選択されたマグネチックメモリセルMCに貯蔵されたデータが“0”である時に、キャパシタC1、C2に貯蔵される電圧を示す図面である。選択されたマグネチックメモリセルMCに貯蔵されたデータが“0”である時に、選択されたマグネチックメモリセルMCの抵抗をRPといえば、第1読み出し動作(段階S100)でキャパシタC1に貯蔵される電圧V1は0.9i*RPであり、第2読み出し動作(段階S120)でキャパシタC2に貯蔵される電圧V2はi*RPである。したがって、V1 【0044】
続けて、図7は選択されたマグネチックメモリセルMCに貯蔵されたデータが“1”である時に、キャパシタC1、C2に貯蔵される電圧を示す図面である。選択されたマグネチックメモリセルMCに貯蔵されたデータが“1”である時に、選択されたマグネチックメモリセルMCの抵抗をRAといえば、第1読み出し動作(段階S100)でキャパシタC1に貯蔵される電圧V1は0.9i*RAである。書き込み段階S110でメモリセルMCにデータ“0”が貯蔵された時に選択されたマグネチックメモリセルMCの抵抗をRPといえば、第2読み出し動作(段階S120)でキャパシタC2に貯蔵される電圧V2はi*RP(但し、RA〉RP)である。先に、マグネチックメモリセルの磁気抵抗は磁性層内の磁化方向が同一、または反対に従って、各々最小値と最大値を有すると言及した。すなわち、磁化方向が同一であれば(並列状態)、抵抗値RPは最小値を有し、磁化方向が反対であれば(非並列状態)、抵抗値RAは最大値を有する。したがって、V1>V2である。
【0045】
このような方法によると、キャパシタC1、C2に貯蔵された電圧V1、V2の差からマグネチックメモリセルMCに貯蔵されたデータを判別することができる。すなわち、マグネチックメモリセルMCに貯蔵されたデータが論理‘1’である時に、キャパシタC1に貯蔵された電V1がキャパシタC2に貯蔵された電圧V2より高くて、感知増幅器180はハイレベル(すなわち、論理‘1’)のデータ信号SA_OUTを出力する。一方、マグネチックメモリセルMCに貯蔵されたデータが論理‘0’である時に、キャパシタC2に貯蔵された電圧V2がキャパシタC1に貯蔵された電圧V1より高くて、感知増幅器180はローレベル(すなわち、論理‘0’)のデータ信号SA_OUTを出力する。上述のような本明によると、基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができる。」

エ 図4には、以下の事項が記載されている。
ステップS100として、マグネチックメモリセルMCに電流0.9iを供給し、メモリセルMCのMTJの抵抗値に対応するビットラインBL電圧がキャパシタC1に貯蔵される工程と、ステップS110として、前記選択されたマグネチックメモリセルMCにデータ“0”を書き込む工程と、ステップS120として、データ“0”が書き込まれたマグネチックメモリセルMCに電流iを供給し、メモリセルMCのMTJの抵抗値に対応するビットラインBL電圧がキャパシタC2に貯蔵される工程と、ステップS130として、キャパシタC1に貯蔵された電圧とキャパシタC2に貯蔵された電圧との差に対応するデータ信号SA_OUTを出力する工程を含むMRAMの参照読み出し方法。

(2)引用発明3
ア 選択されたマグネチックメモリセルMCにデータ“0”を書き込む工程は、「メモリセルを“0”という基準状態にプログラム」する工程であると認められる。
イ マグネチックメモリセルMCに電流iを供給し、データ“0”が書き込まれたメモリセルMCのMTJの抵抗値に対応するビットラインBL電圧がキャパシタC2に貯蔵される工程は、前記アを考慮すると「基準状態でプログラムされたメモリセルから値を読み出」す工程であると認められる。
ウ メモリセルMCのMTJの抵抗値に対応するビットラインBL電圧がキャパシタC1に貯蔵される工程は、メモリセルMCに当初蓄えられていた「データ」であるから、キャパシタC1に貯蔵された電圧とキャパシタC2に貯蔵された電圧との差に対応するデータ信号SA_OUTを出力する工程は、前記ア、イを考慮すると「データと値とを比較する」工程であると認められる。
エ そうすると,前記ア?ウの読み出し方法は、読み出しする際、自分自身のセルから読み出したデータを参照値とする読み出し方法であるから、いわゆる、自己参照読み出し方法であると認められる。

前記(1)アないしエの記載から,前記アないしエを考慮すると、引用文献3には次の発明(以下,「引用発明3」という。)が記載されているものと認められる。

「MRAMにおいて、データが蓄えられたメモリセルのデータを読み出し、その後メモリセルを基準状態にプログラムし、基準状態でプログラムされたメモリセルから値を読み出し、前記データと値とを比較する自己参照読み出し方法。」

4 引用文献4について
(1)引用文献4
原査定の拒絶の理由に引用された特開2007-242118号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。

ア 「【技術分野】
【0001】
本発明は磁気メモリの読み出し回路に関する。」

イ 「【発明が解決しようとする課題】
【0011】
しかしながら、磁気抵抗効果素子の特性は、素子毎に若干異なるため、一定の基準値との比較を用いたのでは、素子特性が大きく異なる場合に正確な読み出しができない場合がある。本発明は、このような課題に鑑みてなされたものであり、情報の正確な読み出しが可能な磁気メモリの読み出し回路を提供することを目的とする。

ウ 「【0039】
図2は、上述の読み出し回路の動作を説明するためのフローチャートである。
【0040】
まず、第1期間において、磁気抵抗効果素子MRに予め記憶された値を第1出力値(V1)としてキャパシタC1が記憶する(S1)。次に、データ書き込み手段によって、意図的に磁気抵抗効果素子MRに第1データ(=0)を書き込んで(S2)、再び、この値を第2出力値(V2)としてキャパシタC2に記憶する(S3)。次に、第1及び第2出力値(V1とV2)の不一致を判定し(S4)、判定結果が「No」である場合、すなわち、予め記憶された値が、書き込みデータ(第1データ=「0」)と一致する場合には、記憶された第1及び第2出力値は等しいわけであるから、一致判定回路5の判定結果は第1データ「0」となる。すなわち、記憶されていたデータは「0」であったことになる(S5)。
【0041】
一方、V1とV2の不一致を判定し(S4)、判定結果が「Yes」である場合、すなわち、予め記憶された値が、書き込みデータ(第1データ=「0」)と一致しない場合には、記憶された第1及び第2出力値(V1,V2)は一致しないわけであるから、一致判定回路5の判定結果は第2データ「1」となる。すなわち、記憶されていたデータは「0」とは異なるデータ、すなわち「1」であったことになる(S6)。ここでは、データ書き込み手段が「0」を書き込んでしまったので、データ書き込み手段は、元のデータ「1」を、データ読み出し元の磁気抵抗効果素子MR書き込む(S7)。
【0042】
上述の手法によれば、磁気抵抗効果素子の特性が素子毎に若干異ったとしても、自己の記憶データを基準として判定を行っているので、素子毎のデータ読み出しが正確となる。
【0043】
このようなデータの書き込みは、スピン注入磁化反転によって行うことができる。」

エ 図2には、以下の事項が記載されている。
磁気抵抗効果素子MRに予め記憶された値を第1出力値(V1)としてキャパシタC1が記憶する(S1)工程と、データ書き込み手段によって、意図的に磁気抵抗効果素子MRに第1データ(=0)を書き込む(S2)工程と、再び、この値を第2出力値(V2)としてキャパシタC2に記憶する(S3)工程と、第1及び第2出力値(V1とV2)の不一致を判定(S4)する工程を含む自己の記憶データを基準とした自己参照読み出し方法。

(2)引用発明4
ア 「磁気メモリ」はMRAMと同義である。
イ データ書き込み手段によって、意図的に磁気抵抗効果素子MRに第1データ(=0)を書き込む(S2)工程は、第1データ(=0)を基準状態として、「メモリセルを基準状態にプログラム」することであると認められる。
ウ 第1データ(=0)を書き込んだ後、この値を第2出力値(V2)としてキャパシタC2に記憶する(S3)工程は、「基準状態でプログラムされたメモリセルから値を読み出」すことであると認められる。
エ 第1及び第2出力値(V1とV2)の不一致を判定(S4)する工程は、メモリセルに蓄えられていた「データ」と書き込まれた第1データを読み出した「値」、すなわち「データと値を比較すること」であると認められる。
オ 前記イ?エの読み出し方法は、自分自身のセルから読み出したデータを参照値とする読み出し方法であるから、いわゆる自己参照読み出し方法であると認められる。

前記(1)アないしエの記載から、前記アないしオを考慮すると、引用文献4には次の発明(以下,「引用発明4」という。)が記載されているものと認められる。

「MRAMにおいて、データが蓄えられたメモリセルのデータを読み出し、その後メモリセルを基準状態にプログラムし、基準状態でプログラムされたメモリセルから値を読み出し、前記データと値とを比較する自己参照読み出し方法」

第5 対比・判断
1 本願発明について
(1)本願発明と引用発明1との対比
ア 引用発明1の「ECCチェック」は、Error Correction Codeの略語であり、エラー修正コードを介したエラー修正技術を意味するから、引用発明1の「メモリアレイのメモリセルからデータを読み出し、読み出したデータについてECCチェックを受け、正しい信号であれば直接出力され、そうでない場合には、再読み出しとして自己参照読出しを行うことは、本願発明の「メモリアレイのメモリセルからデータを読み出すこと、及び前記メモリセルから読み出された前記データにおけるエラーがエラー修正コードを介しては修正不能であると判定したことに応じて、同じ前記メモリセルからの自己参照読出しを実行すること」に相当する。

前記アを考慮すると、本願発明と引用発明1とは以下のイの点で一致し、下記のウの点で相違する。

イ 一致点
メモリアレイからデータを読み出す方法であって、
前記メモリアレイのメモリセルからデータを読み出すこと、及び
前記メモリセルから読み出された前記データにおけるエラーがエラー修正コードを介しては修正不能であると判定したことに応じて、同じ前記メモリセルからの自己参照読出しを実行するメモリアレイからデータを読み出す方法。

ウ 相違点
本願発明では、自己参照読出しは、前記メモリセルを基準状態にプログラムし、前記基準状態でプログラムされた前記メモリセルから値を読み出し、前記データと前記値とを比較することを含むのに対して、引用発明1では、再読み出しとして行うものである点。

(2)相違点についての判断
以下、前記相違点について検討する。
引用発明3、4には、各々引用発明3及び引用発明4として「MRAMにおける自己参照読み出しの周知技術として、データが蓄えられたメモリセルのデータを読み出し、その後メモリセルを基準状態にプログラムし、基準状態でプログラムされたメモリセルから値を読み出し、前記データと値とを比較する自己参照読み出し方法」が開示されているように。当該「自己参照読み出し方法」は、原査定で指摘したとおり周知技術である。
したがって、引用発明1に開示されたMRAMの一種であるSTRAMのメモリアレイからデータを読み出す方法における自己参照読み出し方法として、読み出し精度の向上等に配慮して、周知技術である引用発明3または引用発明4に記載の周知技術を採用する事は、当業者が容易に想到し得た事項である。

(3)まとめ

本願発明は、引用文献1,3,4に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第6 むすび
したがって、本願の請求項1に係る発明は、特許法第29条第2項の規定により、特許を受けることができないから、その余の請求項について検討するまでもなく、本願は拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2017-10-17 
結審通知日 2017-10-24 
審決日 2017-11-08 
出願番号 特願2015-561427(P2015-561427)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 塚田 肇  
特許庁審判長 鈴木 匡明
特許庁審判官 加藤 浩一
大嶋 洋一
発明の名称 選択的な自己参照読出し  
代理人 大菅 義之  
代理人 野村 泰久  
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