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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 特39条先願 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1338763
審判番号 不服2017-8236  
総通号数 221 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-05-25 
種別 拒絶査定不服の審決 
審判請求日 2017-06-07 
確定日 2018-04-10 
事件の表示 特願2015- 20205「炭化珪素半導体装置」拒絶査定不服審判事件〔平成27年 6月11日出願公開、特開2015-109474、請求項の数(14)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成23年10月24日(優先権主張 平成22年11月25日)に出願した特願2011-232666号の一部を平成27年2月4日に新たな特許出願としたものであって,その手続の経緯は以下のとおりである。
平成27年 2月 4日 審査請求及び上申書の提出
平成28年 4月26日 拒絶理由通知(起案日)
平成28年 9月 8日 意見書及び手続補正書の提出
平成29年 2月27日 拒絶査定(起案日)
平成29年 6月 7日 審判請求及び手続補正書の提出
平成29年10月27日 上申書の提出
平成29年12月25日 当審拒絶理由通知(起案日)
平成30年 3月 2日 意見書及び手続補正書の提出


第2 原査定の概要
原査定(平成29年2月27日付け拒絶査定)の概要は次のとおりである。
「この出願については,平成28年 4月26日付け拒絶理由通知書に記載した理由1?2によって,拒絶をすべきものです。
なお,意見書及び手続補正書の内容を検討しましたが,拒絶理由を覆すに足りる根拠が見いだせません。

備考

●理由1?2(特許法第29条第1項第3号及び同法同条第2項)について

・請求項1?7,9
・引用文献等1
平成28年9月8日に提出された手続補正書による補正によって,請求項1?2に係る発明の「バリアメタル層」は「少なくともTiを含む」ものに限定されたが,補正事項は引用文献1に記載されている事項であり,結局,請求項1?7,9に係る発明と,引用文献1に記載された発明との間に,新たな相違点は生じていない。
出願人は意見書において,「引用文献1・・・には,ILD上にTi/Al層が形成され,Ti/Al層は最下層が50nmのTi層となっていることが開示されていると認められます。しかしながら,引用文献1においては,Ti/Al層の最下層がTi層となっているとしても,Ti層がILDの上面から側面にかけて形成されていることについては開示されていません。」と主張している。
しかしながら,引用文献1の図1(b)の断面図には,ILDの上面から側面にかけてTi/Alが形成された「E」の部分の構造が記載され,ここで,引用文献1の図1(c)及び図1(d)の断面図から図1(b)に記載されたILDの上面から側面にかけて形成されたTi/Alはソース電極を形成するものと認められるところ,該ソース電極を形成すると認められるTi/Alの「E」の部分においては,図3(a)の走査電子顕微鏡写真に示されているように,ILDの側面は実際には傾斜面となっているから,ILDの上面からILDの傾斜面となっている側面上にかけてTiとAlが積層されて,連続的に存在している。
よって,出願人の主張は採用できない。
したがって,意見書及び手続補正書の内容を検討しても,拒絶理由を覆すに足りる根拠が見いだせず,上記拒絶理由通知書に記載したとおり,請求項1?7,9に係る発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
また,請求項1?7,9に係る発明は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。


●理由2(特許法第29条第2項)について

・請求項1?14
・引用文献等1?5
上記拒絶理由通知書に記載したように,半導体デバイスでは,配線金属としてアルミ配線が用いられるが,その際,Alのスパイク現象等を防止するために下地としてバリア層が必要であること,及び,バリア層としてTi層,TiN層,TiSi層,及びこれらの積層構造が利用されることは,例えば,引用文献2(特に段落0003?0004),引用文献3(特に段落0030参照),引用文献4(特に3ページ左上欄14?19行参照),引用文献5(特に段落0059,0099参照)に記載されているように周知技術である。
そして,引用文献1に記載された発明は,SiC上にアルミ配線である「Ti/Al」を形成するものであるから,上記周知技術を考慮して,引用文献1記載発明において,Alのスパイク現象等を防止するために下地として,Ti層,TiN層,TiSi層,及びこれらの積層構造からなるバリア層を形成することは,容易に想到し得たものである。そして,当該バリア層の厚さは,Alのスパイク現象等を防止するために適宜設定し得た事項にすぎない。
よって,請求項1?14に係る発明は,引用文献1に記載された発明及び例えば引用文献2?5に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。


<引用文献等一覧>
1.TANIMOTO Satoshi, OOHASHI Hiromichi, and ARAI Kazuo,“Mechanism of Interlayer Dielectric Penetration Caused by Al Interconnection and Preventive Measures”,ECS Transactions,2007年,Vol. 6, No. 2,p. 213-219
2.特開2001-237159号公報(周知技術を示す文献)
3.特開平06-244287号公報(周知技術を示す文献)
4.特開平03-003270号公報(周知技術を示す文献)
5.特開2000-216249号公報(周知技術を示す文献)」


第3 当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。
「1.この出願の下記の請求項に係る発明は,同日出願された下記の出願に係る発明と同一と認められ,かつ,下記の出願に係る発明は特許されており協議を行うことができないから,特許法第39条第2項の規定により特許を受けることができない。



特願2011-232666号(特許第5694119号公報)

上記出願は,特許(特許第5694119号)された後,特許異議の申し立て(異議2015-700038)を受け,平成29年3月19日付けの訂正請求書の提出を経て,平成29年6月27日付けで「特許第5694119号の明細書,特許請求の範囲を訂正請求書に添付された訂正明細書,特許請求の範囲のとおり,訂正後の請求項〔1-11〕について訂正することを認める。 特許第5694119号の請求項1ないし11に係る特許を維持する。」とする特許異議の決定がなされ,当該特許異議の決定は平成29年7月6日に確定している。
そして,前記平成29年3月19日付けの訂正請求による訂正後の請求項1,2,及び,5ないし10は,それぞれ,以下のとおりである。
「【請求項1】
炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと,
前記ゲート電極上を覆う層間絶縁膜と,
前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と,
前記ゲート電極に接続するゲートパッドと,
前記ソース電極と前記層間絶縁膜との間,並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し,少なくともTiを含むバリアメタル層と
を備え,
周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である
炭化珪素半導体装置。」
「【請求項2】
前記バリアメタル層は,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される
請求項1記載の炭化珪素半導体装置。」
「【請求項5】
前記バリアメタル層は,厚さ40nm以上のTi層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。」
「【請求項6】
前記バリアメタル層は,厚さ90nm以上のTiN層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。」
「【請求項7】
前記バリアメタル層は,厚さ130nm以上のTiSi層である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。」
「【請求項8】
前記バリアメタル層は,TiSi層およびTi層から成る二層構造である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。」
「【請求項9】
前記バリアメタル層は,TiN層およびTi層から成る二層構造である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置。」
「【請求項10】
前記バリアメタル層は,TiSi層,TiN層,TiSi層とTi層との二層構造,およびTiN層とTi層との二層構造のいずれかである請求項4記載の炭化珪素半導体装置。」

・請求項:2
・備考
審判請求人は平成29年10月27日付けの上申書で,「本審判請求時に行った補正後の請求項2に係る発明は,実質的に,異議2015-700038で維持決定された訂正後の請求項1の特徴を含んでおり,なお且つ,バリアメタル層が「・・・前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在」するという更なる限定を含むものです。」と主張している。
上記主張のように,本願の請求項2に係る発明は,前記出願の前記訂正後の請求項2に係る発明と同一であると認められる。

・請求項:9
・備考
本願の請求項9に係る発明は,前記出願の前記訂正後の請求項2を引用する前記訂正後の請求項5に係る発明と同一であると認められる。

・請求項:10
・備考
本願の請求項10に係る発明は,前記出願の前記訂正後の請求項2を引用する前記訂正後の請求項6に係る発明と同一であると認められる。

・請求項:11
・備考
本願の請求項11に係る発明は,前記出願の前記訂正後の請求項2を引用する前記訂正後の請求項7に係る発明と同一であると認められる。

・請求項:12
・備考
本願の請求項12に係る発明は,前記出願の前記訂正後の請求項2を引用する前記訂正後の請求項8に係る発明と同一であると認められる。

・請求項:13
・備考
本願の請求項13に係る発明は,前記出願の前記訂正後の請求項2を引用する前記訂正後の請求項9に係る発明と同一であると認められる。

・請求項:14
・備考
本願の請求項14に係る発明は,前記出願の前記訂正後の請求項2を引用する前記訂正後の請求項10に係る発明と同一であると認められる。


2.この出願の下記の請求項に係る発明は,その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。




引 用 文 献 等 一 覧
1.Satoshi Tanimoto,Hiromichi Oohashi,and Kazuo Arai,“Mechanism of Interlayer Dielectric Penetration Caused by Al Interconnection and Preventive Measures”,ECS Transactions,2007年,Vol.6,No.2,p.213-219
2.特開平07-326744号公報

・請求項 :2
・引用文献等:1,2
・備考
文献1のFig.3(a)には,ポリシリコンゲートを覆う層間絶縁膜ILDの側面は斜面であることが示されており,同図において,“Ti Bottom Layer”は,アルミニウム層と層間絶縁膜ILDとの間の,前記層間絶縁膜ILDの上面から前記斜面にかけて延在していることは明らかである。
したがって,文献1の“Actual ILD Penetration on 4H-SiC DMOS”の章及びFig.1(a)?(d)とFig.3(a)には,
「4H-SiCからなる半導体層と,
ゲート酸化膜と,
前記ゲート酸化膜上に形成されたポリシリコンゲートと,
前記半導体層の上部に形成されたp-base領域及び当該p-base領域の上部に形成されたn^(+)領域と,
前記ポリシリコンゲートを覆い,その側面が斜面となっている層間絶縁膜ILDと,
前記n^(+)領域にニッケルシリサイド層を介して接続されるとともに前記層間絶縁膜ILDの上方に形成され,厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層からなるソース電極と,
前記ポリシリコンゲートにニッケルシリサイド層を介して接続され,厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層からなるゲート電極とを備え,
前記Ti Bottom Layerは,アルミニウム層と層間絶縁膜ILDとの間,並びに,ゲート電極とポリシリコンゲートとの間に介在しており,アルミニウム層と層間絶縁膜ILDとの間において前記層間絶縁膜ILDの上面から前記斜面にかけて延在していることを特徴とする垂直構造のパワーMOSFET。」
の発明(以下「引用発明」という。)が記載されている。
そして,文献1の“Countermeasures”の章の“Results and Discussion”の節及びTable1には,垂直構造のパワーMOSFETにおける“Ti Bottom Layer”は,“Barrier metal”として形成されたものであることが,記載ないし示唆されている。

本願の請求項2に係る発明(以下「本願発明2」という。)と引用発明とを対比すると,以下の点で相違し,その余の点では一致している。
(相違点)
本願発明2の「炭化硅素半導体装置」は「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である」のに対して,引用発明の垂直構造のパワーMOSFETはそのような特性を有するか不明である点。

さて,文献2の段落【0007】?【0008】には,垂直構造のトランジスタでは,ゲートとエミッタ間にゲート電圧として-20Vを継続的に印加することで,前記ゲート電圧の電圧印加時間としきい値電圧Vthの経時変化との関係を求めるHTGB試験において,長時間にわたり前記ゲート電圧を印加した場合のしきい値変動率が10%を超えない(すなわち,しきい値変動量が最大でも20V×10%=2Vを超えない)ことが望ましい旨が記載されている。
そして,本願明細書の段落【0021】及び【0033】の記載を参酌すれば,本願明細書に記載された「炭化硅素半導体装置」の場合,引用発明のようにチタンからなる「バリアメタル層」の厚さを50nmに設定すると,しきい値電圧の低下量は,0.2V以内であるかは不明であるが,2V以内であることは明らかである。このように,「バリアメタル層」を厚くすれば障壁層としての機能が高まり,しきい値電圧の低下量が小さくなることは明らかである。
ここで,しきい値電圧の経時変動を抑制することは,引用発明の「垂直構造のパワーMOSFET」が当然に有する技術的な課題であるから,引用発明において,文献2に記載の技術を参酌して,周囲温度が125℃でゲート電極とソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が,最大でも2V以内であるようにすることは,当業者が容易に想到し得たものと認められる。

なお,文献1の“Actual ILD Penetration on 4H-SiC DMOS”の章の“Description and Analysis of Failure”の節には,引用発明の「垂直構造のパワーMOSFET」に対してアルゴン雰囲気中で500℃の貯蔵寿命試験を実施すると2時間後にソースとゲート間の短絡が発生して動作を停止したことが記載されている。
したがって,「厚さ50nmのTi Bottom Layer」を有する引用発明に対して,上記のような動作停止をもたらすような改変を実施することには阻害要因があると認められるが,しきい値電圧の経時変動を抑制するための改変を実施することに阻害要因があると認められない。

・請求項 :3,4,5
・引用文献等:1,2
・備考
引用発明の「ソース電極」は「前記n+領域にニッケルシリサイド層を介して接続されるとともに前記層間絶縁膜ILDの上方に形成され,厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層からなる」から,「厚さ50nmのTi Bottom Layer」は「ニッケルシリサイド層を介して」,「厚さ2μmのアルミニウム層」と「前記n+領域」との間に介在するものである。

・請求項 :6,7
・引用文献等:1,2
・備考
引用発明において,「ソース電極」となる「厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層」,及び,「ゲート電極」となる「厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層」とを,それぞれ,同じパターン形状で形成することは,当業者が適宜なし得たものと認められる。

・請求項 :9
・引用文献等:1,2
・備考
引用発明の「Ti Bottom Layer」の厚さを40nm程度にすることは,当該「Ti Bottom Layer」に求められる“Barrier metal”としての機能に応じて,当業者が適宜なし得たものと認められる。


3.この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第1号に規定する要件を満たしていない。



本願に係る発明は,本願明細書の段落【0008】に記載されるように,「しきい値電圧の経時的な低下を抑制でき,またアルミ配線による絶縁膜の腐食やAlスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供すること」を解決しようとする課題としている。
そして,本願明細書の段落【0010】には,「ソース電極と層間絶縁膜との間,並びにゲートパッドとゲート電極との間に,アルミニウムの拡散を抑制するバリアメタル層を介在させることにより,トランジスタのゲート電極の電圧ストレスに起因するしきい値電圧の低下が抑制される。従って,MOSFETは動作の安定性を向上させることができる。また,高温条件下においても,ソース電極およびゲートパッドに含まれるAlによって層間絶縁膜が腐食されたり,ポリシリコンのゲート電極にAlスパイクが生じたりすることを防止でき,ゲート・ソース間の短絡の発生を抑えることができる。」と記載され,「ソース電極と層間絶縁膜との間,並びにゲートパッドとゲート電極との間に,アルミニウムの拡散を抑制するバリアメタル層を介在させる」ことにより前記課題が解決できることが記載されている。
これに対して,請求項1ないし請求項2は,「前記ソース電極下および前記ゲートパッド下に介在するとともに,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し,少なくともTiを含むバリアメタル層」という構成を有するだけで,前記「ソース電極と層間絶縁膜との間,並びにゲートパッドとゲート電極との間」に「バリアメタル層を介在させる」という構成は備えていない。
したがって,前記「ソース電極と層間絶縁膜との間,並びにゲートパッドとゲート電極との間」に「バリアメタル層を介在させる」という構成を欠く請求項1ないし請求項2に係る発明が,前記課題を解決できるとは認められない。
請求項1ないし請求項2を引用する請求項3ないし14に係る発明も同様である。
よって,請求項1ないし14に係る発明は,発明の詳細な説明に記載したものでない。」


第4 本願発明
本願の請求項1-14に係る発明(以下,それぞれ「本願発明1」-「本願発明14」という。)は,平成30年3月2日付けの手続補正で補正された特許請求の範囲の請求項1-14に記載された事項により特定される以下のとおりの発明である。
「 【請求項1】
炭化珪素半導体である半導体層と,
前記半導体層上に配設されたゲート絶縁膜と,
前記ゲート絶縁膜上に配設されたゲート電極と,
前記半導体層の上部に形成された不純物領域であるソース領域と,
前記ゲート電極上を覆う層間絶縁膜と,
前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され,アルミニウムを含むソース電極と,
前記ゲート電極に接続するゲートパッドと,
前記ソース電極下および前記ゲートパッド下に介在するとともに,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し,少なくともTiを含むバリアメタル層とを備え,
周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が0.2V以内である
炭化珪素半導体装置。
【請求項2】
炭化珪素半導体である半導体層と,
前記半導体層上に配設されたゲート絶縁膜と,
前記ゲート絶縁膜上に配設されたゲート電極と,
前記半導体層の上部に形成された不純物領域であるソース領域と,
前記ゲート電極上を覆う層間絶縁膜と,
前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され,アルミニウムを含むソース電極と,
前記ゲート電極に接続するゲートパッドと,
前記ソース電極下および前記ゲートパッド下に介在するとともに,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し,少なくともTiNを含むバリアメタル層とを備え,
周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である
炭化珪素半導体装置。
【請求項3】
前記バリアメタル層は,前記ソース電極と前記ソース領域との間にも介在する,
請求項1または請求項2記載の炭化珪素半導体装置。
【請求項4】
前記ソース電極と前記ソース領域との間には,シリサイド層が介在する,
請求項1または請求項2記載の炭化珪素半導体装置。
【請求項5】
前記バリアメタル層は,前記ソース電極と前記シリサイド層との間にも介在する,
請求項4記載の炭化珪素半導体装置。
【請求項6】
前記ソース電極と当該ソース電極の下の前記バリアメタル層とは,互いに同じパターン形状を有している,
請求項1から請求項5のいずれか一項記載の炭化珪素半導体装置。
【請求項7】
前記ゲートパッドと当該ゲートパッドの下の前記バリアメタル層とは,互いに同じパターン形状を有している,
請求項1から請求項6のいずれか一項記載の炭化珪素半導体装置。
【請求項8】
前記バリアメタル層は,TiNを含む金属層である
請求項1または請求項3から請求項7のいずれか一項記載の炭化珪素半導体装置。
【請求項9】
前記バリアメタル層は,厚さ40nm以上のTi層である
請求項1または請求項3から請求項7のいずれか一項記載の炭化珪素半導体装置。
【請求項10】
前記バリアメタル層は,厚さ90nm以上のTiN層である
請求項1から請求項7のいずれか一項記載の炭化珪素半導体装置。
【請求項11】
前記バリアメタル層は,厚さ130nm以上のTiSi層である
請求項1または請求項3から請求項7のいずれか一項記載の炭化珪素半導体装置。
【請求項12】
前記バリアメタル層は,TiSi層およびTi層から成る二層構造である
請求項1または請求項3から請求項7のいずれか一項記載の炭化珪素半導体装置。
【請求項13】
前記バリアメタル層は,TiN層およびTi層から成る二層構造である
請求項1から請求項7のいずれか一項記載の炭化珪素半導体装置。
【請求項14】
前記バリアメタル層は,TiSi層,TiN層,TiSi層とTi層との二層構造,およびTiN層とTi層との二層構造のいずれかである
請求項1または請求項3から請求項7のいずれか一項記載の炭化珪素半導体装置。」


第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載事項
原査定の根拠となった平成28年4月26日付けの拒絶理由通知,及び,当審拒絶理由通知に引用されたSatoshi Tanimoto,Hiromichi Oohashi,and Kazuo Arai,“Mechanism of Interlayer Dielectric Penetration Caused by Al Interconnection and Preventive Measures”,ECS Transactions,2007年,Vol.6,No.2,p.213-219(以下「引用文献1」という。)には,Figure1?5及び表Iとともに次の事項が記載されている(下線は,参考のため,当審において付したもの。以下,同様である。)。
ア “Actual ILD Penetration on 4H-SiC DMOS
Description and Analysis of Failure
Six vertically structured n+ polycrystalline Si (poly-Si) gate n-channel power MOSFETs (DMOS) fabricated on 4H-SiC were subjected to a storage life test at 500℃ in an Ar ambient. As shown in Fig. 1, the devices incorporated a 2-μm-thick Al interconnect with a 50-nm-thick Ti bottom layer and a 1-μm-thick layered SG/PSG ILD grown by APCVD (2). The notations SG and PSG stand for undoped and phosphorusdoped silicate glass, respectively. These DMOS devices all exhibited a stable normallyoff switching action before the life test. Their electrical properties and appearance were intermittently monitored at room temperature. The preliminary results of the test have been briefly reported elsewhere (3).
After two hours passed, one DMOS suddenly stopped operating during electrical characterization. It was found that the Al layer on the ILD placed over the poly-Si edge had faded away, as shown Fig.2b. Six hours after the start of storage, the remaining five devices failed due to a short-circuit between the source and the gate. The Al was discolored over the entire area of the ILD on the poly-Si (Fig.2c), and discoloration with a mottled appearance was also observed on the ILD on the field oxide. Figures 3a and 3b are scanning electron micrographs showing cross-sections near the poly-Si gate edge before and after 12 hours of storage, respectively. The micrographs reveal that the Al interconnect eroded, penetrated the underlying ILD, and finally reached the poly-Si gate, resulting in the source-gate short-circuit. Interestingly, it is also seen that the ILD in direct contact with SiC withstood the chemical attack from the Al interconnect. This implies that the progression of ILD erosion depends primarily on the material underneath.”(第213ページ第11行?第214ページ第8行)
(訳:4H-SiC DMOSにおける実際のILDの貫通
失敗の説明と分析
4H-SiC上に製造された6つの垂直構造のn^(+)多結晶Si(poly-Si)ゲートnチャネルパワーMOSFET(DMOS)を,Ar雰囲気中で500℃で貯蔵寿命試験にかけた。図1に示すように,デバイスは,厚さ50nmのTi底部層が連結される厚さ2μmのAl層と,APCVDによって成長させた厚さ1μmの層状SG/PSGの層間絶縁膜ILDとが組み込まれている (2)。表記SGおよびPSGは,それぞれ,ドープされていない,およびリンドープされたシリケートガラスを表す。これらのDMOSデバイスはすべて,寿命試験の前に安定したノーマリースイッチング動作を示した。それらの電気的特性および外観を室温で断続的にモニターした。試験の予備結果は他の場所で簡単に報告されている (3)。
2時間後,電気的特徴付け中にDMOSが突然動作を停止した。図2bに示すように,ポリSi端部上に配置されたILD上のAl層がぼやけていることが分かった。貯蔵開始から6時間後,ソースとゲートの間の短絡によって残りの5つのデバイスが故障した。Alはpoly-Si上のILDの全領域に亘って変色し(図2c),フィールド酸化物上のILD上にも色むらのある変色が観察された。図3aおよび図3bは,それぞれ12時間の貯蔵の前後のポリSiゲートエッジ付近の断面を示す走査型電子顕微鏡写真である。顕微鏡写真は,Al配線が腐食され,下にあるILDを貫通し,最終的にポリSiゲートに到達し,その結果ソース・ゲート短絡が生じることを示している。興味深いことに,SiCと直接接触しているILDがAl相互接続からの化学的攻撃に抵抗したことも分かる。このILD腐食の進行は,主にその下の材料に依存することを意味する。)

イ “Figure 1. The structure of the DMOS devices on 4H-SiC: (a) top-view photograph before the storage life test,(b) cross-section A-A’,(c) cross-section B-B’and (d) crosssection C-C’.”(第214ページの図1の説明)
(訳:4H-SiC状のDMOSの構造:(a)寿命試験にかける前の上面から見た写真,(b)A-A’断面,(c)B-B’断面,(d)C-C’断面)

ウ “Figure 3. Scanning electron micrographs showing the cross-section near the poly-Si gate edge (part“E”in Fig.1) before and after 12 hours of storage at 500℃.”(第215ページの図3の説明)
(訳:図3.500℃で12時間貯蔵する前後のpoly-Siゲートエッジ付近の断面(図1の“E”部分)を示す走査型電子顕微鏡写真。)

エ “However, it remains an open question why Al continues to react with the thick ILD (SiO_(2)) across the thick inert Al_(2)O_(3) layer. A cyclical reaction mechanism that can totally explain the penetration of the thick ILD is presented here. The erosion begins with the slight reduction of SiO_(2) and the formation of a thin Al_(2)O_(3) layer, based on the process P1. In this reaction, Al_(2)O_(3), which contracts in volume by 30%, develops a high density of fine cracks, that is, voids, as observed in the ILD in Fig.3b, thereby relaxing potential tensile stress. Another product, elemental Si, aggregates in these voids and comes in contact with Al. Subsequently, Si causes an eutectic reaction with Al,
…………
due to high temperature and rapidly dissolves into the Al interconnect (5).”(第215ページ第2?11行)
(訳:しかしながら,Alが厚く不活性なAl_(2)O_(3)層を横切って厚いILD(SiO_(2))と反応し続けるのは未だに疑問が残っている。厚いILDの浸透を完全に説明することができる周期的な反応機構がここに示されている。腐食は,プロセスP1に基づいてSiO_(2)の僅かな減少と薄いAl_(2)O_(3)層の形成から始まる。この反応では,体積が30%収縮するAl_(2)O_(3)は,図3bのILDで観察されるような高密度の微細なクラック,すなわち空隙を発生させ,潜在的引張応力を緩和する。 別の生成物である元素Siは,これらの空隙内で凝集し,Alと接触する。
……(中略)……
その後,Siは高温によりAlとの共晶反応を起こし,Al配線に急速に溶解する (5)。)

オ “Strategy
Taking into account the cyclical reaction mechanism described above, the following three countermeasures were devised and implemented individually and in various combinations:
(C1) use of Si(1 wt%)-doped Al as an interconnection, which effectively reduces the dissolution and movement of Si into the interconnection (process P2);
(C2) insertion of a TaN barrier metal underneath the Al interconnect to prevent the reaction of Al with the ILD (processes P1 and P4) and the diffusion of Al into the ILD (process P3); and
(C3) deposition of SiN on the ILD by LPCVD as a barrier dielectric to stop processes P1 and P4.
Note that the solubility limit of Si in Al is approximately 1 wt% at 500℃ (8). In the Al/Si system, TiN has been widely used as a barrier metal, but its heat resistance has been insufficient in high-temperature applications. The authors believe that TaN is a better choice. Ta in Ta/TaN is an adhesive layer to the ILD. At elevated temperatures, Ta and TaN may work as contaminants that deteriorate the dielectric properties of the ILD. The SiN dielectric also serves as a diffusion barrier against potential heavy-metal contamination.”(第216ページ第2?20行)
(訳:戦略
上記の循環的な反応メカニズムを考慮して,以下の3つの対策を個別に,そして様々な組み合わせで考案し,実施した。
(C1)Si(1wt%)をドープしたAlを配線として使用し,Siの配線への溶解と移動を効果的に低減する(プロセスP2)。
(C2)AlとILDとの反応(プロセスP1およびP4)およびAlのILDへの拡散を防止するために,Al相互接続の下にTaNバリア金属を挿入する(プロセスP3)。そして
(C3)プロセスP1およびP4を停止させるためのバリア誘電体としてのLPCVDによるILD上へのSiNの堆積。
Al中のSiの溶解限度は,500℃で約1重量%であることに留意されたい(8)。Al/Si系では,TiNはバリアメタルとして広く用いられているが,その耐熱性は高温用途では不十分であった。著者らは,TaNがより良い選択であると信じている。Ta/TaN中のTaは,ILDに対する接着層である。高温では,TaおよびTaNはILDの誘電特性を劣化させる汚染物質として作用することがある。SiN誘電体はまた,潜在的な重金属汚染に対する拡散障壁としても機能する。)

カ “Experimental
The effect of the countermeasures listed in Table I was examined with an Al/ILD system on poly-Si where the erosion developed fastest. Figure 4 shows the 100-μm diameter Al/ILD/poly-Si (MIM) test capacitors, type A and type B, used in this experiment. The final letter of the sample name, for example,“A”in #396A, indicates the capacitor type. Both the Al interconnect and the ILD including SiN were 1 μm thick. The thickness of Ta and TaN in the Ta/TaN system was 50 nm and 150 nm, respectively while a single TaN layer (#484B) was 200 nm in thickness. TaN was reactively sputtered using a Ta target and Ar/N_(2) (20%) gas. A SiN barrier dielectric of 150 nm in thickness was deposited at 780℃ by LPCVD using SiH_(2)Cl_(2) and NH_(3) as the source materials. The type A capacitor was used only in the preliminary test because, when using a SiN dielectric, it suffered a disconnection fault at the formation step of the n^(+) poly-Si contact window. After poly-Si deposition, all the capacitors were fabricated in the same process as the DMOS devices (2).
Storage life tests were carried out at 500℃ in an Ar ambient. For each combination of countermeasures, the I-V properties of five capacitors were intermittently measured at room temperature in the voltage range of 0 V to 60 V and it was judged whether they caused the short-circuit or not. The current level for failure was 10 mA. Dielectric breakdown, rarely observed, was regarded as a virtual short-circuit.”(第216ページ第21行?第217ページ第8行)
(訳:実験
表Iに示す対策の効果を,ポリシリコン上のAl/ILDシステムを用いて調査したところ,腐食が最も速く発達した。図4は,この実験で使用された,100μm直径のAl/ILD/ poly-Si(MIM)テストキャパシタのタイプAおよびタイプBを示す。#396Aのサンプル名の最後の文字(例:“A”)は,キャパシタの種類を示す。Al配線とSiNを含むILDはともに1μmの厚さである。Ta /TaN系のTaおよびTaNの厚さは,それぞれ50nmおよび150nmであり,一方,単一のTaN層(#484B)は200nmの厚さであった。TaターゲットとAr/N_(2)(20%)ガスを用いてTaNを反応性スパッタリングした。SiH_(2)Cl_(2)およびNH_(3)を原料として用い,LPCVD法により780℃で厚さ150nmのSiNバリア誘電体を堆積した。タイプAのキャパシタは,SiN誘電体を使用するとき,n^(+)poly-Siコンタクト窓の形成ステップで断線不良を起こしたので,予備試験でのみ使用した。poly-Si堆積後,すべてのキャパシタはDMOSデバイスと同じプロセスで製造された (2)。
貯蔵寿命試験は,Ar雰囲気中で500℃で行った。それぞれの対策の組み合わせについて,5個のキャパシタのI-V特性を室温で0Vから60Vまでの電圧範囲で断続的に測定し,短絡の有無を判定した。現在の故障レベルは10mAであった。ほとんど見られない絶縁破壊は,仮想短絡とみなされた。)

キ “Conclusion
Destructive erosion of the silicate glass ILD occurred in a short period of time on 4H-SiC DMOS devices, incorporating an A1 interconnect, when stored in an Ar ambient at 500℃. On the basis of a failure analysis and examination, a possible reaction-echanism of this erosion was proposed and three countermeasures were devised and implemented singularly and in various combinations. The measures were: (C1) use of Si-doped Al, (C2) insertion of TaN barrier metal, and (C3) application of a SiN barrier dielectric. It was found that the individual countermeasures were very effective, and marked lifetime improvements attributed to multiplier effects were observed when the measures were applied in combination. The failure time relative to erosion was improved to more than 600 hours at 500℃ by the combination of C1 and C2. Tests are now under way to find the most effective combination of the three measures.”(第218ページ第27?38行)
(訳:結論 珪酸塩ガラスILDの破壊的腐食は,Ar雰囲気中で500℃で貯蔵した場合,A1相互接続を組み込んだ4H-SiC DMOS装置で短時間で起こった。故障解析と検証に基づいて,この腐食の可能性のある反応機構が提案され,3つの対策が個別に,そして様々な組み合わせで考案され実施された。測定は,(C1)SiドープAlの使用,(C2)TaNバリア金属の挿入,および(C3)SiNバリア誘電体の適用であった。個々の対策は非常に効果的であり,組み合わせて適用した場合に相乗効果による顕著な寿命の改善が観察された。腐食に関連する破損時間は,C1とC2の組み合わせによって500℃で600時間以上に改善された。現在,3つの対策の最も効果的な組み合わせを見つけるためのテストを実施している。)

ク 図1(b)には,SiC層の上部に2つのpベース領域が形成され,各pベース領域の表面部分にn^(+)領域が形成されており,前記n^(+)領域,前記pベース領域およびそれに隣接する前記SiC層の上方にpoly-Si層が配設されること,当該poly-Si層を覆うように層間絶縁膜ILDが形成されていること,前記層間絶縁膜ILDにTi/Al層からなる積層膜が形成されることが記載されている。
また,図1(c)には,4H-SiC層の上面には,ゲート酸化膜(40nm)を介してpoly-Si層(350nm)が形成され,当該poly-Si層上に層間絶縁膜ILD(1μm)が形成され,当該poly-Si層は,フィールド酸化膜(600nm)上に延在して,NiSi_(x)を介してTi/Al層(50/2000nm)からなる積層膜に接続されること,が記載されている。
そして,図1(d)には,SiC層の上面に形成された前記フィールド酸化膜と前記層間絶縁膜ILDは少なくとも前記n^(+)領域を露出させる開口を有し,前記Ti/Al層からなる積層膜は,NiSi_(x)を介して前記n^(+)領域と接続されるとともに,前記開口の左側では前記層間絶縁膜ILD上にも形成されることが記載されている。

ケ 4H-SiC層の上方に配設されたpoly-Si層の端部付近を示す図3(a)には,前記poly-Si層を覆う層間絶縁膜ILDの側面は斜面となっており,この層間絶縁膜ILDの上にTi/Al層が形成されていることが記載されている。

(2)引用発明
以上の記載事項と技術常識とから,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「4H-SiCからなる半導体層と,
前記半導体層上に形成されたゲート酸化膜と,
前記ゲート酸化膜上に形成されたポリシリコンゲートと,
前記半導体層の上部に形成されたpベース領域及び当該pベース領域の上部に形成されたn^(+)領域と,
前記ポリシリコンゲートを覆い,その側面が斜面となっている層間絶縁膜ILDと,
前記n^(+)領域にニッケルシリサイド層を介して接続されるとともに,前記層間絶縁膜ILDの上方に形成され,厚さ50nmのチタン底部層と厚さ2μmのアルミニウム層からなる積層膜と,
前記ポリシリコンゲートにニッケルシリサイド層を介して接続され,厚さ50nmのチタン底部層と厚さ2μmのアルミニウム層からなる積層膜とを備え,
前記チタン底部層は,前記n^(+)領域に接続される前記アルミニウム層と前記層間絶縁膜ILDとの間,並びに,前記ニッケルシリサイド層を介して前記アルミニウム層と前記ポリシリコンゲートとの間に介在しており,前記アルミニウム層と前記層間絶縁膜ILDとの間において前記層間絶縁膜ILDの上面から前記斜面にかけて延在していることを特徴とする垂直構造のパワーMOSFET。」

2 引用文献2について
(1)引用文献2の記載事項
原査定の根拠となった平成28年4月26日付けの拒絶理由通知に引用された特開2001-237159号公報(以下「引用文献2」という。)には,図1?4とともに次の事項が記載されている。
ア 「【0002】
【従来の技術】LSI製造工程(ウェハ工程)の中では,トランジスタ素子形成の後,配線金属層を全面に堆積しておく中途の状態を維持しなければならない場合がある。このようなウェハは,例えば,顧客の要望に応じたマスク(ROMマスク)によってリソグラフィ工程が施され,所望のROM(読み出し専用記憶装置)が実現される。
【0003】配線金属層は,主にAlを主成分としたアルミ配線層が一般的である。アルミ配線層がトランジスタ素子を形成するSiと接続される部分では,下地にバリア層が必要である。このバリア層によりAlのスパイク現象やSiの析出防止ができる。また,配線金属層の最上面は反射防止膜を形成する必要がある。この反射防止膜によりリソグラフィ工程におけるハレーションの防止ができる。
【0004】前者のバリア層は,例えばTiN/Ti積層であり,後者の反射防止膜は,例えばTiN層である。このような積層構造の配線金属層をウェハ全面に形成しておき,長期間保管することになると,TiN層の応力の集積が進む。」

3 引用文献3について
(1)引用文献3の記載事項
原査定の根拠となった平成28年4月26日付けの拒絶理由通知に引用された特開平6-244287号公報(以下「引用文献3」という。)には,図1?5とともに次の事項が記載されている。
ア 「【0030】バリアメタル層23Aは,アルミニウム合金層23B下に形成されている。バリアメタル層23Aを形成することで第1の接続孔24に,単結晶珪素の析出による接触抵抗値の増加が生じないようにすることができる。また,アルミニウム合金層23BとP型半導体基板21とのシリコンが相互拡散して第1の接続孔24部分にアルミスパイクが発生しないように作用している。バリアメタル層23Aは,スパッタ法で堆積したチタン層と反応性スパッタ法で堆積した窒化チタン層の二層で構成している。チタン層の厚さは10?40nm程度で,窒化チタン層の厚さは40?150nm程度である。」

4 引用文献4について
(1)引用文献4の記載事項
原査定の根拠となった平成28年4月26日付けの拒絶理由通知に引用された特開平3-3270号公報(以下「引用文献4」という。)には,第1図?第5図とともに次の事項が記載されている。
ア 「2.特許請求の範囲
単結晶シリコンまたはポリシリコンからなる半導体層と,アルミニウムまたはアルミニウム系合金からなる配線層との間にバリアメタル層を有する半導体装置において,
該バリアメタル層が,該半導体層上に形成され,シリコンの含有量が0アトミックパーセントを越え,かつ10アトミックパーセント以下であるシリコン含有チタン層と,該シリコン含有チタン層上に形成された高融点金属層または高融点金属ナイトライド層とを有することを特徴とする半導体装置。」(第1頁下左欄第6行?17行)

イ 「また,バリア性を改善して上記問題を解決する手段としてはチタン層31をチタンシリサイド(TiSi_(2))に置き換えて,チタンシリサイド(TiSi_(Z))/チタンナイトライド(TiN)の積層膜をバリアメタル層として用いるものが知られている。この場合,熱処理時に発生する基板21中へのAlの浸入はほとんど起こらず,シリコンを含まないチタン(Ti)/チタンナイトライド(TiN)の積層膜をバリアメタル層として用いた場合に比べて,バリア性は確かに改善されるのであるが,シリコンを含まないチタン(Ti)/チタンナイトライド(TiN)の積層膜を用いた場合よりもコンタクト抵抗が高くなってしまうという問題があった。
そこで本発明は,熱処理の際,基板中への配線層からのAlの浸入をほとんどなくすことができ,pn接合の耐圧劣化を起こり難くしてリーク電流を生じ難くすることができ,かつコンタクト抵抗低減化を実現することができる半導体装置を提供することを目的としている。」(第3頁上左欄第14行?同頁上右欄第13行)

5 引用文献5について
(1)引用文献5の記載事項
原査定の根拠となった平成28年4月26日付けの拒絶理由通知に引用された特開2000-216249号公報(以下「引用文献5」という。)には,図1?4とともに次の事項が記載されている。
ア 「【0059】図1(c)は,清浄化された接続孔7,7’にコンタクトする上層導電層9を形成した状態である。上層導電層9は,清浄化された被処理基体を大気に曝すことなく,連続的に形成したものである。上層導電層9は,バリア層9bと配線層9aから構成されている。バリア層9bはTi,TiN,TiSiN,TiSi_(2)等の高融点金属又はその化合物の単層や積層からなる。また,配線層9aは多結晶シリコン,Al系金属,WやMo等の高融点金属,又はCu等からなる。図1(c)では,接続孔7,7’を埋め込むコンタクトプラグと,さらに層間絶縁膜6上に延在する上層配線が一体となった構造を示すが,これらが異なる材料で別体に構成されていてもよい。」

イ 「【0099】こうして成膜前処理を行ったウエハは,ゲートバルブ17を介して高真空下で連結されたメタル成膜チャンバ20に搬送し,一例として,TiN/Ti(厚さ60nm/30nm)からなるバリアメタル層59b及びAl-0.5%Cu層59a(厚さ0.6μm)からなる上層メタル配線層59を連続してスパッタ成膜することにより,図4(c)に示したように,ヴィアプラグ及び配線材料層の形成を完了した。」

6 引用文献6について
(1)引用文献6の記載事項
当審拒絶理由通知に引用された特開平7-326744号公報(以下「引用文献6」という。)には,図1?22とともに次の事項が記載されている。
ア 「【0006】
【発明が解決しようとする課題】従来,IGBTの表面保護膜は,減圧CVD法(以下,LP-CVD法という)で行なった酸化膜,例えばリンシリケートガラス(以下,PSGという)で被覆していたが,PSG膜より保護膜として材料の気密性が高く,機械的強度も高い,P-CVD法で形成した窒化シリコン膜を表面保護膜とすることが行なわれてきている。このように従来のIGBTはP-CVD法で形成した窒化シリコン膜を表面保護膜として上記のように構成され,上記の様な製造工程を経て製造される。
【0007】このIGBTの電気的特性の長期安定性を評価するために,HTGB試験(High Temperature Gate Bias Test)を実施した。このHTGB試験は雰囲気温度T_(a)=125℃で,エミッタとコレクタを接地した状態で,ゲート-エミッタ間にゲート信号として加わるV_(GES)=+20Vまたは-20Vを継続的に印加し,V_(GES)の電圧印加時間としきい値電圧V_(th)の経時変化との関係を求めるものである。図22は従来の半導体装置のHTGB試験結果のグラフである。図22の試験条件は,IGBTにおいては雰囲気温度T_(a)=125℃,V_(GES)=±20V,MOSFETにおいては雰囲気温度T_(a)=150℃,V_(GES)=-30Vであり,V_(th)の変化はV_(th)の変動率で示されている。
【0008】なお,ここで用いられているMOSFETの構造は図20のP^(+)基板を欠くものでN^(+)層をN^(+)基板とした構造であり,その製造工程は図21の製造工程において放射線照射と歪みとり熱処理を行なわないものである。図22において,IGBTにおいてはV_(GES)=+20Vを印加した場合,V_(th)の変動率は数%に留まっており電気的特性の長期安定性について特の問題はないが,V_(GES)=-20Vを印加した場合,V_(th)がV_(GES)の印加時間の経過に伴って低下し,1000時間経過後にはV_(th)の変動率は10%を越え,しかもこのV_(th)の変動が1000時間にわたって飽和する傾向がみられず,従来のIGBTには電気的特性の長期安定性が劣るなどの問題点があった。」


第6 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比する。
ア 引用発明における「4H-SiCからなる半導体層」,「前記半導体層上に形成されたゲート酸化膜」,「前記ゲート酸化膜上に形成されたポリシリコンゲート」及び「前記ポリシリコンゲートを覆い,その側面が斜面となっている層間絶縁膜ILD」は,それぞれ,本願発明1における「炭化珪素半導体である半導体層」,「前記半導体層上に配設されたゲート絶縁膜」,「前記ゲート絶縁膜上に配設されたゲート電極」及び「前記ゲート電極を覆う層間絶縁膜」に相当する。

イ 引用発明は「垂直構造のパワーMOSFET」に関することを考慮すると,「前記半導体層の上部に形成されたpベース領域」の「上部に形成されたn^(+)領域」は,「垂直構造のパワーMOSFET」のソース領域として機能していることは明らかであるから,本願発明1における「前記半導体層の上部に形成された不純物領域であるソース領域」に相当する。
そして,引用発明の「前記n^(+)領域にニッケルシリサイド層を介して接続されるとともに,前記層間絶縁膜ILDの上方に形成され,厚さ50nmのチタン底部層と厚さ2μmのアルミニウム層からなる積層膜」における「厚さ2μmのアルミニウム層」は,本願発明1における「前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され,アルミニウムを含むソース電極」に相当する。

ウ 引用発明の「前記ポリシリコンゲートにニッケルシリサイド層を介して接続され,厚さ50nmのチタン底部層と厚さ2μmのアルミニウム層からなる積層膜」における「厚さ2μmのアルミニウム層」は,本願発明1における「前記ゲート電極に接続するゲートパッド」に相当する。

エ そして,第5の1(1)オで摘記した引用文献1の“insertion of a TaN barrier metal underneath the Al interconnect to prevent the reaction of Al with the ILD (processes P1 and P4) and the diffusion of Al into the ILD”(訳:AlとILDとの反応(プロセスP1およびP4)およびAlのILDへの拡散を防止するために,Al相互接続の下にTaNバリア金属を挿入する)という記載を参酌すれば,引用発明における「チタン底部層」は,「厚さ2μmのアルミニウム層」と「層間絶縁膜ILD」の間に挿入されていることから,「積層膜」を構成する「厚さ2μmのアルミニウム層」からアルミニウムが拡散することを防止するためのバリアメタルとして機能していると認められる。
したがって,引用発明における「前記n^(+)領域に接続される前記アルミニウム層と前記層間絶縁膜ILDとの間,並びに,前記ニッケルシリサイド層を介して前記アルミニウム層と前記ポリシリコンゲートとの間に介在しており,前記アルミニウム層と前記層間絶縁膜ILDとの間において前記層間絶縁膜ILDの上面から前記斜面にかけて延在している」「前記チタン底部層」は,本願発明1における「前記ソース電極下および前記ゲートパッド下に介在するとともに,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し,少なくともTiを含むバリアメタル層」に相当する。

オ そして,以下の相違点を除き,引用発明における「垂直構造のパワーMOSFET」は,本願発明1における「炭化珪素半導体装置」に相当する。

カ そうすると,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。
(一致点)
「炭化珪素半導体である半導体層と,
前記半導体層上に配設されたゲート絶縁膜と,
前記ゲート絶縁膜上に配設されたゲート電極と,
前記半導体層の上部に形成された不純物領域であるソース領域と,
前記ゲート電極上を覆う層間絶縁膜と,
前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され,アルミニウムを含むソース電極と,
前記ゲート電極に接続するゲートパッドと,
前記ソース電極下および前記ゲートパッド下に介在するとともに,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し,少なくともTiを含むバリアメタル層とを備える
炭化珪素半導体装置。」

(相違点)
本願発明1は「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が0.2V以内である」という構成を備えるのに対し,引用発明はそのような構成を備えていない点。

(2)相違点についての判断
ア 第5の1(1)キで摘記したように,引用文献1には,「結論」として“Destructive erosion of the silicate glass ILD occurred in a short period of time on 4H-SiC DMOS devices, incorporating an A1 interconnect, when stored in an Ar ambient at 500℃.”(訳:珪酸塩ガラスILDの破壊的腐食は,Ar雰囲気中で500℃で貯蔵した場合,A1相互接続を組み込んだ4H-SiC DMOS装置で短時間で起こった。)と記載されている。
そうすると,引用発明は,加熱下で「積層膜」を構成する「厚さ2μmのアルミニウム層」からアルミニウムが拡散することにより,「層間絶縁膜ILD」が絶縁破壊されることを抑制することを課題としていると認められる。
したがって,第5の1(1)アで摘記した「Ar雰囲気中で500℃」で行う「貯蔵寿命試験」は,第5の1(1)ア及びエで摘記したように,「層間絶縁膜ILD」が絶縁破壊されたかどうかを試験するものであり,当該「貯蔵寿命試験」後の「垂直構造のパワーMOSFET」のしきい値電圧低下量を調べることは,引用文献1には記載も示唆もされていない。

イ 一方,第5の6(1)アで摘記したように,引用文献6には,垂直構造のトランジスタでは,ゲートとエミッタ間にゲート電圧として-20Vを継続的に印加することで,前記ゲート電圧の電圧印加時間としきい値電圧Vthの経時変化との関係を求めるHTGB試験において,長時間にわたり前記ゲート電圧を印加した場合のしきい値変動率が10%を超えない(すなわち,しきい値変動量が最大でも20V×10%=2Vを超えない)ことが望ましい旨が記載されている。

ウ 以上のとおり,引用文献1には,「貯蔵寿命試験」後の「垂直構造のパワーMOSFET」のしきい値電圧低下量を調べることは記載も示唆もされていないことから,引用発明において,HTGBマイナス試験後のゲート電極とソース電極との間のしきい値電圧の初期値からの低下量を,引用文献2に記載されて従来望ましいとされてきた「2V」の,1/10以下である「0.2V以内」とすることを,当業者が容易に想到できたとは認められない。

エ 一方,相違点に係る本願発明1の構成は,引用文献2ないし5には,記載も示唆もされていない。

オ これに対して,本願発明1は,相違点に係る構成を備えることで,「Tiのバリアメタル層9を備えるMOSFETでは,しきい値電圧は殆ど低下しなかった。このように,本発明のMOSFETでは,しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば,MOSFETは動作の安定性を向上させることができる。」という,本願明細書の段落【0018】に記載された格別の効果を奏するものである。
したがって,本願発明1は,当業者であっても引用発明,引用文献2ないし6に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2 本願発明2について
(1)対比
第6の1(1)の検討から,本願発明2と引用発明との間には,次の一致点,相違点があるといえる。
(一致点)
「炭化珪素半導体である半導体層と,
前記半導体層上に配設されたゲート絶縁膜と,
前記ゲート絶縁膜上に配設されたゲート電極と,
前記半導体層の上部に形成された不純物領域であるソース領域と,
前記ゲート電極上を覆う層間絶縁膜と,
前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され,アルミニウムを含むソース電極と,
前記ゲート電極に接続するゲートパッドと,
前記ソース電極下および前記ゲートパッド下に介在するとともに,前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し,少なくともTiを含むバリアメタル層とを備える
炭化珪素半導体装置。」

(相違点)
(相違点1)
本願発明2は「バリアメタル層」は「TiNを含む」のに対して,引用発明は「チタン底部層」を備える点。
(相違点2)
本願発明2は「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が2V以内である」という構成を備えるのに対し,引用発明はそのような構成を備えていない点。

(2)相違点についての判断
ア 事案に鑑みて,相違点1について検討する。
第6の1(2)アで検討したように,引用発明は,加熱下で「積層膜」を構成する「厚さ2μmのアルミニウム層」からアルミニウムが拡散することにより,「層間絶縁膜ILD」が絶縁破壊されることを抑制することを課題としていると認められる。

イ 一方,引用文献1には,第5の1(1)オで摘記したように,“In the Al/Si system, TiN has been widely used as a barrier metal, but its heat resistance has been insufficient in high-temperature applications.”(訳:Al/Si系では,TiNはバリアメタルとして広く用いられているが,その耐熱性は高温用途では不十分であった。)と記載されている。
すなわち,バリアメタルとしてのTiNは,高温用途で用いるには耐熱性が不十分であると記載されている。

ウ そうすると,仮にTiNをアルミニウム電極のバリアメタルとして用いることが引用文献2ないし5に記載されて周知技術であるとしても,上記イの記載に接した当業者が,加熱下で「積層膜」を構成する「厚さ2μmのアルミニウム層」からアルミニウムが拡散することによる「層間絶縁膜ILD」の絶縁破壊の抑制を課題とする引用発明において,「底部層」に「チタン」に代えて,引用文献1では高温用途でバリアメタルとして用いるには耐熱性が不十分であるとされているTiNを用いることを,想起したとは認められない。

エ これに対して,本願発明2は,相違点1に係る構成を備えることで,「TiNのバリアメタル層9を備えるMOSFETでは,しきい値電圧の低下は約2V程度に抑えられ……このように,本発明のMOSFETでは,しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば,MOSFETは動作の安定性を向上させることができる。」という,本願明細書の段落【0018】に記載された格別の効果を奏するものである。
したがって,相違点2について検討するまでもなく,本願発明2は,当業者であっても引用発明,引用文献2ないし6に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

3.本願発明3ないし本願発明14について
本願発明3ないし14は,本願発明1または本願発明2を引用する発明であり,本願発明1または本願発明2をさらに限定した発明である。
したがって,本願発明3ないし14は,本願発明1または本願発明2と同じ理由により,引用文献2ないし6の記載を参酌しても,当業者が引用発明に基づいて容易に発明をすることができたとはいえない。


第7 原査定についての判断
1 平成29年6月7日付けで提出された手続補正書による補正により,補正後の請求項1は,「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が0.2V以内である」という技術的事項を有するものとなった。
当該「周囲温度が125℃で前記ゲート電極と前記ソース電極との間に-20Vの電圧を印加し,試験時間が240時間のHTGBマイナス試験において,前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が0.2V以内である」という技術的事項は,原査定における引用文献1ないし5には記載されておらず,本願優先日前における周知技術でもないので,本願発明1は,当業者であっても,原査定における引用文献1ないし5に基づいて容易に発明できたものではない。

2 また,平成30年3月2日付けで提出された手続補正書による補正により,補正後の請求項2は,「少なくともTiNを含むバリアメタル層」という技術的事項を有するものとなった。
そして,仮にTiNをバリアメタルとして用いることが引用文献2ないし5に記載され周知技術であったとしても,加熱下で「積層膜」を構成する「厚さ2μmのアルミニウム層」からアルミニウムが拡散することによる「層間絶縁膜ILD」の絶縁破壊の抑制を課題とする引用発明において,「底部層」に「チタン」に代えて,引用文献1では高温用途でバリアメタルとして用いるには耐熱性が不十分であるとされているTiNを用いることを,当業者が想起したとは認められない。

3 以上の理由から,原査定を維持することはできない。


第8 当審拒絶理由について
1 特許法第39条第2項について
平成30年3月2日付けで提出された手続補正書により,本願の請求項2において,補正前の「少なくともTiを含むバリアメタル層」という記載は,「少なくともTiNを含むバリアメタル層」という記載に補正された。
この補正により,本願発明2,9ないし14は,もはや,特許第5694119号の請求項1,5ないし10に係る特許発明ではなくなった。
したがって,この拒絶の理由は解消した。

2 特許法第29条第2項について
平成30年3月2日付けで提出された手続補正書により,本願の請求項2において,補正前の「少なくともTiを含むバリアメタル層」という記載は,「少なくともTiNを含むバリアメタル層」という記載に補正された。
この補正により,本願発明2,本願発明2を引用する本願発明3ないし7,及び,本願発明2を引用する本願発明9は,もはや,引用文献1に記載された発明と引用文献6に記載された技術的事項により当業者が容易に発明をすることができたとすることはできない。
したがって,この拒絶の理由は解消した。

3 特許法第36条第6項第1号について
平成30年3月2日に提出された意見書における「本件明細書の【発明を実施するための形態】の説明でも,一貫してゲート・ソース間しきい値電圧(VGSth)変動の実験結果が記載されていることなど,本件明細書全体の記載を考慮しても,本件発明の主要な課題はしきい値電圧の経時的な低下の抑制であると考えられます。」という主張を踏まえれば,「少なくともTiを含むバリアメタル層」を備える本願発明1,「少なくともTiNを含むバリアメタル層」を備える本願発明2,本願発明1または本願発明2を引用する本願発明3ないし14は,「しきい値電圧の経時的な低下を抑制」するという本願明細書の段落【0008】に記載された課題を解決できるものと認められる。
したがって,この拒絶の理由は解消した。


第9 むすび
以上のとおり,原査定の理由によって,本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2018-03-26 
出願番号 特願2015-20205(P2015-20205)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
P 1 8・ 4- WY (H01L)
最終処分 成立  
前審関与審査官 早川 朋一  
特許庁審判長 深沢 正志
特許庁審判官 鈴木 匡明
加藤 浩一
発明の名称 炭化珪素半導体装置  
代理人 有田 貴弘  
代理人 吉竹 英俊  
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