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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1339406
審判番号 不服2017-1364  
総通号数 222 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-06-29 
種別 拒絶査定不服の審決 
審判請求日 2017-01-31 
確定日 2018-04-12 
事件の表示 特願2013- 66659「半導体装置の製造方法」拒絶査定不服審判事件〔平成26年10月 6日出願公開、特開2014-192351〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成25年3月27日の出願であって,その手続の経緯は以下のとおりである。
平成27年 5月 7日 審査請求
平成28年 6月28日 拒絶理由通知(起案日)
平成28年 8月 2日 意見書及び手続補正書の提出
平成28年11月 9日 拒絶査定(起案日)
平成29年 1月31日 審判請求

第2 本願発明に対する判断
1 本願発明
本願の請求項1ないし4に係る発明は,平成28年8月2日に提出された手続補正書により補正された特許請求の範囲の記載からみて,その特許請求の範囲の請求項1ないし4に記載されている事項によって特定されるものであって,そのうち,請求項1に係る発明(以下「本願発明」という。)は,以下のとおりのものである。
「半導体基板の上に絶縁膜を形成する工程と,
前記絶縁膜の上にパターニングされたレジストを形成する工程と,
前記レジストをマスクとして前記絶縁膜をドライエッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程と,
前記エッチング工程の後に前記レジストを除去するレジスト除去工程と,
前記レジスト除去工程の後に前記絶縁膜に異方性ドライエッチングを施し前記開口の幅を広げる追加エッチング工程と,
前記追加エッチング工程の後に,前記開口の底面に露出した前記半導体基板,前記開口の側面に露出した前記絶縁膜の側面,及び前記絶縁膜の上にバリアメタルを形成する工程と,
スパッタ法により,前記バリアメタルの上に,前記開口を充填しかつ前記バリアメタルを覆うように金属膜を形成する工程と,
前記金属膜の一部を,前記金属膜の上面と前記バリアメタルの上面が1つの平坦面を形成するようにエッチングする工程と,
スパッタ法により,前記金属膜と同じ材料で,前記平坦面の上にエミッタ電極を形成する工程と,を備え,
前記半導体基板にはゲートトレンチが形成され,
平面視で前記ゲートトレンチの一部と前記金属膜の下端が重なることを回避しつつ,平面視で前記ゲートトレンチの一部と前記金属膜の上端が重なることを特徴とする半導体装置の製造方法。」

2 引用例の記載事項と引用発明
(1)引用例1
本願の出願前に頒布され,原査定の根拠となった平成28年6月28日付けの拒絶理由通知において引用された特開2005-259904号公報(以下「引用例1」という。)には,「半導体装置」(発明の名称)に関して,図1?図56とともに,以下の事項が記載されている(下線は,参考のため,当審において付したものである。以下同様である。)。
ア 「【技術分野】
【0001】
本発明は,例えばパワーMOSFET(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置に関する。」

イ 「【発明を実施するための最良の形態】
【0009】
電力用半導体装置の半導体チップにおいて,パワーMOSFETの場合,各セルのソース領域に対応して電極膜が設けられており,IGBTの場合,各セルのエミッタ領域に対応して電極膜が設けられている。これらの電極膜と外部(半導体チップが搭載されるリードフレームや基板等)との接続にはボンディングワイヤが広く利用されている。しかし,各電極膜に対応してボンディングワイヤが設けられているため,電極膜と外部との接続部の抵抗(いわゆるパッケージ抵抗)が大きくなる傾向にある。
【0010】
そこで,パッケージ抵抗を下げる目的で,これらの電極膜に共通接続された板状のストラップ電極を,ボンディングワイヤの替りに用いることがある。本発明の実施形態は,このようなストラップ電極板を備える電力用半導体装置を前提とする。
【0011】
本発明の実施形態を以下の項目に分けて説明する。
【0012】
[第1実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の動作)
(第1実施形態の主な効果)
(電力用半導体装置の製造方法)
[第2実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第3実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第4実施形態]
[第5実施形態]
[第6実施形態]
[第7実施形態]
なお,各実施形態を説明する図において,既に説明した図の符号で示すものと同一のものについては,同一符号を付すことにより説明を省略する。
【0013】
[第1実施形態]
第1実施形態に係る電力用半導体装置は,トレンチゲート構造のパワーMOSFETである(U-MOS)。第1実施形態の主な特徴は,ゲート引回配線をポリシリコン部及びこれと水平面内方向に隣接して形成されたメタル部により構成した点である。なお,第1実施形態はゲート絶縁膜がシリコン酸化膜を含むMOS型であるが,本発明の実施形態はこれに限定されず,ゲート絶縁膜がシリコン酸化膜以外の絶縁膜(例えば高誘電体膜)からなるMIS(Metal Insulator Semiconductor)型にも適用される。
……(中略)……
【0017】
図2に示すMOSFETの形成領域では,n^(-)型シリコン領域19がドリフト領域23となり,p型シリコン領域21がボディ領域25となる。ボディ領域25の上のエピタキシャル層17には,n^(+)型のソース領域27が形成されている。n^(+)型シリコン基板15はドレイン領域29として機能する。したがって,ソース領域27(第1半導体領域の一例)が半導体層3の一方の面側の半導体層3中に形成されており,ドレイン領域29(第2半導体領域の一例)が半導体層3の他方の面側の半導体層3中に形成されている,と言うことができる。
【0018】
図2に示すMOSFETの形成領域の半導体層3には,ソース領域27及びボディ領域25を貫通して,ドリフト領域23に至るゲート用トレンチ31が形成されている。トレンチ31の表面にはシリコン酸化膜からなるゲート絶縁膜33が形成されている。トレンチ31にはポリシリコンを含むゲート5が埋め込まれている。よって,ゲート5は,半導体層3の一方の面から半導体層3中に延びるゲート用トレンチ31内にゲート絶縁膜33を介して形成されていることになる。
【0019】
さらにトレンチ31内には,ゲート5上に積層されてゲート5と接続する埋込メタル35が埋め込まれている。埋込メタル35の底面35aは,ソース領域27(第1半導体領域の一例)の底面27aより上に位置している。」

ウ 「【0036】
(電力用半導体装置の製造方法)
第1実施形態に係る電力用半導体装置の製造方法について,図2,図3,図6?図21を用いて説明する。図6?図21のうち,A1-A2断面(MOSFETの形成領域)を示す図は図2と対応し,B1-B2断面(ゲート引回配線の形成領域)を示す図は図3と対応する。
【0037】
図6及び図7に示すように,エピタキシャル層17が形成されたn^(+)型シリコン基板15を準備する。シリコン基板15とエピタキシャル層17で半導体層3が構成される。MOSFETの形成領域(図6)において,n^(+)型シリコン基板15がドレイン領域(第2半導体領域の一例)29となる。
【0038】
MOSFETの形成領域(図6)を露出すると共にゲート引回配線の形成領域(図7)を覆うレジスト59を形成する。レジスト59をマスクとして,p型シリコン領域21の表層にn型のイオン注入をする。これにより,図6のp型シリコン領域21の表層にn^(+)型のソース領域(第1半導体領域の一例)27を形成する。その後,レジスト59を除去する。
【0039】
図8及び図9に示すように,ゲート用トレンチの形成領域に開口を有するレジスト61を半導体層3の上に形成する。レジスト61をマスクとして,ソース領域27及びボディ領域25を異方性エッチングする。これにより,ソース領域27及びボディ領域25を貫通して,ドリフト領域23に到達するゲート用トレンチ31を半導体層3に形成する。そして,レジスト61を除去する。
【0040】
図10及び図11に示すように,熱酸化により,ゲート用トレンチ31の表面にゲート絶縁膜33,ソース領域27及びp型シリコン領域21の上に絶縁膜37を形成する。ゲート絶縁膜33及び絶縁膜37はシリコン酸化膜からなる。次に,CVD(Chemical Vapor Deposition)により,半導体層3の一方の面を覆うようにポリシリコン膜63を形成する。ゲート用トレンチ31はポリシリコン膜63で埋められている。ポリシリコン膜63は,複数のゲート及びこれらに共通接続されたゲート引回配線となる。
【0041】
図12及び図13に示すように,MOSFETの形成領域(図12)に位置するポリシリコン膜63を露出すると共にゲート引回配線の形成領域(図13)に位置するポリシリコン膜63の上に所定の開口67を有するレジスト65を形成する。開口67は,ゲート引回配線のメタル部が形成される領域に対応する。レジスト65は,ゲート引回配線の形成領域に位置するポリシリコン膜63を部分的に覆うマスクパターンの一例である。
【0042】
レジスト65(マスクパターンの一例)をマスクにし,かつ絶縁膜37をエッチングストッパにして,ポリシリコン膜63を選択的に異方性エッチングする。これにより,ゲート用トレンチ31内にゲート5を形成すると共にゲート引回配線のポリシリコン部39を形成する。ゲート5の上面5aは,ソース領域27(第1半導体領域の一例)の底面27aよりも上でゲート用トレンチ31の入口31aよりも下に位置している。ポリシリコン部39はゲート引回配線の形成領域に部分的に形成されている。その後,レジスト65を除去する。
【0043】
図14及び図15に示すように,例えばスパッタリングにより,アルミニウムや銅からなるメタル膜69を半導体層3の一方の面の全面に形成する。これにより,ゲート5上のゲート用トレンチ31がメタル膜69で埋まる。
【0044】
図16及び図17に示すように,メタル膜69をエッチバック(選択的除去の一例)する。これにより,ゲート5の上面5aとゲート用トレンチの入口31a(図12)との間のスペースに埋込メタル35を形成し,ポリシリコン部39の間のスペースにメタル部41を形成する。言い換えれば,ゲート用トレンチ31にゲート5の上に位置する埋込メタル35を形成すると共にゲート引回配線の形成領域の残りの部分にゲート引回配線7のメタル部41を形成する。なお,メタル膜69の選択的除去にCMP(Chemical Mechanical Polishing)を用いてもよい。
【0045】
図18及び図19に示すように,例えばCVDによりシリコン酸化膜からなる層間絶縁膜43を半導体層3の一方の面の全面に形成する。これにより,ゲート引回配線7及び複数のゲート5が層間絶縁膜43で覆われる。ゲート5間に開口を有するレジスト71を層間絶縁膜43の上に形成する。レジスト71をマスクにして,層間絶縁膜43及び絶縁膜37を異方性エッチングにより選択的に除去する。これにより,ソース領域27に到達するコンタクトホール73を形成する。そして,レジスト71を除去する。
【0046】
図20及び図21に示すように,例えばスパッタリングにより,電極膜11となるアルミニウム膜をコンタクトホール73が埋まるように,層間絶縁膜43の上に形成する。このアルミニウム膜をエッチバックすることにより,コンタクトホール73に電極膜11を形成する。これにより,ソース領域27と接続する電極膜11が層間絶縁膜43中に形成される。
【0047】
図2及び図3に示すように,例えばスパッタリングによりアルミニウムからなる下敷メタル45を層間絶縁膜43の上に形成する。下敷メタル45は電極膜11に共通接続されている。下敷メタル45の上にストラップ電極板13を配置する。これにより,ゲート引回配線7の上の層間絶縁膜43を覆いかつ複数の電極膜11を覆うように,ストラップ電極板13が配置される。
【0048】
次に,圧着によりストラップ電極板13を複数の電極膜11に共通接続する。詳しくは,ストラップ電極板13を下敷メタル45に押し付けながら,ストラップ電極板13に熱又は超音波を加えることにより,ストラップ電極板13を下敷メタル45に取り付ける。
【0049】
第1実施形態は図3に示す構造のゲート引回配線7を備えるため,ストラップ電極板13を下敷メタル45に押し付ける際に,ゲート引回配線7上の層間絶縁膜43にクラックが発生するのを防止できる。」

エ 「【0084】
[第7実施形態]
第7実施形態に係る電力用半導体装置は,トレンチゲート構造のIGBT(U-IGBT)を備える。図55は,この電力用半導体装置95に備えられるIGBTの断面構造を示す図であり,図2と対応する。図56は電力用半導体装置95に備えられるゲート引回配線の断面構造を示す図であり,図3と対応する。
【0085】
第7実施形態はIGBTなので,図2及び図3に示す構造にコレクタ領域として機能するp^(+)型シリコン領域97(第2半導体領域の一例)が追加される。また,ソース領域27(図2)は,第1半導体領域の一例であるエミッタ領域99(図55)となる。」

オ 図6には,n^(+)型層15(あるいは29)の上に,n^(-)型層19(あるいは23),p型層21(あるいは25),n^(+)型層27がこの順で積層されていることが記載されている。
そして,図16には,n^(+)型層及びp型層を貫通してn^(-)型層に至るトレンチ31が形成されて,前記n^(+)型層と前記トレンチ31の表面を覆うように絶縁膜が形成され,前記絶縁膜で覆われた前記トレンチ31の内部にゲート5及び埋込メタル35が埋め込まれている構造が示されている。
また,図20には,上記の構造の上に,層間絶縁膜43と,当該層間絶縁膜43に形成された開孔に埋め込まれた電極膜11とが形成され,前記層間絶縁膜43の上面と前記電極膜11の上面は,1つの平坦面を形成していることが記載されている。

カ 以上のア?オから,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。
「n^(+)型シリコン基板の上に,n^(-)型層,p型層,n^(+)型層をこの順で積層し,前記n^(+)型層及び前記p型層を貫通して前記n^(-)型層に至るゲート用トレンチを形成し,前記n^(+)型層と前記ゲート用トレンチの表面を覆うように絶縁膜を形成し,前記絶縁膜で覆われた前記ゲート用トレンチの内部にゲート及び埋込メタルを埋め込んだ構造を形成する工程と,
前記構造の一方の面の全面に,CVDによりシリコン酸化膜からなる層間絶縁膜を形成する工程と,
前記ゲート間に開口を有するレジストを前記層間絶縁膜の上に形成する工程と,
前記レジストをマスクにして,前記層間絶縁膜を異方性エッチングにより選択的に除去することにより,前記n^(+)型層に到達するコンタクトホールを形成する工程と,
前記レジストを除去する工程と,
スパッタリングにより,電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように前記層間絶縁膜の上に形成する工程と,
前記アルミニウム膜をエッチバックすることにより,コンタクトホールに電極膜を形成し,これにより,前記n^(+)型層と接続する前記電極膜を前記層間絶縁膜中に形成する工程と,
アルミニウムからなり,前記電極膜に接続される下敷メタルを前記層間絶縁膜の上にスパッタリングにより形成する工程と,
を備えることを特徴とする電力用半導体装置の製造方法。」

(2)引用例2
本願の出願前に頒布され,原査定の根拠となった平成28年6月28日付けの拒絶理由通知において引用された特開平4-251926号公報(以下「引用例2」という。)には,「半導体装置の製造方法」(発明の名称)に関して,図1?図4とともに,以下の事項が記載されている。
ア 「【0001】
【産業上の利用分野】本発明は,半導体装置の多層配線間のスルーホールの配線カバレッジ性の改善のために,ドライエッチング方式を利用してスルーホールをテーパー加工する技術に関する。」

イ 「【0008】
【発明が解決しようとする課題】従って,配線材料形成前の形状を安定化する必要性があるが,本発明では,RIE装置でのスルーホール加工において,エッチングガスの種類やエッチング条件を変えて,通常のRIEモードとフォトレジスト剥離モードとテーパー形成モードとを組合わせることにより,再現性の良いスルーホール形状を得ることを目的とする。」

ウ 「【0009】
【課題を解決するための手段】図1は本発明の原理説明図である。図において,1は下層配線膜,2は絶縁膜,3はレジスト膜,4は弗素系ガス,5はスルーホール,6は酸素ガス,7は不活性ガス,8は上層配線膜である。
【0010】第一段階として,通常のRIEエッチング状態で,下層配線材料が露出するまで,マスクであるレジスト膜に忠実に異方性エッチングを行う。次に,同一のチャンバ内で酸素のみのプラズマによりレジスト膜を除去する。
【0011】最後に,不活性ガスのプラズマによりスルーホールの上縁角を丸めてスルーホールの加工を終了する。即ち,本発明の目的は,半導体基板上の層間絶縁膜のスルーホール形成において,図1(a)に示すように,下層配線膜1上に絶縁膜2を被覆し, 該絶縁膜2上にスルーホール形成部を開口したレジスト膜3を形成する工程と,図1(b)に示すように,該レジスト膜3をマスクとし,弗素系ガス4を用いて該絶縁膜2を反応性イオンエッチングにより異方性エッチングして,該絶縁膜2にスルーホール5を開口する工程と,図1(c)に示すように,酸素ガス6を用いて,該レジスト膜3をアッシングして除去する工程と,図1(d)に示すように,不活性ガス7を用いて該絶縁膜2の異方性エッチングを行ない,該スルーホール5の上縁を削る工程と,しかる後,図1(e)に示すように,上層配線膜(8)を被覆する工程とを含むことにより達成される。」

(3)引用例3
本願の出願前に頒布され,原査定の根拠となった平成28年6月28日付けの拒絶理由通知において引用された特開2003-318396号公報(以下「引用例3」という。)には,「縦型MOSFETとその製造方法」(発明の名称)に関して,図1?図11とともに,以下の事項が記載されている。
ア 「【0001】
【発明の属する技術分野】本発明はセルの小型化を図った縦型MOSFETに関し,特にU字型のトレンチ溝にゲート電極を形成したMOSFET(UMOSFET)とその製造方法を提供するものである。」

イ 「【0013】
【課題を解決するための手段】本発明は,半導体基板に設けられたトレンチ型のゲートで囲まれた領域にユニットセルが構成され,当該ユニットセル内にベース層及びソース層が形成され,当該ユニットセルの中央に基板の表面側からソース層及びベース層にわたってトレンチ型のコンタクトが形成され,基板の表面にコンタクトにつながるソース電極が形成され,基板の裏面にドレイン電極が形成されているUMOSFETにおいて,コンタクトはベース層の不純物濃度のピーク深さと異なる深さに形成され,かつコンタクトの底部にベースコンタクト層が形成されていることを特徴とする。
【0014】ここで,半導体基板の表面からのコンタクトの深さdと,同じく半導体基板の表面からのベース層の不純物濃度のピークの深さzとの間には,d≦z-0.1μmまたはd≧z+0.1μmの関係を有する。また,コンタクトの側壁にはベースコンタクト層が形成されていない。なお,コンタクトの底面及び側壁には金属シリサイドが形成されていることが好ましい。また,コンタクト内には金属が埋設されて表面が平坦化され,この平坦化された表面上にソース電極が形成されてその表面が平坦化される。さらに,コンタクトは表面から裏面側に向けて開口寸法が徐々に低減するテーパ状に形成される。
【0015】本発明の製造方法は,UMOSFETの製造方法において,ソース層及びベース層にトレンチ型のコンタクトを形成するためのコンタクトホールをベース層の不純物濃度のピーク深さと異なる深さに形成した後,当該コンタクトホールの内面に酸化膜を形成し,当該酸化膜を介して前記コンタクトホールの底面に不純物をイオン注入してベースコンタクト層を形成することを特徴とする。
【0016】ここで,コンタクトホールは表面から裏面側に向けて開口寸法が徐々に低減するテーパ状に形成する。また,当該コンタクトホールの底面に対して垂直方向,あるいは垂直方向から若干傾いた角度方向からイオン注入する。また,コンタクトホールの底面及び側壁に金属シリサイドを形成する工程を含むことが好ましい。さらに,コンタクトホールを形成した後,当該コンタクトホール内に金属を埋設し,かつ当該金属の表面を平坦化した後にソース電極を形成する工程を含むことが好ましい。」

ウ 「【0019】図3(a)は本発明の第1の実施形態の断面図であり,N^(+)型シリコン基板1表面に形成されたN^(-)型エピタキシャル層2表面に,P型ベース層9,N^(+)型ソース層10が形成され,P型ベース層9を貫通してN^(-)型エピタキシャル層2にするトレンチ6内には,ゲート酸化膜7及びポリシリコン8が埋め込まれている。ゲート電極となるポリシリコン8上には層間酸化膜11が形成され,隣接するトレンチゲート間にはN^(+)型ソース層10を貫通してP型ベース層9に達する所要深さのコンタクトホール12が形成されている。コンタクトホール12直下にはP^(+)型ベースコンタクト層14が形成されている。コンタクトホール12内には層間酸化膜11上にまで延在するバリアメタル16が堆積され,その表面上のコンタクトホール12の直上部分にはW17が埋め込まれ,さらにその表面上にはソース電極18が形成されている。またN^(+)型シリコン基板1の裏面にはドレイン電極19が形成されている。」

エ 「【0021】図4?図6は図2のUMOSFETの製造方法を説明するための工程断面図である。まず,図4(a)に示すように,N^(+)型シリコン基板1表面に,N^(-)型エピタキシャル層2を成長させる。
……(中略)……
【0026】次に,図5(b)に示すように,CVDにより0.5?1μmの厚さで層間酸化膜11を堆積する。層間酸化膜としては,TEOS(テトラエトキシシラン)ガスを用いたSiO_(2)やBPSG(ボロンリンケイ酸ガラス)が一般的である。次に,図5(c)に示すように,フォトリソグラフィーによりパターニングを行い,層間酸化膜11のエッチングを行い,連続してN^(+)型ソース層10を貫通してP型ベース層9まで達する深さにシリコンをエッチングして,コンタクトホール12を形成する。ここで,シリコン表面からコンタクトホール12の底部までの深さdは,図3(b)に示したX-X’線でのP型ベース層9の不純物濃度プロファイルによるピーク深さzとの関係において,当該ピーク深さzと異なる深さにすることが好ましい。特に,d≦z-0.1μmまたはd≧z+0.1μmとすることが好ましい。
【0027】また,前記コンタクトホール12において,図7(a)に示すように,シリコン表面であるN^(+)型ソース層10表面とコンタクトホール12のなすテーパ角度θ1は,θ1<90°,また,コンタクトホール12の底部と側壁のなすテーパ角度θ2は,θ2<90°であることが望ましい。これは,後でソース電極またはそれに接続される材料を埋め込む際のカバレッジを考慮してのことであり,θ1,θ2ともに小さい程,埋め込みは容易となる。ただし,θ1,θ2が小さ過ぎると,逆に埋め込み材料にボイドができたり,また,トレンチ6とコンタクトホール12の間隔が狭くなりゲート・ソース間ショートが起きやすくなるなどの弊害があるため,その点では,θ1>80°,θ2>80°が許容範囲となる。
【0028】次に,図5(d)に示すように,CVDにより酸化膜13を5?30nmの厚さで堆積後,BF_(2)イオンの注入を及び窒素雰囲気での熱処理による活性化を行い,P^(+)型ベースコンタクト層14をコンタクトホール12の底部下に形成する。この時,熱処理をかけすぎると,不純物が横方向と下方向に拡散が進み,P^(+)型ベースコンタクト層が拡がってしまうため,イオンの活性化に必要な最小限の熱処理時間,温度に抑える必要がある。例えば,BF_(2)イオンを,15?80keVのエネルギー,5E14?5E15/cm^(2)のドーズ量で注入し,800?900℃,数分?数10分の熱処理,または900?1050℃,数秒?数10秒のRTA(Rapid Thermal Anealling)を行う。
【0029】次に,前記酸化膜13を除去した後,図6(a)に示すように,スパッタによりTiとTiN(窒化チタン)からなるバリアメタル16を堆積した後,CVDによりW17を堆積する。W17の厚さは,コンタクトホール12の開口幅以上にする。次に,図6(b)に示すように,W17をエッチバックしてコンタクトホール12内にプラグ状に残す。次に,図6(c)に示すように,スパッタによりAlSi(アルミシリコン)またはAlSiCu(アルミ銅シリコン)を堆積し,ソース電極18を形成する。」

オ 図6には,バリアメタル16が,N^(+)型ソース層10と,トレンチゲートの上方に設けられて側面がコンタクトホール12の側面となる層間絶縁層11の側面及び上面の上とに,形成されていること,前記層間絶縁層11上の前記バリアメタル16の上面と前記コンタクトホール12に埋め込まれたタングステン17の上面とで平坦面を形成していること,がそれぞれ示されている。

(4)引用例4
本願の出願前に頒布され,原査定の根拠となった平成28年6月28日付けの拒絶理由通知において引用された特開2011-249491号公報(以下「引用例4」という。)には,「電力用半導体装置」(発明の名称)に関して,図1?図36とともに,以下の事項が記載されている。
ア 「【技術分野】
【0001】
本発明は,IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)などの電力用半導体装置に関し,特に素子破壊を防いで信頼性を向上することができる電力用半導体装置に関する。」

イ 「【0010】
実施の形態1.
図1は,実施の形態1に係る電力用半導体装置を示す断面図である。n型半導体基板10はSiからなり,互いに対向する第1の主面と第2の主面を有する。n型半導体基板10の第1の主面にp型半導体層12が形成されている。p型半導体層12の表面の一部にn+半導体層14が形成されている。n+半導体層14とp型半導体層12を貫通してn型半導体基板10に達するトレンチ溝16が形成されている。トレンチ溝16内にゲート絶縁膜18を介してゲート電極20が埋設されている。層間絶縁膜22がゲート電極20を覆っている。
【0011】
n型半導体基板10の第1の主面に複数のセル領域24が形成されている。各セル領域24は,n+半導体層14及びp型半導体層12と,ゲート電極20と,層間絶縁膜22とを有する。各セル領域24において層間絶縁膜22とn+半導体層14及びp型半導体層12との間に段差が存在する。
【0012】
複数のセル領域24上にエミッタ電極26が形成されている。エミッタ電極26はn+半導体層14及びp型半導体層12に接続されている。ゲート電極20は層間絶縁膜22によりエミッタ電極26に対して絶縁されている。n型半導体基板10の第2の主面にn+半導体層28とp型コレクタ層30が形成されている。第2の主面上にコレクタ電極32が形成されている。
【0013】
エミッタ電極26は,n型半導体基板10上に順次形成されたバリアメタル26aと,第1の金属膜26bと,高強度金属膜26cと,第2の金属膜26dとを有する。ここで,加工性やワイヤ接続の容易性から,第1の金属膜26b及び第2の金属膜26dはAlを95%以上有する金属からなる。一方,バリアメタル26a及び高強度金属膜26cは,Ti,W,Mo,Vなどの高融点金属又は高融点金属の導電性化合物からなる。従って,高強度金属膜26cは第2の金属膜26dよりも強度が高い。
【0014】
本実施の形態の効果について比較例と比較しながら説明する。図2は,比較例に係る電力用半導体装置を示す断面図である。比較例では,エミッタ電極34は,Alを95%以上有する1つの膜だけからなる。このエミッタ電極34にワイヤを超音波接続する際にエミッタ電極34が変形して,層間絶縁膜22やセル領域24などの素子が破壊される場合がある。
【0015】
一方,本実施の形態でも,エミッタ電極26にワイヤを超音波接続する際に第2の金属膜26dは変形する。しかし,第2の金属膜26dよりも強度が高い高強度金属膜26cが存在するため,第1の金属膜26bの変形は抑制される。従って,ワイヤ接続による層間絶縁膜22やセル領域24へのダメージを緩和できる。また,アウタリードを主電極に直接に圧接やはんだ接続する場合でも,熱ストレスによる素子破壊を防ぐことができる。よって,素子破壊を防いで信頼性を向上することができる。
【0016】
また,第1の金属膜26bの下に高融点金属又は高融点金属の導電性化合物からなるバリアメタル26aを設けることで,MOSFETやIGBTなどの微細パターンを有する半導体装置において電極によるSi食われを防止できる。」

ウ 図1?3には,バリアメタル26aが,p型半導体層12とn+半導体層14の上と,及び,トレンチ溝16内に埋設されたゲート電極20の上方に設けられた層間絶縁膜22の側面と上面の上とに,形成されていることが示されている。

3 対比
(1)本願発明と引用発明との対比
本願発明と,引用発明とを対比する。
ア 本願明細書には,段落【0023】に,「ここでの半導体基板は,先に述べているとおりn-層10,pベース層11,n+エミッタ領域13,ゲートトレンチ12,14,及び絶縁膜16,18を備える。」と記載されている。
そうすると,引用発明の「n^(+)型シリコン基板の上に,n^(-)型層,p型層,n^(+)型層をこの順で積層し,前記n^(+)型層及び前記p型層を貫通して前記n^(-)型層に至るゲート用トレンチを形成し,前記n^(+)型層と前記ゲート用トレンチの表面を覆うように絶縁膜を形成し,前記絶縁膜で覆われた前記ゲート用トレンチの内部にゲート及び埋込メタルを埋め込んだ構造」は,本願発明の「半導体基板」に相当する。
したがって,引用発明の「前記構造の一方の面の全面に,CVDによりシリコン酸化膜からなる層間絶縁膜を形成する工程」は,本願発明の「半導体基板の上に絶縁膜を形成する工程」に相当する。

イ 引用発明の「前記ゲート間に開口を有するレジストを前記層間絶縁膜の上に形成する工程」は,本願発明の「前記絶縁膜の上にパターニングされたレジストを形成する工程」に相当する。

ウ 引用発明の「前記レジストをマスクにして,前記層間絶縁膜を異方性エッチングにより選択的に除去することにより,前記n^(+)型層に到達するコンタクトホールを形成する工程」と,本願発明の「前記レジストをマスクとして前記絶縁膜をドライエッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程」とは,「前記レジストをマスクとして前記絶縁膜」を「エッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程」である点で共通する。

エ 引用発明の「コンタクトホールを形成する工程」において「マスク」として利用した「前記レジストを除去する工程」は,本願発明の「前記エッチング工程の後に前記レジストを除去するレジスト除去工程」に相当する。

オ 引用発明の「スパッタリングにより,電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように前記層間絶縁膜の上に形成する工程」と,本願発明の「スパッタ法により,前記バリアメタルの上に,前記開口を充填しかつ前記バリアメタルを覆うように金属膜を形成する工程」とは,「スパッタ法により」,「前記開口を充填」するように「金属膜を形成する工程」である点で共通する。

カ 引用発明の「前記アルミニウム膜をエッチバックすることにより,コンタクトホールに電極膜を形成し,これにより,前記n^(+)型層と接続する前記電極膜を前記層間絶縁膜中に形成する工程」において,「エッチバック」はエッチングにより平らな面を形成する手法であることは,当業者の技術常識である。
加えて,引用例1の図20からは,前記「アルミニウム膜をエッチバック」した状態では,第2の2(1)オで指摘したように,層間絶縁膜43の上面と電極膜11の上面が1つの平坦面を形成していることが把握できる。
したがって,引用発明の「前記アルミニウム膜をエッチバックすることにより,コンタクトホールに電極膜を形成し,これにより,前記n^(+)型層と接続する前記電極膜を前記層間絶縁膜中に形成する工程」と,本願発明の「前記金属膜の一部を,前記金属膜の上面と前記バリアメタルの上面が1つの平坦面を形成するようにエッチングする工程」とは,「前記金属膜の一部を,前記金属膜の上面」が一部となって「1つの平坦面を形成するようにエッチングする工程」である点で共通する。

キ 引用発明において,「下敷メタル」は「電極膜」を介して「n^(+)型層」に接続されている。そして,第2の2(1)イで摘記した引用例1の「n^(+)型のソース領域27」(段落【0017】」という記載を参酌すれば,前記「下敷メタル」は引用発明の「電力用半導体装置」において,ソース電極として機能しているものと解される。
そして,前記「下敷メタル」は「前記層間絶縁膜の上」に形成されるから,前記カで指摘した平坦面の上に形成されていると認められる。
したがって,引用発明の「アルミニウムからなり,前記電極膜に接続される下敷メタルを前記層間絶縁膜の上にスパッタリングにより形成する工程」と,本願発明の「スパッタ法により,前記金属膜と同じ材料で,前記平坦面の上にエミッタ電極を形成する工程」とは,「スパッタ法により,前記金属膜と同じ材料で,前記平坦面の上」に「電極を形成する工程」である点で共通する。

ク 引用発明において,前記「構造」に「前記n^(+)型層及び前記p型層を貫通して前記n^(-)型層に至るゲート用トレンチを形成し」ていることは,本願発明の「前記半導体基板にはゲートトレンチが形成され」ることに相当する。

ケ 引用発明において,「電極膜」は,「前記ゲート間に開口を有するレジスト」を「マスクにして」形成した「コンタクトホール」に埋め込まれている。そして,「前記絶縁膜で覆われた前記ゲート用トレンチの内部」に「前記ゲート」は埋め込まれている。
そうすると,引用発明において「コンタクトホール」は「前記ゲート間に開口を有するレジスト」に基づいて形成されているから,引用発明の「電力用半導体装置」を「平面視」すると,「ゲート用トレンチ」と前記「電極膜」の下端が重なることが回避されていることは,明らかである。

コ そして,引用発明の「電力用半導体装置の製造方法」は,以下の相違点を除き,本願発明の「半導体装置の製造方法」に相当する。

(2)一致点と相違点
以上から,本願発明と引用発明とは,以下の点で一致するとともに,以下の点で相違する。
<<一致点>>
「半導体基板の上に絶縁膜を形成する工程と,
前記絶縁膜の上にパターニングされたレジストを形成する工程と,
前記レジストをマスクとして前記絶縁膜をエッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程と,
前記エッチング工程の後に前記レジストを除去するレジスト除去工程と,
スパッタ法により,前記開口を充填するように金属膜を形成する工程と,
前記金属膜の一部を,前記金属膜の上面が一部となって1つの平坦面を形成するようにエッチングする工程と,
スパッタ法により,前記金属膜と同じ材料で,前記平坦面の上に電極を形成する工程と,を備え,
前記半導体基板にはゲートトレンチが形成され,
平面視で前記ゲートトレンチの一部と前記金属膜の下端が重なることを回避することを特徴とする半導体装置の製造方法。」

<<相違点>>
<<相違点1>>
本願発明は「前記絶縁膜をドライエッチングして」いるのに対して,引用発明は「前記層間絶縁膜を異方性エッチングにより選択的に除去」している点。
<<相違点2>>
本願発明は「前記レジスト除去工程の後に前記絶縁膜に異方性ドライエッチングを施し前記開口の幅を広げる追加エッチング工程」を備えるのに対して,引用発明は,そのような工程を備えていない点。
<<相違点3>>
本願発明は「前記追加エッチング工程の後に,前記開口の底面に露出した前記半導体基板,前記開口の側面に露出した前記絶縁膜の側面,及び前記絶縁膜の上にバリアメタルを形成する工程」を備えるのに対して,引用発明は,そのような工程を備えていない点。
<<相違点4>>
本願発明は「スパッタ法により,前記バリアメタルの上に,前記開口を充填しかつ前記バリアメタルを覆うように金属膜を形成する」のに対して,引用発明は「スパッタリングにより,電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように前記層間絶縁膜の上に形成する」点。
<<相違点5>>
本願発明は「前記金属膜の一部を,前記金属膜の上面と前記バリアメタルの上面が1つの平坦面を形成するようにエッチングする」のに対して,引用発明は「前記アルミニウム膜をエッチバックすることにより,コンタクトホールに電極膜を形成し,これにより,前記n^(+)型層と接続する前記電極膜を前記層間絶縁膜中に形成する」点。
<<相違点6>>
本願発明は「前記金属膜と同じ材料」で「エミッタ電極を形成する」のに対して,引用発明は「アルミニウム」により「下敷メタル」を「形成する」点。
<<相違点7>>
本願発明は「平面視で前記ゲートトレンチの一部と前記金属膜の上端が重なる」のに対して,引用発明は,そのような特徴を備えていない点。

4 当審の判断
(1)相違点1について
ア エッチング技術はウェットエッチングとドライエッチングに大別されるが,半導体製造では,エッチングパターン寸法の微細化や高精度化の要求に伴い,微細加工が可能なドライエッチングがその中心的役割を果たしている。
そして,引用発明の「異方性エッチング」は,「前記層間絶縁膜」を「選択的に除去することにより,前記n^(+)型層に到達するコンタクトホールを形成する」ものであることを考慮すると,引用発明の「異方性エッチング」にドライエッチングを採用することは,当業者が普通になし得るものである。

イ なお,本願明細書の段落【0037】には,「エッチング工程及び追加エッチング工程では,ウェットエッチングを採用できないことを説明する。図3に示すレジスト100を形成した後にウェットエッチングを実施するとレジスト100の下のエッチングが進むアンダーカットが起こる。」と記載されている。
ここで,異方性エッチングは所定の方向にだけエッチングしたいときに使われることは当業者の技術常識であることを考慮すると,「エッチングを実施するとレジスト100の下のエッチングが進むアンダーカット」が起こらないという効果は,「前記層間絶縁膜を異方性エッチングにより選択的に除去する」という引用発明も有していると認められる。

(2)相違点2及び7について
ア 引用発明において,「層間絶縁膜」の厚さが大きくなると,当該「層間絶縁膜を異方性エッチングにより選択的に除去する」ことにより形成される「コンタクトホール」のアスペクト比が大きくなるから,この場合,前記「コンタクトホール」を「電極膜となるアルミニウム膜」で埋めることが困難になり,前記「電極膜」のカバレッジが問題になることは,当業者であれば容易に察知できたものと認められる。
そして,「電極膜となるアルミニウム膜」のカバレッジを改善することは,引用発明が当然に有する技術的課題であると認められる。

イ 一方,第2の2(3)ア,エで摘記したように,引用例2には,半導体基板上の層間絶縁膜をレジスト膜をマスクとする反応性イオンエッチングにより異方性エッチングしてスルーホールを開口する工程と,該レジスト膜を除去する工程と,不活性ガスを用いて該層間絶縁膜の異方性エッチングを行なって該スルーホール5の上縁を削ることでテーパー加工する工程とを実施することで,スルーホールの配線カバレッジ性を改善するとともに,再現性の良いスルーホール形状を得ることが記載されている。
そして,引用例3には,トレンチゲートを有するMOSFETにおいても「層間酸化膜11のエッチングを行い,連続してN^(+)型ソース層10を貫通してP型ベース層9まで達する深さにシリコンをエッチングして,コンタクトホール12を形成する。」(段落【0026】)に際し「ソース電極またはそれに接続される材料を埋め込む際のカバレッジを考慮」して「シリコン表面であるN^(+)型ソース層10表面とコンタクトホール12のなすテーパ角度θ1は,θ1<90°……であることが望ましい。」(段落【0027】)と記載されている。

ウ そうすると,引用例2と同様に「前記レジストをマスクにして,前記層間絶縁膜を異方性エッチングにより選択的に除去する」ことにより「コンタクトホールを形成する工程」と「前記レジストを除去する工程」とを実施している引用発明において,その後,引用例2のように,「層間絶縁膜」の異方性エッチングを行なって「コンタクトホール」の上縁を削ることでテーパー加工するという工程を追加することで,前記「コンタクトホール」に埋める「電極膜」のカバレッジ性を改善することは,当業者が容易に想到し得たものと認められる。

エ このとき,前記「コンタクトホール」の上縁をどの程度削り,当該「コンタクトホール」の上縁の開口幅をどの程度拡げるかは,当業者であれば,当該上縁を削る前の「コンタクトホール」のアスペクト比等に応じて適宜設定し得たものと認められる。
したがって,引用発明において,平面視で「ゲート用トレンチ」の一部と「電極膜」の上端が重なるように,前記「コンタクトホール」の上縁を削ることは,当業者が適宜なし得たものと認められる。

オ そして,本願明細書の記載を参照しても,「平面視で前記ゲートトレンチの一部と前記金属膜の上端が重なる」ことに臨界的な意義があることは記載も示唆もされていない。

カ 以上から,引用例2ないし引用例3に記載された技術的事項を参酌すれば,引用発明を相違点2及び7に係る構成とすることは,当業者が容易に想到し得たものと認められる。

(3)相違点3ないし5について
ア 引用発明において,「コンタクトホール」は「前記n^(+)型層に到達」しているから,前記「コンタクトホール」に埋め込まれた「電極膜となるアルミニウム膜」は「前記n^(+)型層」と直接に接触している。
そうすると,アルミニウムがシリコンに拡散しやすい材料であることを考慮すると,前記「電極膜となるアルミニウム膜」と「前記n^(+)型層」との間に拡散を防止する層を形成することが望ましいことは,当業者であれば当然に察知できたものと認められる。

イ ところで,第2の2(3)ア?オ及び第2の2(4)ア?ウで摘記したように,バリアメタルを,n^(+)半導体層の上と,トレンチゲートの上方に設けられた層間絶縁膜の側面と上面の上とに,形成することで,前記バリアメタルを,n^(+)半導体層とアルミニウムを主成分とする電極膜との間に設けることは,引用例3及び引用例4に記載され,周知技術である。

ウ そして,引用例3には,第2の2(3)エで摘記したように,「シリコン表面であるN^(+)型ソース層10表面とコンタクトホール12のなすテーパ角度θ1は,θ1<90°」(段落【0027】)であるように前記コンタクトホール12を形成することに加えて,その後,「スパッタによりTiとTiN(窒化チタン)からなるバリアメタル16を堆積した後,CVDによりW17を堆積する。……次に,図6(b)に示すように,W17をエッチバックしてコンタクトホール12内にプラグ状に残す。次に,図6(c)に示すように,スパッタによりAlSi(アルミシリコン)またはAlSiCu(アルミ銅シリコン)を堆積し,ソース電極18を形成する。」こと(段落【0029】)が記載されている。
また,引用例3には,第2の2(3)イで摘記したように「コンタクト内には金属が埋設されて表面が平坦化され,この平坦化された表面上にソース電極が形成されてその表面が平坦化される。」(段落【0014】)と記載され,上記の「W17をエッチバックしてコンタクトホール12内にプラグ状に残す」状態では,層間絶縁層11上のバリアメタル16の上面と前記コンタクトホール12に埋め込まれたタングステン17の上面とは一つの平坦面を形成することが記載されている。

エ 一方,引用例1には,第2の2(1)イで摘記したように「電極膜と外部との接続部の抵抗」を下げる目的で,本発明の実施形態は「これらの電極膜に共通接続された板状のストラップ電極」を備える電力用半導体装置を前提とすること(段落【0009】?【0010】),第2の2(1)ウで摘記したように「ストラップ電極板13を下敷メタル45に押し付けながら,ストラップ電極板13に熱又は超音波を加えることにより,ストラップ電極板13を下敷メタル45に取り付ける」こと(段落【0048】)が記載されている。ここで,「電極膜と外部との接続部の抵抗」を下げるためには,ストラップ電極板13と下敷メタル45との接触面積を大きくする必要があり,したがって,ストラップ電極板13を押し付ける下敷メタル45の上面が平坦面であることが望ましいことは自明である。
そうすると,引用発明の「下敷メタルを前記層間絶縁膜の上にスパッタリングにより形成する」下敷メタルの形成面も,平坦面であることが望ましいことは,第2の2(1)オで指摘した図20の記載を参酌すれば,引用例1に明示の記載で示唆されていると認められる。

オ したがって,引用発明に,トレンチゲートの上方に設けられた層間絶縁膜を開口することで形成したコンタクトホールの側面をテーパ面とする引用例3に記載された上記ウの技術を適用して,第2の4(2)ウで指摘した「コンタクトホール」の上縁を削ることでテーパー加工するという追加の工程の後で,「コンタクトホールを形成する」ことで露出した「前記n^(+)型層」の上面と前記「コンタクトホール」の側面に露出する「層間絶縁膜」の側面及び前記「層間絶縁膜」の上面とにバリアメタルを形成し,当該バリアメタルの上に「スパッタリングにより,電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように」形成した後,「前記アルミニウム膜をエッチバックすることにより,コンタクトホールに電極膜を形成し,これにより,前記n^(+)型層と接続する前記電極膜を前記層間絶縁膜中に形成する」ことで,前記バリアメタルの上面と前記「コンタクトホール」に形成した前記「電極膜」の上面とで一つの平坦面を形成させることは,当業者が容易に想到し得たものと認められる。

カ よって,相違点3ないし5に係る構成は,引用例3及び引用例4に記載された技術的事項を参酌すれば,引用発明から当業者が容易に発明をすることができたと認められる。

(4)相違点6について
ア 引用例1には,第2の2(1)エで摘記したように,「第7実施形態はIGBTなので,図2及び図3に示す構造にコレクタ領域として機能するp^(+)型シリコン領域97(第2半導体領域の一例)が追加される。また,ソース領域27(図2)は,第1半導体領域の一例であるエミッタ領域99(図55)となる。」(段落【0085】)と記載されている。

イ そうすると,引用発明の「電力用半導体装置」を,第2の2(1)エで摘記したように「IGBT」として形成することは,当業者が適宜なし得たことであり,この場合,引用発明の「下敷メタル」は,エミッタ電極として機能すると認められる。

ウ 以上から,引用発明を相違点6に係る構成にすることは,当業者が適宜なし得たものと認められる。

(5)判断のまとめ
以上検討したとおり,相違点1ないし7は,引用例2ないし引用例4に記載された技術的事項あるいは引用例1の記載を参酌すれば,引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
そして,本願発明の効果も,引用例2ないし引用例4に記載された技術的事項あるいは引用例1の記載を参酌すれば,引用発明から当業者が予期し得たものである。

第3 結言
以上のとおり,本願発明は,引用例2ないし引用例4に記載された技術的事項あるいは引用例1の記載を参酌すれば,引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。
したがって,本願は,他の請求項について検討するまでもなく,拒絶すべきものである。

よって,結論のとおり審決する。
 
審理終結日 2018-02-06 
結審通知日 2018-02-13 
審決日 2018-02-26 
出願番号 特願2013-66659(P2013-66659)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 綿引 隆  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
鈴木 匡明
発明の名称 半導体装置の製造方法  
代理人 高橋 英樹  
代理人 高田 守  
代理人 久野 淑己  
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