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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1339631
審判番号 不服2016-8946  
総通号数 222 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-06-29 
種別 拒絶査定不服の審決 
審判請求日 2016-06-15 
確定日 2018-04-18 
事件の表示 特願2014- 56599「マルチ窪みのシャロートレンチアイソレーションを有する集積回路」拒絶査定不服審判事件〔平成26年 6月19日出願公開、特開2014-112738〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成22年10月15日(パリ条約による優先権主張2009年10月16日 米国,2010年7月16日 米国)に出願した特願2010-232689号の一部を平成26年3月19日に新たな外国語書面出願としたものであって,その手続の経緯は以下のとおりである。

平成26年 3月19日 上申書の提出
平成27年 3月30日 拒絶理由通知(起案日)
平成27年 7月 6日 意見書及び手続補正書の提出
平成28年 2月 8日 拒絶査定(起案日)
平成28年 6月15日 審判請求書及び手続補正書の提出
平成28年12月15日 上申書の提出
平成29年 1月10日 上申書の提出
平成29年 2月21日 補正の却下の決定及び当審よりの拒絶理由
通知(起案日)
平成29年 8月25日 意見書及び手続補正書の提出


第2 本願発明
本願の請求項1ないし2に係る発明は,平成29年8月25日に提出された手続補正書により補正された特許請求の範囲の記載からみて,その特許請求の範囲の請求項1ないし2に記載される事項により特定されるとおりのものであって,そのうち,請求項1に係る発明(以下「本願発明」という。)は次のとおりである。

「基板と,
前記基板に互いに空間を開けて形成される,第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造,および前記第一深さとは異なる第二深さに形成された一対の第二STI構造と,
前記一対の第一STI構造および前記一対の第二STI構造を充填する酸化物充填物と,
前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板に,前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる半導体素子と,
を具備する集積回路。」


第3 当審よりの拒絶理由通知の概要
平成29年2月21日付けで当審より通知した拒絶理由通知(以下「当審拒絶理由通知」という。)の概要は,次のとおりである。
「第3 拒絶の理由
1 この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第1号に規定する要件を満たしていない。



(1)請求項1について
ア 請求項1には,「第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造,および前記第一深さとは異なる第二深さに形成された一対の第二STI構造」,及び,「前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板に設けられる半導体素子」と記載されている。
イ 一方,本願明細書には,段落【0020】に「例えば,半導体素子は,シャロートレンチの充填物上に形成されて,一対のシャロートレンチ間の基板102上に形成された半導体素子と接続する。」と記載されている。
しかしながら,段落【0020】の記載は,「基板102」上に,それぞれ,単一の深さDを有する一対のシャロートレンチが形成されている図2を説明する記載であり,請求項1に記載される,「深さ」がそれぞれ異なる「一対の第一STI構造」と「一対の第二STI構造」との間の「基板」に「半導体素子」を設けることを開示する記載ではない。
ウ そして,本願明細書には,たとえば,段落【0026】に「シャロートレンチ(一対のシャロートレンチの)の深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の要求に基づいた深さに設定される。……シャロートレンチの深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の電流要求に基づいて決定され,信号増幅器を用いた半導体素子は,一対のシャロートレンチ間の基板上に形成され,この時,シャロートレンチは,ロジックゲートに用いられる半導体素子のシャロートレンチよりも深い。」,段落【0027】には「集積回路のアナログ回路部分で,相対して深い一対のシャロートレンチ間の基板上に,増幅器を形成し,フィルターは,相対して浅い一対のシャロートレンチ間の基板上に形成される。この他,異なるタイプの回路が,一対の異なる深さのシャロートレンチ間の基板上に形成される。例えば,ロジックコアは,一対の第一深さのシャロートレンチ間の基板上に形成され,アナログ回路は,一対の第二深さのシャロートレンチ間の基板上に形成される。」と記載されている。
エ すなわち,本願明細書には,基板に,深さがそれぞれ異なる「一対のシャロートレンチ」を設けて,半導体素子を,その特性・特徴に応じた深さを有する前記「一対のシャロートレンチ」の間の基板上に設けることが開示されているだけであって,請求項1のように,「深さ」がそれぞれ異なる「一対の第一STI構造」と「一対の第二STI構造」との間の「基板」に「半導体素子」を設けることは,記載も示唆もされていない。
オ したがって,請求項1に係る発明及び請求項1を直接・間接に引用する請求項2?4に係る発明は,発明の詳細な説明に記載したものでない。
……(中略)……
5.この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
6.また,この出願の下記の請求項に係る発明は,その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。



引 用 文 献 等 一 覧
1.特開2007-294973号公報
2.特開2007-184549号公報
3.特開平7-297273号公報
4.特開2000-223665号公報
5.特開2002-110691号公報
6.特開2005-191331号公報
7.特開2006-80310号公報
……(中略)……
(2)文献2に対して
・理由 :5
・請求項 :1,4
・引用文献等:2
・備考
文献2の段落【0027】及び図1には,半導体基板1には,SOI形成領域R11及びバルク領域R12が設けられ,前記SOI形成領域R11内にはシリコン酸化膜からなる支持体11が埋め込まれた一対の溝13が形成され,前記SOI形成領域R11と前記バルク領域R12との境界部と前記バルク領域R12内には,埋め込み絶縁体12が埋め込まれ,前記溝13より深い一対の溝14が形成されされること,
文献2の段落【0028】及び図1には,前記SOI形成領域R11の右側端部であって,前記一対の溝13と前記一対の溝14との間の半導体基板1上に,ゲート電極7bとソース層9b及びドレイン層10bを有するトランジスタが形成されること,
が記載されている。
したがって,本願の請求項1及び請求項4に係る発明は,文献2に記載された発明である。
……(以下,省略)」


第4 当審の判断
1 当審拒絶理由通知の理由1(1)について
(1)本願発明について
本願発明は,「前記基板に互いに空間を開けて形成される,第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造,および前記第一深さとは異なる第二深さに形成された一対の第二STI構造」と,「前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板に,前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる半導体素子」という発明特定事項を有している。
したがって,本願発明の「半導体素子」は「第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造」と「前記第一深さとは異なる第二深さに形成された一対の第二STI構造」との間の「前記基板」に「前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる」という特徴を有するものである。

(2)本願明細書及び図面の記載
他方,本願明細書の発明の詳細な説明及び図面には以下の記載がある(下線は,参考のため,当審において付したもの。)。
ア 発明が解決しようとする課題について
「【0002】
本発明は,集積回路に関するものであって,特に,集積回路の基板上に,マルチ窪みのシャロートレンチアイソレーション構造を形成する装置および方法に関するものである。
【背景技術】
【0003】
一般に,シャロートレンチアイソレーション(STI)は,近接する半導体素子間のリーク電流を防止するのを助ける。STIでは,一つ,或いは,それ以上のトレンチ,つまり,シャロートレンチが基板表面にエッチングされて,その後,誘電材料,例えば,二酸化ケイ素(silicon dioxide)が充填される。これらのトレンチは,その後,トレンチ内に形成される半導体素子を絶縁するのに用いられる。誘電材料は,同じトレンチ内の,或いは,異なるトレンチを横切る近接する半導体素子間のリーク電流を減少させるのを助ける。
【0004】
トレンチ端の電界増強(electric field enhancement)により,低電圧下で,導通チャネルを形成するのが容易である。これは,集積回路内の半導体素子のスレッショルド電圧(V_(T))を効果的に減少させる。これにより,STIは,相補型MOS(CMOS)の集積回路パフォーマンスを改善するのに幅広く用いられる技術になっている。
【発明の概要】
【発明が解決しようとする課題】
【0005】
集積回路の基板上に,マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより,これらの問題および他の問題が解決され,または回避され,技術的利益が達成される。」

イ 課題を解決するための手段について
「【課題を解決するための手段】
【0006】
本発明の具体例によると,集積回路が提供される。集積回路は,基板と,前記基板に互いに空間を開けて形成される,第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造,および前記第一深さとは異なる第二深さに形成された一対の第二STI構造と,前記一対の第一STI構造および前記一対の第二STI構造を充填する酸化物充填物と,前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板に,前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる半導体素子と,を具備している。」

ウ 発明の効果について
「【発明の効果】
【0009】
具体例の長所は,異なる半導体素子に,異なるSTI構造深さを用いることができることである。異なるSTI構造深さの使用は,集積回路中の異なる半導体素子の接合の分離を最適化することができる。
【0010】
具体例の別の長所は,異なるSTI構造深さは,ギャップ充填ウィンドウとCMPプロセスウィンドウを狭くすることができることである。
【0011】
具体例の更に別の長所は,STI応力が緩和されることである。
【0012】
前述の点は,以下の実施形態の詳細な説明がよりよく理解されるように,本発明の特徴や技術的効果を広く表している。発明の主要事項を構成する実施形態の更なる特徴や効果が以下に記述される。開示された発明の概念や特別な実施形態が,本発明と同じ目的を達成するために,他の構造やプロセスに変更し,または設計変更するための基礎として利用し得ることは,通常の知識を有する者に理解される。さらに,通常の知識を有する者が,添付された特許請求の範囲の概念および精神からかけ離れることなく等価な構成にし得ることも理解される。」

エ 発明を実施するための形態について
(ア)「【0019】
図2は,集積回路100の基板102の垂直断面図である。基板102の垂直断面図は,基板102中に形成されるシャロートレンチ205とシャロートレンチ206等の数個のシャロートレンチ示す。図示されていないが,シャロートレンチは,二酸化ケイ素等の誘電体が充填され,その後,半導体素子が,シャロートレンチ中の誘電体の上表面上に形成される。
【0020】
一般に,一対のシャロートレンチ間の基板102全体に回路が形成され,回路の一部は,一対のシャロートレンチ間の基板102上に形成され,且つ,回路の一部は,シャロートレンチ上に形成され,回路の一部は,第一の一対のシャロートレンチ間の基板102上に形成され,且つ,回路の一部は,第二の一対のシャロートレンチ間の基板102上に形成され,これらはシャロートレンチ上に形成された回路の一部を有するか,有しない。大部分の半導体素子は,一対のシャロートレンチ間の基板102上に形成されるが,一部の半導体素子(或いは,構造)は,シャロートレンチの充填物上に形成してもよい。例えば,半導体素子は,シャロートレンチの充填物上に形成されて,一対のシャロートレンチ間の基板102上に形成された半導体素子と接続する。
……(中略)……
【0023】
シャロートレンチ(図2の間隔210で示される)の深さDは,シャロートレンチの底部(破線215で示される)から基板102の上表面(破線220で示される)の距離として定義される。図2で示されるように,シャロートレンチは,ほぼ一致した深さDを有する。シャロートレンチの深さDはほぼ同じで,シャロートレンチの寸法と無関係である。例えば,シャロートレンチ205はシャロートレンチ206より幅が広いが,シャロートレンチ205とシャロートレンチ206は,ほぼ等しい深さDを有する。
【0024】
様々なシャロートレンチ中での単一深さの使用は,集積回路中の異なる半導体素子の接合分離設計を困難にする。同様に,様々なシャロートレンチ中での単一深さの使用は,ギャップ充填ウィンドウとCMPプロセスウィンドウを狭くする。」

(イ)「【0025】
図3aは,集積回路300の基板302の垂直断面図である。基板302は,上表面内に形成された複数のシャロートレンチ,例えば,シャロートレンチ305とシャロートレンチ306を含む。シャロートレンチ305の深さD1(間隔310で示される)は,シャロートレンチ305の底部(破線315で示される)から基板302の上表面(破線320で示される)までの距離として定義され,シャロートレンチ306の深さD2(間隔325で示される)は,シャロートレンチ306の底部(破線330で示される)から基板302の上表面(破線320で示される)までの距離として定義される。
【0026】
図3aで示されるように,集積回路300に形成されるシャロートレンチの深さは一致しない。シャロートレンチ(一対のシャロートレンチの)の深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の要求に基づいた深さに設定される。例えば,一対のシャロートレンチの一シャロートレンチの深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の素子寸法に基づいて決定され,この素子寸法は素子密度(device density)に影響し,最小素子寸法を有する半導体素子は,最深のシャロートレンチ上に形成される。この他,シャロートレンチの深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の電流要求に基づいて決定され,信号増幅器を用いた半導体素子は,一対のシャロートレンチ間の基板上に形成され,この時,シャロートレンチは,ロジックゲートに用いられる半導体素子のシャロートレンチよりも深い。シャロートレンチの深さに影響するその他の半導体素子特性は,半導体素子の応用,半導体素子幅/高さ比(つまり,素子形態),接合電圧,スレショルド電圧等を含む。
【0027】
集積回路の単一タイプの回路,例えば,ロジックコア,埋め込みメモリ,アナログ回路等に,異なる深さのシャロートレンチが用いられる。例えば,集積回路のアナログ回路部分で,相対して深い一対のシャロートレンチ間の基板上に,増幅器を形成し,フィルターは,相対して浅い一対のシャロートレンチ間の基板上に形成される。この他,異なるタイプの回路が,一対の異なる深さのシャロートレンチ間の基板上に形成される。例えば,ロジックコアは,一対の第一深さのシャロートレンチ間の基板上に形成され,アナログ回路は,一対の第二深さのシャロートレンチ間の基板上に形成される。
【0028】
更に,一対のシャロートレンチ間の基板上に形成される回路は,類似の素子特徴を共有する。例えば,一対のシャロートレンチ間の基板上に形成された半導体素子は,同様の(或いは,ほぼ等しい)素子寸法,駆動電流,スレショルド電圧,素子密度を有する。これにより,単一タイプの回路中,特定の限界を超えて異なる素子特性を有する半導体素子の群が存在する時,異なる群の半導体素子が,異なる対のシャロートレンチ間の基板上に形成され,異なる対のシャロートレンチは異なる深さを有する。討論の目的のために,異なる群の半導体素子に用いられるシャロートレンチは,群シャロートレンチと称される。
【0029】
或いは,集積回路中の単一タイプの回路で,単一深さのシャロートレンチが用いられる。シャロートレンチの深さは,単一タイプの回路中の全半導体素子にとって,最高のパフォーマンスを提供する値に設定される。
【0030】
この他,シャロートレンチは,単一タイプの回路に適用できる。例えば,集積回路中の異なるタイプの回路が,ほぼ等しい深さの一対のシャロートレンチ間の基板上に形成される場合,ほぼ等しい深さを有する異なるシャロートレンチは,異なるタイプの回路に用いられる。シャロートレンチがほぼ等しい深さを有しても,異なるタイプの回路に異なるシャロートレンチを使用するのは,異なるタイプの回路間に素子分離を形成するのを助ける。
【0031】
図3bは,集積回路350の基板352の垂直断面図である。集積回路350の基板352は,上表面に形成された複数のシャロートレンチ,例えば,シャロートレンチ355,シャロートレンチ356,シャロートレンチ357を有する。図3bで示されるように,集積回路350は,3種の異なる深さのシャロートレンチを有する。D_(1)(基板352の上表面(線370)とシャロートレンチ355の底部(線365)の間隔360),D_(2)(基板352の上表面(線370)とシャロートレンチ356の底部(線380)の間隔375),および,D_(3)(基板352の上表面(線370)とシャロートレンチ357の底部(線390)の間隔385)である。
【0032】
異なる半導体素子に,異なるシャロートレンチを用いる能力は,接合分離ウィンドウの
拡大,ギャップ充填プロセスウィンドウの拡大,CMPプロセスウィンドウの拡大を可能にする。よって,STI応力ウィンドウが緩和される。
【0033】
二つ,或いは,三つの異なる深さを有するシャロートレンチを有する集積回路について討論したが,集積回路は,製造能力,所望のパフォーマンスゲイン,達成可能なパフォーマンスゲイン,製造コスト,製造歩留まり等の相関特性に基づいて,任意の数量の異なる深さのシャロートレンチを達成する。これにより,本具体例の精神に基づき,二つ,或いは,三つの異なる深さを有するシャロートレンチを有する集積回路の検討は,本発明の範囲や精神を制限することを考慮しなくてもよい。」

(ウ)「【0034】
図4は,集積回路の基板上に,異なる深さのシャロートレンチを形成する手順(操作:operation)400のフロー図である。手順400は,集積回路の製造中の手順指標である。手順400は,集積回路の製造におけるサブセット手順で,手順400の前後に,その他の手順を実行することができる。
【0035】
手順400は,一つ,或いは,それ以上のシャロートレンチを形成するのに用いられる第一パターンの形成で開始され,各シャロートレンチはほぼ同じ深さ,即ち,第一深さを有する(ブロック405)。パターンは,集積回路の基板上に,フォトレジスト層(負,或いは,正のフォトレジスト)を蒸着することにより形成され,その後,フォトレジストを露光させ,フォトレジストの特性を変化させる。マスク(用いられるフォトレジストのタイプによって負か正)が用いられて,フォトレジスト上にパターンを形成する。その後,洗浄が実行されて,フォトレジストの不要部分を除去し,シャロートレンチの形成に用いられるパターンを残す。
……(中略)……
【0043】
もう一度,図4を参照すると,第二深さのシャロートレンチを形成後,第三深さ,第四深さの追加のシャロートレンチが,追加のフォトレジスト層を提供することにより形成され(例えば,ブロック415),フォトレジスト層をパターニングし(例えば,ブロック415),シャロートレンチを所望の深さにエッチングし(例えば,ブロック420),第三,第四深さ等の追加の深さを有するシャロートレンチを形成する。
【0044】
シャロートレンチ完成後,基板が平坦化される(ブロック425)。基板の平坦化は,化学機械研磨(CMP)により実行される。基板平坦化後,手順400は終了する。手順400終了後,集積回路は,その他の製造工程を実行する。
【0045】
別の具体例中,全シャロートレンチが基板に形成された後に,単一CMPを実行するのではなく,第一深さのシャロートレンチ形成後に実行してよい。例えば,第一CMP工程は,第一深さのシャロートレンチがエッチングされた後に実行され(ブロック410),第二CMP工程は,第二深さのシャロートレンチがエッチングされた後に実行される(ブロック420)。
【0046】
図4で示される手順400は,シャロートレンチ形成部分の手順を強調している。目的を明確にするため,幾つかの工程が省略されている。例えば,フォトレジストの剥離/洗浄,ライナー酸化,シャロートレンチ酸化物充填,CMP後の洗浄等の工程は省略される。」

(エ)「【0047】
図6は,集積回路の基板上に,異なる深さのシャロートレンチを形成する別の手順600を示す図である。手順600は,集積回路の製造中の手順指標である。
【0048】
手順600は,集積回路の製造におけるサブセット手順で,手順600の前後に,その他の手順を実行することができる。
……(中略)……
【0058】
シャロートレンチ完成後,基板は平坦化される(ブロック625)。基板の平坦化は,化学機械研磨(CMP)により実行される。基板平坦化後,手順600は終了する。手順600終了後,集積回路は追加の製造工程が継続される。
【0059】
本発明では好ましい実施例を前述の通り開示したが,これらは決して本発明に限定するものではなく,当該技術を熟知する者なら誰でも,本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ,従って本発明の保護範囲は,特許請求の範囲で指定した内容を基準とする。」

(3)本願明細書及び図面に記載された事項
ア 発明が解決しようとする課題
本願明細書には,本願に係る発明が解決しようとする課題は,「集積回路の基板上に,マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより,これらの問題および他の問題が解決され,または回避され,技術的利益が達成される」(段落【0005】)ことであることが記載されている。
ここで,本願明細書の段落【0005】の前には背景技術が記載されているところ,第4の1(2)アで摘記したとおり,当該背景技術が問題点を有することは記載されておらず,前記「これらの問題」とは何であるか不明である。
しかし,第4の1(2)エ(ア)で摘記したとおり,本願明細書の段落【0019】?【0024】には,発明を実施するための形態についての記載であるが,「シャロートレンチは,ほぼ一致した深さDを有する」(段落【0023】)ことが記載されており,段落【0024】には「様々なシャロートレンチ中での単一深さの使用は,集積回路中の異なる半導体素子の接合分離設計を困難にする。」と記載されている。
そして,この「単一深さ」を使用するシャロートレンチアイソレーション構造は,段落【0005】の「マルチ窪みのシャロートレンチアイソレーション構造」と対比をなすものであるから,段落【0003】に背景技術として記載された「一般」の「シャロートレンチアイソレーション(STI)」であると認められる。
一方,本願明細書の段落【0009】には,「発明の効果」として,「具体例の長所は,異なる半導体素子に,異なるSTI構造深さを用いることができることである。異なるSTI構造深さの使用は,集積回路中の異なる半導体素子の接合の分離を最適化することができる。」と記載されている。
そうすると,前記「マルチ窪みのシャロートレンチアイソレーション構造」とは,本願明細書の段落【0023】に記載されるように「単一深さ」の複数のシャロートレンチアイソレーション構造を意味するのではなく,それぞれの深さが異なる複数のシャロートレンチアイソレーション構造を意味すると認められる。
したがって,本願に係る発明が解決しようとする課題は,「集積回路の基板上に」それぞれ異なる深さを有する「マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより」,「集積回路中の異なる半導体素子の接合分離設計」を容易にすることであると認められる。

イ 課題を解決するための手段,発明の効果,及び,発明を実施するための形態における記載事項
(ア)第4の1(1)の検討から,「半導体素子」を「基板」のどの位置に設けるかについて,本願明細書にどのように記載されているかについて,以下,検討する。

(イ)本願明細書の段落【0006】には,第4の1(2)イで摘記したとおり,本願の請求項1と同一の構成が「課題を解決するための手段」として記載されている。

(ウ)第4の1(2)ウの摘記事項には,「発明の効果」について「具体例の長所は,異なる半導体素子に,異なるSTI構造深さを用いることができることである。異なるSTI構造深さの使用は,集積回路中の異なる半導体素子の接合の分離を最適化する」ことであると記載されている。

(エ)第4の1(2)エ(ア)の摘記事項には,第4の1(3)アで指摘したように,本願に係る「マルチ窪みのシャロートレンチアイソレーション構造」と対比するための「単一深さ」を使用するシャロートレンチアイソレーション構造について記載されているにすぎない。
なお,前記「単一深さ」を使用するシャロートレンチアイソレーション構造においてではあるが,「大部分の半導体素子」は「一対のシャロートレンチ間の基板102上に形成される」が,「一部の半導体素子」は「シャロートレンチの充填物上に形成してもよい」ことが,本願明細書の段落【0020】に記載されている。

(オ)第4の1(2)エ(イ)で摘記した本願明細書の段落【0025】?【0026】には,図3aを説明して,特に,段落【0026】に,
・「集積回路」に形成される「シャロートレンチ(一対のシャロートレンチの)の深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の要求」に基づいた深さに設定される」こと,
・たとえば,「一対のシャロートレンチの一シャロートレンチの深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の素子寸法に基づいて決定され」,または,「シャロートレンチの深さは,一対のシャロートレンチ間の基板上に形成される半導体素子の電流要求に基づいて決定され,信号増幅器を用いた半導体素子は,一対のシャロートレンチ間の基板上に形成され,この時,シャロートレンチは,ロジックゲートに用いられる半導体素子のシャロートレンチよりも深い」こと,
が記載されている。

(カ)第4の1(2)エ(イ)で摘記した本願明細書の段落【0027】及び段落【0029】には,
・「ロジックコア,埋め込みメモリ,アナログ回路等」の「集積回路の単一タイプの回路」では「異なる深さのシャロートレンチが用いられる」こと,
・たとえば,「集積回路のアナログ回路部分」では,「相対して深い一対のシャロートレンチ間の基板上に,増幅器を形成」し,「フィルターは,相対して浅い一対のシャロートレンチ間の基板上に形成される」こと,
・「ロジックコアは,一対の第一深さのシャロートレンチ間の基板上に形成され」,「アナログ回路は,一対の第二深さのシャロートレンチ間の基板上に形成される」こと,
が記載されている。

(キ)第4の1(2)エ(イ)で摘記した本願明細書の段落【0028】には,
・「一対のシャロートレンチ間の基板上に形成される回路」は「素子寸法,駆動電流,スレショルド電圧,素子密度」等の「類似の素子特徴を共有」し,たとえば,「一対のシャロートレンチ間の基板上に形成された半導体素子は,同様の(或いは,ほぼ等しい)素子寸法,駆動電流,スレショルド電圧,素子密度を有する」こと,
・そして,「単一タイプの回路中」に「特定の限界を超えて異なる素子特性を有する半導体素子の群が存在する時」は,この「異なる群の半導体素子が,異なる対のシャロートレンチ間の基板上に形成され,異なる対のシャロートレンチは異なる深さを有する」こと,
が記載されている。

(ク)第4の1(2)エ(イ)で摘記した,本願明細書の段落【0030】には,「集積回路中の異なるタイプの回路が,ほぼ等しい深さの一対のシャロートレンチ間の基板上に形成される場合,ほぼ等しい深さを有する異なるシャロートレンチは,異なるタイプの回路に用いられる」ことが記載されており,また,段落【0031】?【0033】には,「半導体素子」または「回路」を「基板」のどの位置に設けるかについての記載はない。

(ケ)そして,第4の1(2)エ(ウ)及び同(エ)の摘記事項には,「集積回路の基板上に,異なる深さのシャロートレンチを形成する手順」が記載されているだけであって,「半導体素子」または「回路」を「基板」のどの位置に設けるかについての記載はない。

ウ 本願明細書の記載事項の検討
(ア)第4の1(3)イ(イ)で検討した本願明細書の段落【0006】の「課題を解決するための手段」についての記載は,本願の請求項1の記載と同様に平成29年8月25日に提出された手続補正書により補正されたものであり,「課題を解決するための手段」として請求項1の構成を形式的に記載したものと認められる。
したがって,前記段落【0006】の記載は,単に,本願明細書の「課題を解決するための手段」の記載を本願発明に整合させたものにすぎないから,第4の1(1)で検討した,「半導体素子」は,少なくとも,「第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造」と「前記第一深さとは異なる第二深さに形成された一対の第二STI構造」との間の「前記基板」に「設けられる」という本願発明の特徴を,本願明細書に実質的に開示した記載であるとは認められない。

(イ)また,第4の1(3)イ(エ)で検討したように,「単一深さ」を使用するシャロートレンチアイソレーション構造においては,「大部分の半導体素子」は「一対のシャロートレンチ間の基板102上に形成される」が,「一部の半導体素子」は「シャロートレンチの充填物上に形成してもよい」ことが記載されている。

(ウ)第4の1(3)イ(ウ)から,第4の1(3)アで検討した「集積回路中の異なる半導体素子の接合分離設計」を容易にするという本願に係る発明が解決しようとする課題は,「異なる半導体素子に,異なるSTI構造深さを用いる」ことにより「集積回路中の異なる半導体素子の接合の分離を最適化する」ことで解決できると認められる。
そして,第4の1(3)イ(オ)?(ク)で検討したように,本願明細書の「発明を実施するための形態」についての記載には,前記「集積回路の基板上に」それぞれ異なる深さを有する「マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより」,「集積回路中の異なる半導体素子の接合分離設計」を容易にするという本願に係る発明が解決しようとする課題の,具体的な課題解決手段として,
・集積回路の基板上に,一対のシャロートレンチからなるシャロートレンチアイソレーション構造を複数形成し,各一対のシャロートレンチ間の基板に形成される「半導体素子」または「回路」の要求ないしはタイプに応じて,前記シャロートレンチアイソレーション構造におけるシャロートレンチの深さを決定することと,
及び,
・「集積回路の基板上に,異なる深さのシャロートレンチを形成する手順」
が記載されているだけである。

(エ)したがって,第4の1(1)で指摘した,「半導体素子」は「第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造」と「前記第一深さとは異なる第二深さに形成された一対の第二STI構造」との間の「前記基板」に「前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる」という本願発明の「集積回路」が特徴として有する構成は,本願明細書には記載も示唆もされていない。

(オ)すなわち,発明の詳細な説明には,一対のシャロートレンチからなる第一シャロートレンチアイソレーション構造の深さ(a)が,前記第一シャロートレンチアイソレーション構造間の基板に形成される半導体素子(A)の要求に基づいて設定され,さらに,一対のシャロートレンチからなる第二シャロートレンチアイソレーション構造の深さ(b)が,前記第二シャロートレンチアイソレーション構造間の基板に形成される半導体素子(B)の要求に基づいて設定されることで,集積回路中の異なる半導体素子の接合の分離を最適化することが記載されている。
しかしながら,深さ(a)の第一シャロートレンチアイソレーション構造と深さ(b)の第二シャロートレンチアイソレーション構造との間の基板に半導体素子(C)を形成することは記載されておらず,しかも,前記半導体素子(C)の駆動電流,素子形態,接合電圧,スレショルド電圧等に基づく要求と,前記第一シャロートレンチアイソレーション構造の深さ(a)及び前記第二シャロートレンチアイソレーション構造の深さ(b)との関係については,発明の詳細な説明には何ら記載されていない。

(カ)したがって,本願発明の「半導体素子」が「第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造」と「前記第一深さとは異なる第二深さに形成された一対の第二STI構造」との間の「前記基板」に「前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる」という構成は,第4の1(3)アで指摘した本願に係る発明が解決しようとする課題が解決できることを当業者が認識できるように本願明細書に記載された範囲を超えていると認められる。

(キ)以上から,本願発明は,発明の詳細な説明に記載したものでない。

エ 意見書における主張について
(ア)平成29年8月25日に提出した意見書において,審判請求人は「(2-1)理由(i)に関して」の項で「要するに,請求項1に記載している本願発明の特徴は本願明細書の段落0028に記載されているのであります。」と主張している。

(イ)しかし,第4の1(3)イ(キ)で指摘したように,本願明細書の段落【0028】には,「半導体素子」の配置については,「単一タイプの回路中」に「特定の限界を超えて異なる素子特性を有する半導体素子の群が存在する時」は,この「異なる群の半導体素子が,異なる対のシャロートレンチ間の基板上に形成され,異なる対のシャロートレンチは異なる深さを有する」ことが記載されているだけであり,「半導体素子」は,少なくとも,「第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造」と「前記第一深さとは異なる第二深さに形成された一対の第二STI構造」との間の「前記基板」に「前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる」という本願発明の特徴が記載されているとは認められない。

(ウ)したがって,審判請求人の主張は採用できない。

2 当審拒絶理由通知の理由5(2)について
(1)検討の前提
本願発明が本願明細書の発明の詳細な説明に記載された発明であるとはいえないことは,第4の1で指摘したとおりである。
しかしながら,審判請求人は平成29年8月25日に提出した意見書の「(2-3)理由(v),(vi)に関して」で,「本願の請求項1に係る発明は…(中略)…すなわち,「一対の第一STI構造」,「一対の第二STI構造」とは,それぞれそのSTI構造の深さに適した素子がその一対のSTI構造の間に形成されていることは,本願明細書の趣旨からも明らかであります。その上で,請求項1に係る発明は,その一対の第一STIと一対の第二STI構造との間に第三の素子が形成されていることを表しているのであります。これを図解すると,下図のようになります。」と主張している。

平成29年8月25日に提出された意見書に記載された図面

そこで,仮に,本願発明の「前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板に,前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる半導体素子」という構成が,上記の主張のとおりに,「一対の第一STI構造」によって「接合分離されて設けられる」第1の半導体素子Aが当該「一対の第一STI構造」の「間の前記基板」に形成され,「一対の第二STI構造」によって「接合分離されて設けられる」第2の半導体素子Bが当該「一対の第二STI構造」の「間の前記基板」に形成され,「前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板」,すなわち,「前記一対の第一STI構造」の一方と「前記一対の第二STI構造」の一方との「間の前記基板」に第3の半導体素子Cが設けられるという構成を表しているとして,以下,本願発明の新規性について検討する。

(2)引用例1の記載事項と引用発明1
ア 引用例1の記載事項
本願の優先権主張の日前に日本国内において頒布され,当審拒絶理由通知において「文献2」として引用した刊行物である特開2007-184549号公報(以下「引用例1」という。)には,「半導体装置および半導体装置の製造方法」(発明の名称)に関して,図1?図13とともに,以下の事項が記載されている。
(ア)「【技術分野】
【0001】
本発明は半導体装置および半導体装置の製造方法に関し,特に,バルク構造とSOI(Silicon On Insulator)構造とが同一基板上に混載された半導体装置における素子分離構造に適用して好適なものである。」

(イ)「【発明を実施するための最良の形態】
【0027】
以下,本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1は,本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1において,半導体基板1には,SOI形成領域R11およびバルク領域R12が設けられ,バルク領域R12には,Nウェル2およびPウェル3が形成されている。ここで,SOI形成領域R11およびバルク領域R12には,SOI形成領域R11およびバルク領域R12内の素子をそれぞれ素子分離する溝13が形成されている。また,SOI形成領域R11とバルク領域R12との境界には,SOI形成領域R11とバルク領域R12とを素子分離する溝14が形成されるとともに,Nウェル2およびPウェル3との境界には,Nウェル2とPウェル3とを素子分離する溝14が形成されている。ここで,溝14の深さは溝13よりも深くすることができる。そして,溝13内には,第2半導体層5を半導体基板1上で支持する支持体11が埋め込まれるとともに,溝14内には埋め込み絶縁体12が埋め込まれている。なお,溝13,14内にそれぞれ埋め込まれた支持体11および埋め込み絶縁体12の比誘電率は互いに異ならせることもでき,例えば,支持体11としてはシリコン酸化膜,埋め込み絶縁体12としてはシリコン窒化膜を用いることができる。
【0028】
そして,SOI形成領域R11において,半導体基板1上には埋め込み絶縁層4が形成され,埋め込み絶縁層4上には,溝13及び溝14にて素子分離された第2半導体層5が積層されている。そして,第2半導体層5上には,ゲート絶縁膜6a,6bをそれぞれ介してゲート電極7a,7bが形成され,ゲート電極7a,7bの側壁にはサイドウォール8a,8bがそれぞれ形成されている。そして,第2半導体層5には,ゲート電極7aを挟み込むように配置されたソース層9aおよびドレイン層10aが形成されるとともに,ゲート電極7bを挟み込むように配置されたソース層9bおよびドレイン層10bが形成されている。
【0029】
一方,バルク領域R12において,Nウェル2上には,ゲート絶縁膜6c,6dをそれぞれ介してゲート電極7c,7dが形成され,ゲート電極7c,7dの側壁にはサイドウォール8c,8dがそれぞれ形成されている。そして,Nウェル2には,ゲート電極7cを挟み込むように配置されたソース層9cおよびドレイン層10cが形成されるとともに,ゲート電極7dを挟み込むように配置されたソース層9dおよびドレイン層10dが形成されている。また,バルク領域R12において,Pウェル3上には,ゲート絶縁膜6eを介してゲート電極7eが形成され,ゲート電極7eの側壁にはサイドウォール8eが形成されている。そして,Pウェル3には,ゲート電極7eを挟み込むように配置されたソース層9eおよびドレイン層10eが形成されている。
【0030】
これにより,第2半導体層5下に埋め込まれた埋め込み絶縁層4にて半導体基板1と第2半導体層5とを絶縁することが可能となるとともに,SOI形成領域R11とバルク領域R12には,異なる構造を有する第1素子分離構造と第2素子分離構造とを備えることができる。この時,溝13と溝14のいずれかひとつが,第1素子分離構造に対応し,残りが,第2素子分離構造に対応する。また,第1と第2素子分離構造とで深さや比誘電率を互いに異ならせることができる。このため,素子分離領域に起因するストレスの増大を抑制しつつ,素子分離領域に必要な耐圧を確保することが可能となるとともに,SOI基板を用いることなく,第2半導体層5上にSOIトランジスタを形成することが可能となる。この結果,SOIトランジスタの低価格化を実現することが可能となるとともに,SOI形成領域R11とバルク領域R12とが同一半導体基板1上に混載された場合においても,SOIトランジスタの特性のバラツキを抑制しつつ,SOIトランジスタの低消費電力化および高速化を図ることが可能となるとともに,バルクトランジスタの高耐圧化を図ることができる。」

(ウ)「【0032】
また,SOI形成領域R11には低電圧・低電流駆動デバイスを形成し,バルク領域R12には高耐圧・高電圧駆動デバイスを形成することができる。これにより,SOI形成領域R11内で低電圧・低電流駆動デバイスをゲート電極と平行方向に素子分離する溝13の深さを浅く形成しつつ,低電圧・低電流駆動デバイスを有するSOI形成領域R11と高耐圧・高電圧駆動デバイスを有するR12とを素子分離する溝14やバルク領域のウエル間を分離する溝14の深さを深くすることができる。このため,バルク構造とSOI構造とを同一半導体基板1上に混載した場合においても,高耐圧・高電圧駆動デバイス(バルク構造デバイス)と低電圧・低電流駆動デバイス(SOI構造デバイス)との間のクロストークノイズを抑制することができる。また,高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ,低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ,低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく,高耐圧・高電圧駆動デバイスを同一半導体基板1上に混載することができる。あるいは,SOI形成領域R11にはロジック回路やSRAMを形成し,バルク領域R12には静電保護回路やアナログ回路やバイポーラトランジスタを形成するようにしてもよい。」

(エ)「【0042】
次に,図8に示すように,第2半導体層25の熱酸化により第2半導体層25の表面に下地酸化膜46を形成する。そして,CVDなどの方法により,下地酸化膜46上の全面に酸化防止膜47を形成する。なお,酸化防止膜47としては,例えば,シリコン窒化膜を用いることができる。そして,フォトリソグラフィー技術およびエッチング技術を用いて,酸化防止膜47,下地酸化膜46,第2半導体層25,第1半導体層45および半導体基板21をパターニングすることにより,半導体基板21の一部を露出させる溝48を形成する。なお,溝48は,SOI形成領域R21とバルク領域R22との境界およびNウェル22およびPウェル23との境界の素子分離領域に配置することができる。また,溝48の深さはPウェル23よりも深くなるように設定することもできる。
【0043】
続いて,CVDなどの方法により基板全面が覆われるようにして溝48内に埋め込まれた支持体32を成膜する。なお,支持体32は,溝48内における第1半導体層45および第2半導体層25の側壁にも成膜され,第2半導体層25を半導体基板21上で支持することができる。なお,支持体32の材質としては,シリコン酸化膜,シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。」

(オ)図1には,
・半導体基板1の領域R11に間隔をあけて一対の溝13が形成され,前記半導体基板1の領域R12内に溝14が形成され,前記領域R11と前記領域R12の境界にも溝14が形成されていること,
・前記一対の溝13の間の前記領域R11の半導体基板1に,デバイスが形成されていること,
・前記領域R12に形成された溝14と前記境界に形成された溝14の間の前記領域R12内のNウェル2に,2つのデバイスとその間の溝13が形成されていること,
・前記一対の溝13の一方と前記境界に形成された溝14の間の前記領域R11の半導体基板1に,デバイスが形成されていること,
が記載されている。

イ 引用発明
(ア)第4の2(2)ア(イ)で摘記したように,引用例1には,「半導体基板1には,SOI形成領域R11およびバルク領域R12が設けられ,バルク領域R12には,Nウェル2およびPウェル3が形成されている。ここで,SOI形成領域R11およびバルク領域R12には,SOI形成領域R11およびバルク領域R12内の素子をそれぞれ素子分離する溝13が形成されている。」(段落【0027】),及び,「SOI形成領域R11とバルク領域R12には,異なる構造を有する第1素子分離構造と第2素子分離構造とを備えることができる。この時,溝13と溝14のいずれかひとつが,第1素子分離構造に対応し,残りが,第2素子分離構造に対応する。」と記載されている。
また,第4の2(2)ア(ウ)で摘記したように,引用例1には,「SOI形成領域R11には低電圧・低電流駆動デバイスを形成し……これにより,SOI形成領域R11内で低電圧・低電流駆動デバイスをゲート電極と平行方向に素子分離する溝13の深さを浅く形成し」(段落【0032】)と記載されている。
上記の各記載と,第4の2(2)ア(オ)とから,引用例1には,半導体基板1と,前記半導体基板1のSOI形成領域R11に互いに間隔をあけて設けられ,前記SOI形成領域R11内の低電圧・低電流駆動デバイスを素子分離する,深さが浅く形成された一対の溝13からなる第1素子分離構造と,が記載されている。

(イ)第4の2(2)ア(イ)の摘記事項には,上記(ア)で指摘した記載に加え,「SOI形成領域R11とバルク領域R12との境界には,SOI形成領域R11とバルク領域R12とを素子分離する溝14が形成されるとともに,Nウェル2およびPウェル3との境界には,Nウェル2とPウェル3とを素子分離する溝14が形成されている。ここで,溝14の深さは溝13よりも深くすることができる。」(段落【0027】)と記載されている。
ここで,段落【0027】には,上記(ア)で指摘したように「SOI形成領域R11およびバルク領域R12には,SOI形成領域R11およびバルク領域R12内の素子をそれぞれ素子分離する溝13が形成されている。」と,前記「バルク領域R12内」においても,浅い溝である「溝13」が「素子分離」の役割を果たしている旨の記載がある。
しかし,第4の2(2)ア(ウ)で摘記したように,引用例1には,「SOI形成領域R11には低電圧・低電流駆動デバイスを形成し,バルク領域R12には高耐圧・高電圧駆動デバイスを形成することができる。……低電圧・低電流駆動デバイスを有するSOI形成領域R11と高耐圧・高電圧駆動デバイスを有するR12とを素子分離する溝14やバルク領域のウエル間を分離する溝14の深さを深くすることができる。このため,バルク構造とSOI構造とを同一半導体基板1上に混載した場合においても,高耐圧・高電圧駆動デバイス(バルク構造デバイス)と低電圧・低電流駆動デバイス(SOI構造デバイス)との間のクロストークノイズを抑制することができる。また,高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ,低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ,低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく,高耐圧・高電圧駆動デバイスを同一半導体基板1上に混載することができる。」(段落【0032】)と記載されている。
そうすると,バルク領域R12に高耐圧・高電圧駆動デバイスを形成する場合は,前記バルク領域R12内の前記高耐圧・高電圧駆動デバイスの「素子分離」の役割を果たすことができるのは,前記「深さを深く」した「溝14」であることが,引用例1に記載されている。
したがって,上記の各記載と,第4の2(2)ア(オ)とから,引用例1には,半導体基板1の前記SOI形成領域R11とバルク領域R12との境界,及び,前記バルク領域R12に形成されたNウェル2及びPウェル3との境界にそれぞれ設けられ,前記Nウェル2に形成された前記バルク領域R12が有する高耐圧・高電圧駆動デバイスを前記低電圧・低電流駆動デバイスから素子分離するとともに,Nウェル2とPウェル3とを素子分離する,深さが前記溝13よりも深くされた2つの溝14からなる第2素子分離構造,が記載されている。

(ウ)第4の2(2)ア(イ)で摘記したように,引用例1には,「そして,溝13内には,第2半導体層5を半導体基板1上で支持する支持体11が埋め込まれるとともに,溝14内には埋め込み絶縁体12が埋め込まれている。なお,溝13,14内にそれぞれ埋め込まれた支持体11および埋め込み絶縁体12の比誘電率は互いに異ならせることもでき,例えば,支持体11としてはシリコン酸化膜,埋め込み絶縁体12としてはシリコン窒化膜を用いることができる。」(段落【0027】)と記載されている。
ここで,深さは溝13よりも深く形成される溝14に埋め込む埋め込み絶縁体12としては,前記溝13に埋め込む支持体11であるシリコン酸化膜とは比誘電率が異なるシリコン窒化膜を用いることが記載されている。しかしながら,前記「支持体11および埋め込み絶縁体12の比誘電率は互いに異ならせることもでき」という記載が示すように,「比誘電率は互いに異ならせること」は文献2において必須の構成ではなく選択的な構成であり,よって,前記「埋め込み絶縁体12」が「支持体11」であるシリコン酸化膜と比誘電率が同じ膜でもよいことが,引用例1には示唆されている。
そして,第4の2(2)ア(エ)で摘記したように,引用例1には,「深さはPウェル23よりも深くなるように設定」された「溝48」(段落【0042】)に埋め込む膜の材質は「シリコン酸化膜,シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる」(段落【0043】)と記載されている。
したがって,引用例1には,「溝13」と同様に「溝14」に「シリコン酸化膜」を埋め込むことも記載されていると認められる。

(エ)第4の2(2)ア(オ)から,引用例1には,
・前記SOI形成領域R11内の低電圧・低電流駆動デバイスを,前記一対の溝13の間に設けること,
・前記Nウェル2に形成された高耐圧・高電圧駆動デバイスを,SOI形成領域R11とバルク領域R12との境界に設けられた溝14と,前記バルク領域R12に形成されたNウェル2及びPウェル3との境界に設けられた溝14との間に設けること,
・前記SOI形成領域R11内の低電圧・低電流駆動デバイスを,前記一対の溝13の一方と,半導体基板1のSOI形成領域R11とバルク領域R12との境界に設けられた溝14の間にも形成すること,
がそれぞれ記載されている。

(オ)そうすると,以上の記載事項から,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。

「半導体基板1と,
前記半導体基板1のSOI形成領域R11に互いに間隔をあけて設けられ,前記SOI形成領域R11内の低電圧・低電流駆動デバイスを素子分離する,深さが浅く形成された一対の溝13からなる第1素子分離構造と,
前記半導体基板1の前記SOI形成領域R11とバルク領域R12との境界,及び,前記バルク領域R12に形成されたNウェル2及びPウェル3との境界にそれぞれ設けられ,前記Nウェル2に形成された前記バルク領域R12が有する高耐圧・高電圧駆動デバイスを前記低電圧・低電流駆動デバイスから素子分離するとともに,Nウェル2とPウェル3とを素子分離する,深さが前記溝13よりも深くされた2つの溝14からなる第2素子分離構造と,
前記溝13,及び,前記溝14に埋め込まれたシリコン酸化膜と,
前記SOI形成領域R11内の前記一対の溝13の間に設けられた低電圧・低電流駆動デバイスと,
前記SOI形成領域R11と前記バルク領域R12との境界に設けられた溝14と,前記Nウェル2及び前記Pウェル3との境界に設けられた溝14との間の前記Nウェル2に設けられた高耐圧・高電圧駆動デバイスと,
前記一対の溝13の一方と,半導体基板1の前記SOI形成領域R11とバルク領域R12との境界に設けられた溝14の間の前記SOI形成領域R11に設けられた,低電圧・低電流駆動デバイスと,
を有する半導体装置。」

(3) 対比・判断
ア 本願発明と引用発明との対比
本願発明と引用発明とを対比する。
(ア)引用発明の「半導体基板1」は,本願発明の「基板」に相当する。

(イ)引用発明の「前記半導体基板1のSOI形成領域R11に互いに間隔をあけて設けられ,前記SOI形成領域R11内の低電圧・低電流駆動デバイスを素子分離する,深さを浅く形成された一対の溝13からなる第1素子分離構造」は,本願発明の「前記基板に互いに空間を開けて形成される,第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造」に相当する。

(ウ)引用発明の「前記半導体基板1の前記SOI形成領域R11とバルク領域R12との境界,及び,前記バルク領域R12に形成されたNウェル2及びPウェル3との境界にそれぞれ設けられ,前記Nウェル2に形成された前記バルク領域R12が有する高耐圧・高電圧駆動デバイスを前記低電圧・低電流駆動デバイスから素子分離するとともに,Nウェル2とPウェル3とを素子分離する,深さが前記溝13よりも深くされた2つの溝14からなる第2素子分離構造」において,「Nウェル2とPウェル3とを素子分離する」とは,「Nウェル2及びPウェル3との境界」に「設けられ」た「溝14」により,「前記Nウェル2に形成された前記バルク領域R12が有する高耐圧・高電圧駆動デバイス」を,前記「Nウェル2」に隣接する「Pウェル3」に形成されたデバイスと素子分離することを意味していると解される。
したがって,引用発明の前記「2つの溝14からなる第2素子分離構造」は,前記「2つの溝14」が対をなすことで,「前記Nウェル2に形成された前記バルク領域R12が有する高耐圧・高電圧駆動デバイス」を,周囲の「デバイス」から素子分離していると認められる。
よって,引用発明の前記「2つの溝14からなる第2素子分離構造」は,本願発明の「前記基板に互いに空間を開けて形成される」,「前記第一深さとは異なる第二深さに形成された一対の第二STI構造」に相当する。

(エ)引用発明の「前記溝13,及び,前記溝14に埋め込まれたシリコン酸化膜」は,本願発明の「前記一対の第一STI構造および前記一対の第二STI構造を充填する酸化物充填物」に相当する。

(オ)引用発明の「前記SOI形成領域R11内の前記一対の溝13の間に設けられた低電圧・低電流駆動デバイス」は,前記「一対の溝13からなる第1素子分離構造」によって「半導体装置」中の異なる半導体素子と接合分離されているものと認められる。
同様に,引用発明の「前記SOI形成領域R11と前記バルク領域R12との境界に設けられた溝14と,前記Nウェル2及び前記Pウェル3との境界に設けられた溝14との間の前記Nウェル2に設けられた高耐圧・高電圧駆動デバイス」は,「2つの溝14からなる第2素子分離構造」によって「半導体装置」中の異なる半導体素子と接合分離されているものと認められる。

(カ)そして,引用発明において,「前記一対の溝13の一方と,半導体基板1の前記SOI形成領域R11とバルク領域R12との境界に設けられた溝14の間の前記SOI形成領域R11に設けられた,低電圧・低電流駆動デバイス」は,前記「一対の溝13からなる第1素子分離構造」の一方と,前記「2つの溝14からなる第2素子分離構造」の一方の間の「前記半導体基板1のSOI形成領域R11」に形成されているといい得るものである。
そうすると,引用発明の「前記一対の溝13の一方と,半導体基板1の前記SOI形成領域R11とバルク領域R12との境界に設けられた溝14の間の前記SOI形成領域R11に設けられた,低電圧・低電流駆動デバイス」は,「前記SOI形成領域R11内の前記一対の溝13の間に設けられた低電圧・低電流駆動デバイス」とは前記「一対の溝13からなる第1素子分離構造」によって接合分離され,同時に,「前記SOI形成領域R11と前記バルク領域R12との境界に設けられた溝14と,前記Nウェル2及び前記Pウェル3との境界に設けられた溝14との間の前記Nウェル2に設けられた高耐圧・高電圧駆動デバイス」とは「2つの溝14からなる第2素子分離構造」によって接合分離されているといえるから,本願発明の「前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板に,前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる半導体素子」に相当する。

(キ)引用発明の「半導体装置」は,集積回路として形成されることは明らかであるから,本願発明の「集積回路」に相当する。

(キ)そうすると,本願発明と引用発明とは,以下の点で一致し,相違するところがない。
《一致点》
「基板と,
前記基板に互いに空間を開けて形成される,第一深さに形成された一対の第一シャロートレンチアイソレーション(STI)構造,および前記第一深さとは異なる第二深さに形成された一対の第二STI構造と,
前記一対の第一STI構造および前記一対の第二STI構造を充填する酸化物充填物と,
前記一対の第一STI構造と前記一対の第二STI構造との間の前記基板に,前記一対の第一STI構造と前記一対の第二STI構造によって接合分離されて設けられる半導体素子と,
を具備する集積回路。」

イ 本願発明についての判断
以上のとおりであるから,本願発明は引用例1に記載された発明である。


第5 結言
以上のとおり,本願の請求項1に係る発明は,発明の詳細な説明に記載したものではないから,本願は,特許請求の範囲の記載が特許法第36条第6項第1号に規定する要件を満たしていない。
また,本願発明は,引用例1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
したがって,本願は,他の請求項について検討するまでもなく,拒絶すべきものである。

よって,結論のとおり審決する。
 
審理終結日 2017-11-15 
結審通知日 2017-11-21 
審決日 2017-12-04 
出願番号 特願2014-56599(P2014-56599)
審決分類 P 1 8・ 113- WZ (H01L)
P 1 8・ 537- WZ (H01L)
最終処分 不成立  
前審関与審査官 右田 勝則  
特許庁審判長 鈴木 匡明
特許庁審判官 大嶋 洋一
加藤 浩一
発明の名称 マルチ窪みのシャロートレンチアイソレーションを有する集積回路  
代理人 藤森 洋介  
代理人 河村 洌  
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