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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1339726
審判番号 不服2017-11049  
総通号数 222 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-06-29 
種別 拒絶査定不服の審決 
審判請求日 2017-07-25 
確定日 2018-05-21 
事件の表示 特願2012-282703「リルート可能なダイ間通信を用いるマルチチップモジュール」拒絶査定不服審判事件〔平成25年 7月25日出願公開、特開2013-145554、請求項の数(18)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成24年12月26日(パリ条約による優先権主張2011年12月28日、米国)の出願であって、 平成28年10月4日付けで拒絶理由通知がされ、平成28年12月21日付けで意見書が提出されるとともに、同日付で手続補正がなされたが、平成29年4月10日付けで拒絶査定がされ、これに対し、平成29年7月25日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。

第2 原査定の概要
原査定(平成29年4月10日付け拒絶査定)の概要は次のとおりである。

本願請求項1-18に係る発明は、以下の引用文献1、2に記載された発明及び引用文献3、4に記載された周知技術に基づいて、その発明の属する技術の分野における通常の知識を有する者(以下、「当業者」という。)が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2004-28885号公報
2.特開2002-9156号公報
3.特開平11-331374号公報(周知技術を示す文献)
4.特開平9-204417号公報 (周知技術を示す文献)

第3 本願発明
本願請求項1-18に係る発明(以下、それぞれ「本願発明1」-「本願発明18」という。)は、平成29年7月25日付けの手続補正で補正された特許請求の範囲の請求項1-18に記載された事項により特定される発明であり、以下のとおりの発明である。

「 【請求項1】
方法であって、該方法は、
基板に結合されたモジュールの2つのコア間の複数の入力/出力(I/O)接続を試験することであって、該複数のI/O接続は、正規I/O接続および冗長I/O接続を含む、ことと、
不揮発性メモリに欠陥データを格納することであって、該欠陥データは、欠陥の所定の最大量まで該複数のI/O接続の欠陥位置を含む、ことと、
該格納された欠陥データに従って、複数の信号を、該複数の信号に対する該正規I/O接続に欠陥があるという決定に基づいて、該正規I/O接続から該冗長I/O接続へリルートすることであって、該リルートすることは、該正規I/O接続と該冗長I/O接続との間のクロスバーを用いて実行される、ことと
を含み、
該2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも1つの接続を介して通信可能である、方法。
【請求項2】
前記決定は、前記モジュールの作成中に実行される、請求項1に記載の方法。
【請求項3】
前記決定は、前記モジュールをパワーオンするときに実行される、請求項1に記載の方法。
【請求項4】
前記決定から生じたデータは、前記モジュールのコンポーネントである不揮発性メモリに格納される、請求項1に記載の方法。
【請求項5】
前記決定から生じたデータは、外部の不揮発性メモリに格納される、請求項1に記載の方法。
【請求項6】
前記モジュールは、回路網を制御して前記複数の信号をリルートするための論理を有する、請求項1に記載の方法。
【請求項7】
論理をリルートするための制御ビットを前記モジュールのメモリに格納することをさらに含み、前記複数の信号をリルートすることは、該制御ビットに従う、請求項1に記載の方法。
【請求項8】
前記クロスバーは、前記複数の信号が前記冗長I/O接続に対して駆動されるように該複数の信号を選択するマルチプレクサを備える、請求項1に記載の方法。
【請求項9】
前記複数のI/O接続の欠陥の符号化された位置を前記モジュールのメモリに格納することと、
該欠陥の格納された符号化された位置から、前記複数の信号をリルートするための制御信号を生成することと
をさらに含む、請求項1に記載の方法。
【請求項10】
前記複数のI/O接続を試験することは、前記モジュールの前記コアの前記試験プロセッサが、試験信号を該複数のI/O接続に注入することを含む、請求項1に記載の方法。
【請求項11】
方法であって、該方法は、
欠陥のあるI/O接続を特定するためにモジュールの2つのコア間の複数の入力/出力(I/O)接続を試験する動作であって、該モジュールは、冗長I/O接続を含み、かつ、該欠陥のあるI/O接続から複数の信号をリルートするための回路網をさらに含む、動作と、
該試験から生じたデータを不揮発性メモリに格納する動作であって、該データは、該特定された欠陥のあるI/O接続を含む、動作と、
該モジュールを動作モードに移行させる動作と、
該試験から生じたデータに基づいて、クロスバーを用いて、該欠陥のあるI/O接続から該冗長I/O接続へ複数の信号をスイッチングする動作と
を含み、
該2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも1つの接続を介して通信可能である、方法。
【請求項12】
前記モジュールは、前記回路網を制御するためのソフト論理を有する、請求項11に記載の方法。
【請求項13】
前記モジュールは、前記回路網を制御するための専用論理を有する、請求項11に記載の方法。
【請求項14】
決定は、前記モジュールをパワーオンするときに実行される、請求項11に記載の方法。
【請求項15】
前記データを格納することは、前記欠陥のあるI/O接続に関連する欠陥位置を格納することを含み、
前記複数の信号をスイッチングすることは、前記データを読取ることと、前記2つのコアのうちの少なくとも1つにおいて、該スイッチングに関与するマルチプレクサを制御するためのデータを生成することとを含む、請求項11に記載の方法。
【請求項16】
前記試験から生じたデータは、論理をスイッチングするための制御ビットを含む、請求項11に記載の方法。
【請求項17】
前記複数のI/O接続を試験することは、前記モジュールの前記コアの前記試験プロセッサによって実行される、請求項11に記載の方法。
【請求項18】
前記2つのコア間の複数の接続は、複数のグループに分割され、前記複数のI/O接続は、該2つのコア間の接続の1つの該グループを含む、請求項11に記載の方法。」

第4 引用文献、引用発明等
1.引用文献1について
原査定の拒絶の理由に引用された引用文献1には、図面とともに次の事項が記載されている。(なお、下線は重要箇所につき、当審にて付与した。以下、同様。)

(a)段落【0003】-【0004】
「【0003】
【発明が解決しようとする課題】
ところで、従来より実施されてきたMCPの試験では、それによる良品/不良品の選別がパッケージ単位で行われる。このため、試験により不良品となった場合に、MCP内に搭載されるチップそのものが不良であるのか、或いは各チップ間の接続が不良であるのかを判別することができなかった。従って、例えば各チップ間の接続不良が生じている場合には、仮にチップ単体は良品であったとしても、そのMCPは不良品として判定されていた。このように、従来では、MCPが不良品として判定された場合に、その原因を特定できないために、不良箇所の救済を行うことができず、MCPが破棄されてしまうこともあった。この結果、歩留まりを向上させることができないという問題を有していた。
【0004】
本発明は上記問題点を解決するためになされたものであって、その目的はMCPの試験精度を向上させることのできる半導体装置、半導体パッケージ及び半導体装置の試験方法を提供することにある。」

(b)段落【0013】-【0046】
「【0013】
【発明の実施の形態】
(第一実施形態)
以下、本発明を具体化した第一実施形態を図1?図5に従って説明する。尚、本実施形態は、2以上の半導体チップが積層状に接続されてなる半導体装置が実装されたスタック型マルチチップパッケージ(以下、スタック型MCP)に具体化したものである。
【0014】
図1は、スタック型MCPの概略構造図である。
このスタック型MCP11は、基板12上に例えば2つのチップ13,14が上下に接続されて実装されている。チップ13,14は、パッケージ内部にて互いのチップと接続するための複数(図では2つずつ示す)の内部端子13a,14aをそれぞれ有し、各端子13a,14aはワイヤ15を介して互いに接続されている。また、チップ13,14は、外部と接続するための複数(図では2つずつ示す)の外部端子13b,14bをそれぞれ有し、各端子13b,14bは基板12上に設けられた端子12aとワイヤ15を介して接続されている。基板12には、MCP11を実装する基板(図示略)に接続するための複数の電極(半田ボール)16が設けられている。
【0015】
図2は、MCP11内における両チップ13,14間の接続不良を検出するための構成を示す概略図である。
ここで、チップ13は端子21?25を含み、それらのうち端子21,22は外部端子(図1の外部端子13bに含まれる)であり、端子23?25は内部端子(図1の内部端子13aに含まれる)である。また、チップ14は端子26?30を含み、それらのうち端子26,27は外部端子(図1の外部端子14bに含まれる)であり、端子28?30は内部端子(図1の内部端子14aに含まれる)である。
【0016】
両チップ13,14間において、チップ13の内部端子23,24,25は、チップ14の内部端子30,29,28とそれぞれワイヤ15を介して接続されている。
【0017】
チップ13において、外部端子22及び内部端子23間、内部端子24,25間はスイッチ素子としてのNチャネルMOSトランジスタ31,32を介して接続され、それらトランジスタ31,32のゲートは外部端子21と接続されている。同様に、チップ14において、外部端子27及び内部端子28間、内部端子29,30間はNチャネルMOSトランジスタ33,34(スイッチ素子)を介して接続され、それらトランジスタ33,34のゲートは外部端子26と接続されている。
【0018】
即ち、チップ13,14の外部端子22,27間において、両チップ13,14間を接続する各ワイヤ15(図2では3つ)が、トランジスタ31?34を介して直列に接続されている。言い換えれば、チップ13,14の各内部端子23?25,28?30が、トランジスタ31?34及び各ワイヤ15を介して直列に接続されている。
【0019】
この構成では、外部端子21,26から入力されるHレベルの信号によりトランジスタ31?34がオンすると、それらオンしたトランジスタ31?34、内部端子23?25,28?30及びワイヤ15を介して両チップ13,14の外部端子22,27間が導通状態になる。従って、このようなチップ13,14を搭載するMCP11では、外部端子21,22,26,27を用いて導通試験を行うことにより、両チップ13,14間に接続不良がないか否か(即ち各ワイヤ15の接続に異常がないか否か)を検出することができる。
【0020】
次に、上記のような導通試験により接続不良が検出された端子(以下、不良端子)の冗長救済を行うための構成について詳述する。
図3は、その冗長救済のための回路構成を示す概略図である。
【0021】
ここで、チップ13は端子41?45を含み、それらのうち端子41?44は内部端子(図1の内部端子13aに含まれる)であり、端子45は冗長端子である。また、チップ14は端子46?50を含み、それらのうち端子46?49は内部端子(図1の内部端子14aに含まれる)であり、端子50は冗長端子である。冗長端子45,50は、不良端子の救済を目的として各チップ13,14に1又は複数(本実施形態では両チップ13,14に1つずつ)予め余分に設けられる端子である。尚、図3では、上述した接続不良を検出するための構成を省略している。
【0022】
両チップ13,14間において、チップ13の内部端子41?44は、チップ14の内部端子46?49とそれぞれワイヤ15を介して接続され、両チップ13,14の冗長端子45,50は、ワイヤ15を介して互いに接続されている。
【0023】
チップ13において、内部端子41?44及び冗長端子45は、端子切替回路51を介して内部回路(図示略)の入出力端子I1?I4と接続されている。また、同様にチップ14において、内部端子46?49及び冗長端子50は、端子切替回路52を介して内部回路(図示略)の入出力端子I5?I8と接続されている。
【0024】
以下、端子切替回路51の具体的構成について詳述する。尚、本実施形態において、両チップ13,14の端子切替回路51,52はそれぞれ同様な構成を持つ。従って、ここでは、チップ14の端子切替回路52についての詳細な説明は省略する。
【0025】
端子切替回路51は、第1?第4判定保持回路53a?53dと、それら判定保持回路53a?53dとそれぞれ対に接続される第1?第4切替スイッチ54a?54dとを備える。各判定保持回路53a?53dは、チップ13が有する各内部端子41?44に対応して(4つ)設けられる。
【0026】
第1切替スイッチ54aは、インバータ回路61と、NチャネルMOSトランジスタで構成される第1及び第2トランジスタ62,63とを備える。尚、第2?第4切替スイッチ54b?54dは、第1切替スイッチ54aと同様に構成されているため、同様な構成部分には同一符号を付してそれらの詳細な説明を一部省略する。
【0027】
第1トランジスタ62は入出力端子I1と内部端子41とに接続され、そのゲートには第1判定保持回路53aの出力信号が入力される。また、第2トランジスタ63は入出力端子I1と内部端子42とに接続され、そのゲートには第1判定保持回路53aの出力信号がインバータ回路61を介して入力される。従って、第1切替スイッチ54aは、第1判定保持回路53aの出力信号に応じて、入出力端子I1と接続する端子を内部端子41,42のうち何れかに切り替える。
【0028】
同様に、第2切替スイッチ54bは、第2判定保持回路53bの出力信号に応じて、入出力端子I2と接続する端子を内部端子42,43のうち何れかに切り替える。また、同様に、第3切替スイッチ54cは、第3判定保持回路53cの出力信号に応じて、入出力端子I3と接続する端子を内部端子43,44のうち何れかに切り替える。
【0029】
また、第4切替スイッチ54dにおいて、第1トランジスタ62は入出力端子I4と内部端子44とに接続され、そのゲートには第4判定保持回路53dの出力信号が入力される。第2トランジスタ63は入出力端子I4と冗長端子45とに接続され、そのゲートには第4判定保持回路53dの出力信号がインバータ回路61を介して入力される。従って、第4切替スイッチ54dは、第4判定保持回路53dの出力信号に応じて、入出力端子I4と接続する端子を内部端子44及び冗長端子45のうち何れかに切り替える。
【0030】
第1?第4判定保持回路53a?53dには、チップ13が内蔵する組み込み自己試験回路(以下、BIST(Bｕild In Self Teｓｔ)回路)64からのテスト信号TB1?TB4が入力される。このBIST回路64は、両チップ13,14間の接続不良(チップ13,14の不良端子)を検出し、その検出結果に応じてテスト信号TB1?TB4を生成する。
【0031】
図4は、第1判定保持回路53aの回路図である。尚、第2?第4判定保持回路53b?53dは、第1判定保持回路53aと同様に構成されているため、ここでは、それらの詳細な説明は省略する。
【0032】
第1判定保持回路53aは、PチャネルMOSトランジスタ71,72、NチャネルMOSトランジスタ73,74、フリップフロップ回路75、抵抗76及びノア回路77を備える。
【0033】
トランジスタ71のソースは電源VCCに接続され、ドレインは抵抗76を介してグランドGNDに接続されている。また、トランジスタ71のゲートはトランジスタ73を介して入力端子TE1と接続されている。トランジスタ73のゲートは、フリップフロップ回路75を介してトランジスタ71及び抵抗76の接続ノードに接続されると共に、トランジスタ72,74のゲートに接続されている。トランジスタ72のソースは電源VCCに接続され、ドレインはトランジスタ74のドレインと接続されている。そのトランジスタ74のソースはグランドGNDに接続されている。ノア回路77は2入力のノア回路であって、一方の入力端子はトランジスタ72,74の接続ノードに接続され、他方の入力端子はグランドGNDに接続されている。そして、このノア回路77の出力信号が第1判定保持回路53aの出力信号として出力端子TE2から出力される。
【0034】
このような第1判定保持回路53aでは、通常、入力端子TE1にHレベルの信号が入力されており(即ち、BIST回路64からHレベルの信号が出力されている)、トランジスタ71はオフしている。これにより、フリップフロップ回路75はHレベルの信号を出力し、トランジスタ74はオンしている。従って、ノア回路77はHレベルの信号を出力している。
【0035】
この状態で、入力端子TE1にLレベルの信号が入力される(即ち、BIST回路64からLレベルの信号が出力される)と、そのLレベルの信号がトランジスタ73を介してトランジスタ71のゲートに入力され、該トランジスタ71がオンする。これにより、フリップフロップ回路75はLレベルの信号を出力し、トランジスタ72がオンする。従って、ノア回路77はLレベルの信号を出力する。
【0036】
ちなみに、この状態では、入力端子TE1にHレベルの信号が再度入力されても、トランジスタ73がオフしているため、トランジスタ71はオン状態のままである。従って、フリップフロップ回路75はLレベルの信号を出力し、ノア回路77はLレベルの出力信号を保持する。
【0037】
尚、上述した第1判定保持回路53a(第1?第4判定保持回路53a?53d)の構成を図5に示す構成に変更してもよい。即ち、同図に示す判定保持回路80は、PチャネルMOSトランジスタ81,82、NチャネルMOSトランジスタ83、抵抗84、ヒューズ85及びノア回路86を備える。
【0038】
詳述すると、トランジスタ81のソースは電源VCCHに接続され、ドレインはトランジスタ83のソースに接続されるとともにヒューズ85を介してグランドGNDに接続されている。このトランジスタ81のゲートは、トランジスタ82,83のゲートと接続され、それらの各ゲートは入力端子TE1と接続されている。トランジスタ82のソースは電源VCCに接続され、ドレインはトランジスタ83のドレインと接続されている。そのトランジスタ83のドレインは抵抗84を介して電源VCCに接続されている。ノア回路86は2入力のノア回路であって、一方の入力端子はトランジスタ82,83の接続ノードに接続され、他方の入力端子はグランドGNDに接続されている。そして、このノア回路86の出力信号が判定保持回路80の出力信号として出力端子TE2から出力される。
【0039】
このような判定保持回路80では、入力端子TE1にHレベルの信号が入力されるとき、トランジスタ83がオンする。これにより、ノア回路86はHレベルの信号を出力する。逆に、入力端子TE1にLレベルの信号が入力されるとき、トランジスタ81,82がオンする。これにより、ノア回路86はLレベルの信号を出力する。その際、オンしたトランジスタ81を介して高電圧の電源VCCHがヒューズ85に印加され、ヒューズ85が切断される。
【0040】
即ち、この状態では、入力端子TE1にHレベルの信号が再度入力されても、ヒューズ85が切断されているため、ノア回路86はHレベルの信号を出力しない。従って、判定保持回路80は、上記判定保持回路53aと同様にして、BIST回路64から出力されるHレベル/Lレベルの信号を保持して出力する。
【0041】
次に、端子切替回路51の作用を図3を参照しながら説明する。
まず、上述した導通試験により接続不良が検出されない(即ち、各端子間を接続するワイヤ15が正常に接続されている)場合について説明する。
【0042】
このとき、チップ13において、BIST回路64は、第1?第4判定保持回路53a?53dにHレベルの信号を出力し、各判定保持回路53a?53dは、そのHレベルの信号を保持して出力する。これにより、第1?第4切替スイッチ54a?54dの第1トランジスタ62がオンし、入出力端子I1?I4は、それぞれ内部端子41?44と接続される。
【0043】
その際、同様にチップ14において、端子切替回路52は、該チップ14が有するBIST回路(図示略)からの出力信号に応答して端子の接続位置を切り替え、入出力端子I5?I8は、それぞれ内部端子46?49と接続される。即ち、接続不良が検出されない場合には、チップ13,14の冗長端子45,50は使用されない。
【0044】
次いで、上述した導通試験の結果、例えば内部端子43,48が不良端子である(即ち、内部端子43,48間を接続するワイヤ15が接続不良である)場合について説明する。
【0045】
このとき、チップ13において、BIST回路64は、第1及び第2判定保持回路53a,53bにHレベルの信号を出力し、第3及び第4判定保持回路53c,53dにLレベルの信号を出力する。これにより、第1及び第2切替スイッチ54a,54bの第1トランジスタ62がオンし、第3及び第4切替スイッチ54c,54dの第2トランジスタ63がオンする。従って、入出力端子I1,I2は内部端子41,42と接続され、入出力端子I3は内部端子44と接続され、入出力端子I4は冗長端子45と接続される。
【0046】
その際、同様にチップ14において、端子切替回路52は、BIST回路(図示略)からの出力信号に応答して端子の接続位置を切り替え、入出力端子I5?I8がそれぞれ内部端子46,47,49,冗長端子50と接続される。」


したがって、上記引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。

「スタック型MCP11は、基板12上に例えば2つのチップ13,14が上下に接続されて実装されており、
チップ13,14は、パッケージ内部にて互いのチップと接続するための複数の内部端子13a,14aをそれぞれ有し、各端子13a,14aはワイヤ15を介して互いに接続されており、
MCP11内における両チップ13,14間の接続不良を検出するための構成を示すと、
MCP11では、外部端子21,22,26,27を用いて導通試験を行うことにより、両チップ13,14間に接続不良がないか否かを検出することができ、
チップ13は端子41?45を含み、それらのうち端子41?44は内部端子であり、端子45は冗長端子であり、
チップ14は端子46?50を含み、それらのうち端子46?49は内部端子であり、端子50は冗長端子であり、
冗長端子45,50は、不良端子の救済を目的として各チップ13,14に1又は複数予め余分に設けられる端子であり、
チップ13において、内部端子41?44及び冗長端子45は、端子切替回路51を介して内部回路の入出力端子I1?I4と接続されており、
判定保持回路80では、入力端子TE1にHレベルの信号が入力されるとき、トランジスタ83がオンし、これにより、ノア回路86はHレベルの信号を出力し、
逆に、入力端子TE1にLレベルの信号が入力されるとき、トランジスタ81,82がオンし、これにより、ノア回路86はLレベルの信号を出力し、
その際、オンしたトランジスタ81を介して高電圧の電源VCCHがヒューズ85に印加され、ヒューズ85が切断され、この状態では、入力端子TE1にHレベルの信号が再度入力されても、ヒューズ85が切断されているため、ノア回路86はHレベルの信号を出力しないので、判定保持回路80は、上記判定保持回路53aと同様にして、BIST回路64から出力されるHレベル/Lレベルの信号を保持して出力し、
導通試験の結果、例えば内部端子43,48が不良端子である場合、チップ13において、BIST回路64は、第1及び第2判定保持回路53a,53bにHレベルの信号を出力し、第3及び第4判定保持回路53c,53dにLレベルの信号を出力し、第1及び第2切替スイッチ54a,54bの第1トランジスタ62がオンし、第3及び第4切替スイッチ54c,54dの第2トランジスタ63がオンし、
入出力端子I1,I2は内部端子41,42と接続され、入出力端子I3は内部端子44と接続され、入出力端子I4は冗長端子45と接続され、
同様にチップ14において、端子切替回路52は、BIST回路からの出力信号に応答して端子の接続位置を切り替え、入出力端子I5?I8がそれぞれ内部端子46,47,49,冗長端子50と接続される方法。」


2.引用文献2について
原査定の拒絶の理由に引用された上記引用文献2の段落【0032】-【0035】には以下の記載がある。

「【0032】図9のブロック図を用いて配線のテスト方法について説明を行う。
【0033】テスト論理記憶回路401に書込んであるテスト論理データを論理回路14,24にダウンロードする配線にモード設定403をテストモードに設定し、論理モジュール1の電源を給電する(スッテプ420?421)。テスト論理をテスト論理記憶回路401より論理回路14,24へダウンロードする(ステップ422?423)。テスト論理が動作しテストを行い、その結果を欠陥データ記憶回路8へ書込む(ステップ424?425)。
【0034】次に図10のブロック図にてユーザ論理と欠陥救済論のダウンロードの説明を行う。モード設定403をユーザ論理記憶回路402に書込んである論理データを論理回路14,24にダウンロードする配線に設定する(ステップ420)。ユーザ論理動作と欠陥救済制御回路15,25の論理データをユーザ論理記憶回路402より論理回路14,24へダウンロードし、論理を欠陥救済回路15,25に書換える(ステップ427?428)。欠陥救済制御回路15とユーザ論理のユーザ論理動作をさせ、ハードウェアエミュレーションを行う。(ステップ429)。
【0035】このように2つの論理データを書換えてテストし、欠陥データを書込むことにより、外付け回路の低減が可能となった。」

上記の記載によれば、引用文献2には以下の技術的事項が記載されていると認められる。

「モード設定をテストモードに設定し、論理モジュール1の電源を給電し、
テスト論理をテスト論理記憶回路より論理回路へダウンロードし、
テスト論理が動作しテストを行い、その結果を欠陥データ記憶回路へ書込み、
モード設定をユーザ論理記憶回路に書込んである論理データを論理回路にダウンロードする配線に設定し、
ユーザ論理動作と欠陥救済制御回路の論理データをユーザ論理記憶回路より論理回路へダウンロードし、
論理を欠陥救済回路に書換え、欠陥救済制御回路とユーザ論理のユーザ論理動作をさせ、ハードウェアエミュレーションを行う方法」

3.引用文献3、引用文献4について
原査定の拒絶の理由に引用された上記引用文献3の段落【0017】には以下の記載がある。

「【0017】次に、本発明の第二の実施形態に係るクロスバスイッチ装置について図面を参照して詳細に説明する。図4は本発明の第二の実施形態に係るクロスバスイッチ装置におけるポート部1及び2の構成を示すブロック図である。図4を参照して、本構成は図2に示した構成と比較して、ポート部1に接続される予備方路が1本増え、セレクタ60、第二のバッファ部62におけるバッファが追加されて、予備クロスバスイッチカード28を2枚備えることができるようになっている。これは、複数枚のカードで構成されたクロスバスイッチ部26のうち2枚のN×Nクロスバスイッチカード24に異常が起きた場合、1枚の予備クロスバスイッチカード28だけでは迂回するための予備方路が1本しかないため、迂回しきれず転送パケットデータ82が転送不可能状態となることを回避する為である。本第二の実施形態では、予備クロスバスイッチカード28を2枚備えて予備方路を2本にすることにより、2枚のN×Nクロスバスイッチカード24とこれに接続される2本の現用方路の異常に対しても正常なデータ転送が可能であり、クロスバスイッチ装置の冗長度をより高めることができる。本第二の実施形態の更なる変形としては3枚、4枚と予備方路を設ける事もできるが、異常の発生確率との相関で最適枚数が設計的に決められる。」

上記引用文献4の段落【0026】には以下の記載がある。

「【0026】図5は、本発明の一つの実施態様によるマトリックス乗算器106の詳細図を示している。ベクトル乗算器402と累算器404は、計算可能な構成に分割されて示されている。ベクトル乗算器402は、複数のレジスタ502、504と固定点乗算器506とを含んでいる。累算器404は、複数のレジスタ508、510、512、累算器514、加算器516、および減算器518を含んでいる。クロスバースイッチ520と522は、ベクトル乗算器402と累算器404との間をインターフェースしている。マルチプレクサ524と526は、累算器514と加算器514と減算器518の間をインターフェースしている。式(8)と(9)により、与えられた入力行の奇数値F1,3,5,7と偶数値0,2,4,6は、一対となって各クロックサイクル毎に、データ路へ入る。特別IDCT係数マトリックスの固有の対称性を利用するために、データ路は、奇数チャネル528と偶数チャネル530とに分割されている。固定点乗算器506は、クロスバースイッチ520と522への入力である一連の積を生成するために、表1のIDCT係数マトリックスの1でない係数を入力サンプルに掛ける乗算を実行する。クロスバースイッチ520は、好適には、入力A?Dと出力E?Hとを有する4:4クロスバースイッチであり、本質的に、4つの4:1マルチプレクサを含んでいる。クロスバースイッチ522は、好適には、入力I?Jと出力K?Nとを有する4:4クロスバースイッチであり、本質的に、4つの2:1マルチプレクサを含んでいる。クロスバースイッチ520と522は、いずれの入力をいずれの出力にも対応する能力を有する。」

引用文献3、引用文献4のこれらの記載を参照すると、転送のための接続を予備の接続に切り替えるためにクロスバスイッチを用いること、また、そのようなクロスバスイッチがマルチプレクサを備えることは周知技術であると認められる。

第5 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。

a)引用発明の「基板12」と「チップ13,14」は、本願発明1の「基板」と「モジュール」にそれぞれ相当する。
引用発明の「スタック型MCP11」は、「基板12」上に2つの「チップ13,14」が上下に接続されて実装されているので、引用発明は基板12にチップ13,14が結合されているといえる。
引用発明の「チップ13,14」は、パッケージ内部にて互いのチップと接続するための複数の内部端子13a,14aをそれぞれ有し、各端子13a,14aはワイヤ15を介して互いに接続されているので、2つのチップ13,14のコア間が複数の入力/出力接続がなされているといえる。
そして、引用発明は、MCP11内における両チップ13,14間の接続不良を検出するためのものであり、MCP11では、外部端子21,22,26,27を用いて導通試験を行うことにより、両チップ13,14間に接続不良がないか否かを検出しているので、引用発明は、入力/出力接続の試験をしているといえる。
そのため、引用発明は、本願発明1と「基板に結合されたモジュールの2つのコア間の複数の入力/出力(I/O)接続を試験する」点で共通する。

b)引用発明は、「チップ13は端子41?45を含み、それらのうち端子41?44は内部端子であり、端子45は冗長端子であり、チップ14は端子46?50を含み、それらのうち端子46?49は内部端子であり、端子50は冗長端子であり、冗長端子45,50は、不良端子の救済を目的として各チップ13,14に1又は複数予め余分に設けられる端子であり、チップ13において、内部端子41?44及び冗長端子45は、端子切替回路51を介して内部回路の入出力端子I1?I4と接続されて」いるので、引用発明の「端子41?44」と「端子46?50」の接続は、本願発明1の「正規I/O接続」に、引用発明の「端子45」と「端子50」の接続は、本願発明1の「冗長I/O接続」に、それぞれ相当する。
そして、引用発明の端子の接続は複数あるので、引用発明と本願発明は、「複数のI/O接続は、正規I/O接続および冗長I/O接続を含む」点で一致する。

c)引用発明の判定保持回路80では、入力端子TE1にHレベルの信号が入力されるとき、トランジスタ83がオンし、これにより、ノア回路86はHレベルの信号を出力し、逆に、入力端子TE1にLレベルの信号が入力されるとき、トランジスタ81,82がオンし、これにより、ノア回路86はLレベルの信号を出力し、その際、オンしたトランジスタ81を介して高電圧の電源VCCHがヒューズ85に印加され、ヒューズ85が切断され、この状態では、入力端子TE1にHレベルの信号が再度入力されても、ヒューズ85が切断されているため、ノア回路86はHレベルの信号を出力しないので、判定保持回路80は、上記判定保持回路53aと同様にして、BIST回路64から出力されるHレベル/Lレベルの信号を保持して出力している。
また、導通試験の結果、例えば内部端子43,48が不良端子である場合、チップ13において、BIST回路64は、第1及び第2判定保持回路53a,53bにHレベルの信号を出力し、第3及び第4判定保持回路53c,53dにLレベルの信号を出力しているので、第1及び第2判定保持回路と第3及び第4判定保持回路は、対応する不良端子と通常の端子ごとにHレベル/Lレベルの信号として、不良端子であることを示す欠陥データを格納保持しているといえる。
そして、第1及び第2切替スイッチ54a,54bの第1トランジスタ62がオンし、第3及び第4切替スイッチ54c,54dの第2トランジスタ63がオンし、入出力端子I1,I2は内部端子41,42と接続され、入出力端子I3は内部端子44と接続され、入出力端子I4は冗長端子45と接続され、同様にチップ14において、端子切替回路52は、BIST回路からの出力信号に応答して端子の接続位置を切り替え、入出力端子I5?I8がそれぞれ内部端子46,47,49,冗長端子50と接続されている。
したがって、引用発明は「格納された欠陥データに従って、複数の信号を、該複数の信号に対する該正規I/O接続に欠陥があるという決定に基づいて、該正規I/O接続から該冗長I/O接続へリルート」しているといえ、この点は本願発明1と共通する。

d)引用発明と本願発明1は共に方法の発明である点で共通する。

したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

〈一致点〉
「方法であって、該方法は、
基板に結合されたモジュールの2つのコア間の複数の入力/出力(I/O)接続を試験することであって、該複数のI/O接続は、正規I/O接続および冗長I/O接続を含む、ことと、
格納された欠陥データに従って、複数の信号を、該複数の信号に対する該正規I/O接続に欠陥があるという決定に基づいて、該正規I/O接続から該冗長I/O接続へリルートする、ことと
を含む、方法。」


〈相違点1〉
本願発明1は、「2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも1つの接続を介して通信可能である」のに対し、引用発明ではこのような構成についての特定がなされていない点。

〈相違点2〉
本願発明1は、「不揮発性メモリに欠陥データを格納することであって、該欠陥データは、欠陥の所定の最大量まで該複数のI/O接続の欠陥位置を含む」ものであるのに対し、引用発明では欠陥データに相当するものを利用しているが、不揮発性メモリに欠陥データを格納するものではなく、また、欠陥の所定の最大量まで複数のI/O接続の欠陥位置を含むものであるかが明らかではない点。

〈相違点3〉
本願発明1は、「リルートすることは、該正規I/O接続と該冗長I/O接続との間のクロスバーを用いて実行される」ものであるのに対し、引用発明ではリルートすることにクロスバーを用いて実行するものではない点。

(2)相違点についての判断

〈相違点1についての判断〉
上述したように、引用発明は、「2つのコア間の複数の入力/出力(I/O)接続を試験する」点では、本願発明1と共通するものであるが、引用発明は、「2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え」ることは特定されていない。
ここで、引用発明はBIST回路を有しており、該BIST回路は切り替えのための各種信号を発生させる「試験プロセッサ」といえたとしても、試験信号を介して相互に通信する機能は有していない。
したがって、たとえ引用発明において、試験信号を介して相互に通信する試験プロセッサを備えることが想定し得たとしても、そのことが前提となる該試験信号が試験専用の少なくとも1つの接続を介して通信可能とすることまで当業者が容易に想到し得るという証拠は原査定に引用された引用文献1?4を見ても存在せず、周知技術であるともいえない。

したがって、上記相違点2、3について判断するまでもなく、本願発明1は、当業者であっても引用発明、引用文献2に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-10について
本願発明2-10も、本願発明1の「2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも1つの接続を介して通信可能である」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものとはいえない。

3.本願発明11-18について
本願発明11は、本願発明1と同様の構成を有する方法の発明であり、かつ、本願発明1と同様に「2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも1つの接続を介して通信可能である」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものとはいえない。
また、本願発明12-18も、本願発明1の「2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも1つの接続を介して通信可能である」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものとはいえない。

第6 原査定について
審判請求時の補正により、本願発明1-18は、「2つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも1つの接続を介して通信可能である」という事項を有するものとなっており、当業者であっても、拒絶査定において引用された引用文献1-4に基づいて、容易に発明できたものとはいえない。したがって、原査定の理由を維持することはできない。

第7 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2018-05-09 
出願番号 特願2012-282703(P2012-282703)
審決分類 P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 宮下 誠  
特許庁審判長 千葉 輝久
特許庁審判官 松田 岳士
安久 司郎
発明の名称 リルート可能なダイ間通信を用いるマルチチップモジュール  
代理人 森下 夏樹  
代理人 山本 秀策  

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