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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1343334
審判番号 不服2017-13924  
総通号数 226 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-10-26 
種別 拒絶査定不服の審決 
審判請求日 2017-09-20 
確定日 2018-09-04 
事件の表示 特願2013-199043「半導体装置」拒絶査定不服審判事件〔平成27年 4月 9日出願公開、特開2015- 65350、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年9月25日の出願であって,その手続の経緯は以下のとおりである。
平成29年 3月23日 拒絶理由通知
平成29年 5月26日 意見書提出・手続補正
平成29年 6月20日 拒絶査定(以下,「原査定」という。)
平成29年 9月20日 審判請求・手続補正
平成30年 4月26日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成30年 7月 5日 意見書提出・手続補正

第2 原査定の概要
本願請求項1-8に係る発明は,本願出願前に日本国内において頒布された刊行物である引用文献1-4に記載された発明に基づき本願出願前に当業者が容易に発明することができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
1.特開2000-114556号公報
2.特開2012-114388号公報
3.特開2010-118573号公報
4.特開2008-098529号公報

第3 当審拒絶理由通知の概要
本願請求項1-7に係る発明は,本願出願前に日本国内において頒布された刊行物である引用文献1-4に記載された発明に基づき本願出願前に当業者が容易に発明することができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
1.特開2004-047780号公報
2.特開2010-118573号公報
3.特開2012-169452号公報
4.特開2003-017409号公報

第4 本願発明
本願の請求項1ないし5に係る発明(以下,それぞれ「本願発明1」ないし「本願発明5」という。)は,平成30年7月5日付け手続補正で補正された特許請求の範囲の請求項1ないし5に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
炭化ケイ素,窒化ガリウム,ダイアモンドのいずれかである半導体基板,前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の面上に,当該半導体基板の反りを相殺する応力を発生させる凸状の補償膜を有し,
前記補償膜は,前記半導体基板の全面を被覆せず,開口された窓部を複数有し,
前記半導体基板を半導体チップに分割するための分割線上に該分割線と一致する格子状で凸状の前記補償膜の配置とし,さらに前記半導体基板の電極膜が前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接することを特徴とする半導体装置。
【請求項2】
前記補償膜は,前記半導体基板の反りの方向に基づいて,前記半導体基板の線膨張係数に対し,大きいまたは小さい線膨張係数の材質を用いて前記半導体基板の反りを相殺することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記補償膜は,前記半導体基板よりも線膨張係数が小さい酸化ケイ素または窒化ケイ素であることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記補償膜は,前記半導体基板よりも線膨張係数が大きく絶縁性を有する,金属酸化物,金属窒化物,金属酸窒化物,もしくはセラミック,サーメットであることを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記補償膜は,アルミナ,ジルコニア,リチウム系酸化物であることを特徴とする請求項4に記載の半導体装置。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1の記載
当審拒絶理由通知に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)
「【0001】
【発明の属する分野】
本発明は,半導体装置及びその製造方法に係り,特に電源回路に利用される半導体装置及びその製造方法に関するものである。」

「【0004】
ところが,電源回路に利用される半導体装置,いわゆるパワーデバイスの場合,シリコンウェハ50の補強板51との貼付面にも電極となる金属膜を形成している。したがって,シリコンウェハ50を補強板51に貼り付けたままパターン形成する図10の製造方法は採用できない。また,シリコンウェハ50の両面に金属膜を形成してから補強板51に貼り付けることによってこの問題を回避しようとすると,補強板51を貼り付ける前にシリコンウェハ50に反りが発生する。
【0005】
また,上述のような半導体装置を実装する際に,さらに別の課題が存在している。図12は,従来技術に係る半導体装置及びその実装方法を示す断面図(2)であり,(a)は半導体装置の概略を示す断面斜視図,(b)は実装方法を示す断面図である。図12において,42はランド,43は基板,44はハンダペースト,45はボイド,60はシリコンチップ,61はエミッタ電極,67はゲート電極,68はコレクタ電極を示す。
【0006】
シリコンチップ60は,IGBTの構成を有するものである。シリコンチップ60の実装手順は,まずシリコンチップ60を矢印Dに示す方向に押圧してリフロー前のハンダペースト44に付着させる。その後,ハンダペースト44をリフローすることによって,シリコンチップ60を電気的に基板43に接続させるのが一般的である。ところで,シリコンチップ60をハンダペースト44に付着させるときに,シリコンチップ60とハンダペースト44との間に空気が挟まれると,ハンダペースト44の中にボイド45となって残る。ボイド45が残ると,シリコンチップ60と基板43との電気的接続の信頼性を低下させることになる。
【0007】
【発明が解決しようとする課題】
本発明は,上記課題を解決するために,半導体装置の製造工程における半導体チップへのダメージ等の発生,及び実装工程におけるボイドの発生を一括して防止可能な半導体装置及びその製造方法を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
上記課題を解決するための手段として,本発明は,半導体装置において,半導体チップの第1の主面に電極を形成し,前記半導体チップの第2の主面に別の電極を形成してなる半導体装置において,前記第1の主面の縁辺部及びその近傍に絶縁性を有する枠状体を設け,前記半導体チップの前記枠状体を設けた部分を他の部分よりも薄くしてなることを特徴とするものとした。
【0009】
したがって,本発明に係る半導体装置は,枠状体を補強材とすることが可能になるので,半導体装置の製造工程において,半導体基板,すなわち個々の半導体チップを切り出す前の基板に亀裂や欠け,あるいは反りが生じにくくなる。また,半導体チップの枠状体を設けた部分を他の部分よりも薄くしているので,半導体装置を配線基板等に実装するときに,半導体装置とハンダとの間に挟まれた空気が抜けやすくなる。」

「【0013】
また,本発明は,半導体装置の製造方法において,半導体基板の第1の主面に電極を形成する工程と,前記第1の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に硼珪酸ガラスで形成された枠状体を載置する工程と,前記半導体基板と前記枠状体との間に所定電圧を印加して,前記枠状体を前記半導体基板に接着する工程と,前記半導体基板を前記第1の主面側から押圧しつつ前記半導体基板の第2の主面側を研削して,前記半導体基板を薄くするとともに,前記半導体基板の前記枠状体を接着した部分が他の部分よりも薄くなるようにする工程と,前記半導体基板の第2の主面に別の電極を形成する工程を有することを特徴とするものとした。
【0014】
したがって,本発明に係る半導体装置の製造方法は,半導体基板を第2の主面側から研削する通常の工程において,半導体基板の枠状体を接着した部分を他の部分よりも薄くする加工を行うことができる。したがって,この加工のために特別の工程を付加する必要がない。」

「【0017】
【発明の実施の形態】
以下に,本発明の第1の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図1は,本発明の第1の実施の形態に係る半導体装置を示す図であり,(a)は平面図,(b)は(a)のA-A線における断面を露出させた断面斜視図である。図1において,10は半導体装置,11は枠状体,16はエミッタ電極膜,17はゲート電極膜,18はコレクタ電極膜,19は間隙,20a,20bは凹面部,30はシリコンチップを示す。
【0018】
半導体装置10は,IGBTとしての構成を有するものであり,シリコンチップ30の内部には図示しないベース領域,Pウェル領域,N^(+)型エミッタ領域などが形成されている。また,シリコンチップ30は,第2の主面側の縁辺領域に凹面部20a,20bを環状に形成している。したがって,シリコンチップ30の縁辺近傍の部分は,他の部分よりも薄い。なお,シリコンチップ30の内部に形成される拡散領域は,IGBTを構成するものであればよく,特定の構成に限定されるものではない。
【0019】
また,図1(a)及び(b)に示すように,シリコンチップ30の第1の主面には,エミッタ電極膜16及びゲート電極膜17を形成している。さらに,シリコンチップ30の第1の主面側の縁辺領域には,枠状体11を形成している。枠状体11は,硼珪酸ガラスを材料として形成され,エミッタ電極膜16及びゲート電極膜17よりも高く形成されている。なお,枠状体11の高さは,後述する理由により,凹面部20a,20bの深さよりも大きくする必要がある。また,枠状体11は,硼珪酸ガラス以外の絶縁性材料,例えばポリイミドなどの樹脂で形成することが可能である。」

「【0022】
図11は,本発明の第1の実施の形態に係る半導体装置の実装方法を示す断面図である。図11において,42はランド,43は基板,44はハンダペースト,45はボイドを示す。その他の符号は,図1において用いた符号と同じものを示す。この実施の形態に係る半導体装置では,半導体装置を矢印Bの方向に押圧してハンダペースト44に付着させるときに,半導体装置とハンダペースト44との間に空気が挟まった場合でも,ボイド45が矢印Cの方向に移動する。したがって,ボイド45が残りにくくなり,シリコンチップ装置と基板43との電気的接続の信頼性を向上することができる。」

「【0024】
さらに,本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。図3?図7は,本発明の第1の実施の形態に係る半導体装置の製造方法を示す断面斜視図(1)?(5)である。これらの図において,31はシリコンウェハ,32は枠状体,37はエミッタ電極,38はダイシングライン,40は上定盤,41は下定盤を示す。その他の符号は,図1において用いた符号と同じものを示す。
【0025】
まず,図3に示すように,シリコンウェハ31に,図示しないベース領域,Pウェル領域,N^(+)型エミッタ領域などを形成しておく。さらに,第1の主面上に,エミッタ電極膜16,37,及びゲート電極膜17を形成しておく。ここで,エミッタ電極膜16及びゲート電極膜17は1つの半導体装置に対して形成されるものであり,エミッタ電極膜37はその半導体装置に隣接する半導体装置に対して形成されるものである。なお,以上の部分の製造に関しては,特定の方法に限定されるものではなく,周知の製造方法のいずれを採用しても良い。
【0026】
次に,図4に示すように,硼珪酸ガラスの枠状体32をシリコンウェハ31上に載置する。そして,シリコンウェハ31側がプラス,枠状体32側がマイナスとなるように電圧を印加する。この電圧の印加によって,枠状体32中の窒素が分極し,枠状体32がシリコンウェハ31に接着する。したがって,枠状体32の材料として硼珪酸ガラスを利用することにより,枠状体32を接着するための樹脂等が不要になるという利点がある。
【0027】
そして,図5に示すように,上定盤31によってシリコンウェハ31の第1の主面側を矢印Aに示すように押圧しながら,下定盤32によってシリコン基板11の第2の主面側を研削する。このとき,上定盤31の押圧力は,通常の研削工程の場合よりも強く,かつ,シリコンウェハ31に割れ等が生じない範囲とする。そうすると,シリコンウェハ31は,枠状体32を介して強く押圧されるので,シリコンウェハ31の第2の主面と下定盤32との間に生じる摩擦力が従来技術に係る製造方法を用いる場合よりも不均一になる。すなわち,シリコンウェハ31の第2の主面の,上定盤31と枠状体32とが接している部分の下方の部位には,その周辺部よりも大きな摩擦力が生じるので周辺部よりも研削厚が大きくなる。
【0028】
したがって,図6に示すように,シリコンウェハ31を所定の厚さになるまで研削すると,上定盤31と枠状体32とが接している部分が他の部分よりも薄くなり,この接している部分の下方に凹面部20a,20bが形成される。なお,凹面部20a,20bの深さは,言うまでもなく枠状体32の高さと同じまたはこれよりも小さくなる。よって,枠状体32の高さは,必要とされる凹面部20a,20bの深さを配慮して決定する必要がある。
【0029】
次に,図7に示すように,シリコンウェハ31の第2の主面をエッチングし,コレクタ電極膜18を形成する。そして,シリコンウェハ31をダイシングライン38でダイシングし,各々図1に示したような半導体装置とする。なお,凹面部20a,20bは,研削工程ではなく,研磨工程で形成しても良い。
【0030】
以上のように,本発明の第1の実施の形態に係る半導体装置の製造方法においては,凹面部20a,20bを形成するために,特別の工程を設ける必要がないという利点がある。」

「【0041】
なお,以上説明した3つの実施の形態に係る半導体装置は,IGBTの構成を有するものを例として説明したが,MOSFETやサイリスタなど他の構成を有するものに対しても好ましく適用できる。また,これらの半導体装置の製造工程において,シリコンウェハ31の第2の主面を研削した後に,研削面に直接電極を形成すれば,良好なオーミック接合を得ることができる。
【0042】
【発明の効果】
以上のように,本発明は,半導体基板の第2の主面を研削する前に,スクライブラインで囲まれる領域,すなわちシリコンチップとして切り出される領域の縁辺部及びその近傍に絶縁性を有する枠状体を形成したので,枠状体が半導体基板の補強材となり,半導体基板に亀裂や欠けが生じることを防止できる。また,第1の主面側に枠状体を形成するので,従来技術で用いた補強材のように,第2の主面への電極等の形成を阻害する要因にならない。さらに,半導体基板を枠状体から剥離する工程が不要になる。くわえて,半導体基板の枠状体を形成した部分が他の部分よりも薄くなるようにするので,シリコンチップを配線基板等に実装するときに,半導体装置とハンダの間の空気が抜けやすくなり,ボイドの発生を防止できる。」

(2)引用発明
前記(1)より,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「シリコンウェハ31,シリコンウェハ31の第1の主面上に,エミッタ電極膜16,37,及びゲート電極膜17,前記第1の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体を有し,
シリコンウェハ31をダイシングライン38でダイシングしたシリコンチップ30。」

2 引用文献2について
当審拒絶理由通知に引用された引用文献2には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
この発明は,例えば,SiC(炭化珪素)ショットキバリアダイオード(以下「SiC-SBD」と略記)のような,SiCを構成材料とする半導体装置の製造方法に関する。」

「【0065】
また,裏面オーミック(オーミック電極4),および裏面メタライズ(メタライズ層6)形成工程においてSiCウェハの基板厚みが200μm程度以下である場合,本発明ではいずれも島状に裏面電極を形成するので,SiC基板に対してオーミック電極4(メタライズ層6)が有する膜ストレスが低減され,SiC基板の反り,歪み(内部応力)が緩和される。」

3 引用文献3について
当審拒絶理由通知に引用された引用文献3には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,化合物半導体装置及びその製造方法に関する。」

「【0014】
(第1の実施形態)
先ず,第1の実施形態について説明する。図1は,第1の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す図である。
【0015】
第1の実施形態では,図1(a)に示すように,基板1上に,電子走行層2が形成され,電子走行層2上に電子供給層3が形成されている。また,電子供給層3上にゲート電極4g,ソース電極4s及びドレイン電極4dが,ソース電極4s及びドレイン電極4dがゲート電極4gを間に挟むようにして形成されている。
【0016】
本実施形態では,図1(b)に示すように,基板1の表面に,電子走行層2を構成する物質よりも熱膨張係数が大きい物質を含む大熱膨張係数領域1aと,電子走行層2を構成する物質よりも熱膨張係数が小さい物質を含む小熱膨張係数領域1bと,が混在する。
【0017】
このような本実施形態では,高温でのエピタキシャル成長により電子走行層2を形成する場合,大熱膨張係数領域1aと電子走行層2との接合面の上方では,電子走行層2に引張応力が作用し,小熱膨張係数領域1bと電子走行層2との接合面の上方では,電子走行層2に圧縮応力が作用する。従って,これらの応力が互いに相殺される。同様に,大熱膨張係数領域1aと電子走行層2との接合面の下方では,基板1に圧縮応力が作用し,小熱膨張係数領域1bと電子走行層2との接合面の下方では,基板1に引張応力が作用して,これらが互いに相殺される。このため,高温でのエピタキシャル成長により電子走行層2を形成するとしても,その際に基板1の反り及びクラック等は極めて生じにくい。
【0018】
なお,大熱膨張係数領域1a及び小熱膨張係数領域1bの形態は特に限定されない。例えば,図1(c)に示すように,電子走行層2よりも熱膨張係数が大きい大熱膨張係数基板材1cの表面に,大熱膨張係数基板材1cを露出する開口部が形成され,電子走行層2よりも熱膨張係数が小さい小熱膨張係数基板材1dが貼り付けられていてもよい。また,図1(d)に示すように,小熱膨張係数基板材1dの表面に,小熱膨張係数基板材1dを露出する開口部が形成された大熱膨張係数基板材1cが貼り付けられていてもよい。図1(c)及び図1(d)は,図1(b)中のI-I線に沿った断面を示している。
【0019】
また,図1(b)に示す例では,大熱膨張係数領域1a及び小熱膨張係数領域1bが市松模様のように配列しているが,大熱膨張係数領域1a及び小熱膨張係数領域1bの配列も特に限定されない。例えば,図2(a)に示すように,平面形状が正方形の小熱膨張係数領域1bがドット状に配列し,その周囲を大熱膨張係数領域1aが取り囲んでいてもよい。この場合も,図2(b)に示すように,大熱膨張係数基板材1cの表面に,小熱膨張係数基板材1dが貼り付けられていてもよく,小熱膨張係数基板材1dの表面に,大熱膨張係数基板材1cが貼り付けられていてもよい。図2(b)及び図2(c)は,図2(a)中のI-I線に沿った断面を示している。また,図2(d)に示すように,平面形状が正方形の小熱膨張係数領域1aがドット状に配列し,その周囲を小熱膨張係数領域1bが取り囲んでいてもよい。この場合も,図2(e)に示すように,大熱膨張係数基板材1cの表面に,小熱膨張係数基板材1dが貼り付けられていてもよく,小熱膨張係数基板材1dの表面に,大熱膨張係数基板材1cが貼り付けられていてもよい。図2(e)及び図2(f)は,図2(d)中のII-II線に沿った断面を示している。
【0020】
更に,大熱膨張係数領域1a及び小熱膨張係数領域1bの平面形状も特に限定されない。例えば,図3(a)に示すように,小熱膨張係数領域1bの平面形状が正六角形であってもよく,図3(b)に示すように,大熱膨張係数領域1aの平面形状が正六角形であってもよい。図3(c)に示すように,小熱膨張係数領域1bの平面形状が円形であってもよく,図3(d)に示すように,大熱膨張係数領域1aの平面形状が円形であってもよい。
【0021】
更にまた,大熱膨張係数領域1a及び小熱膨張係数領域1bの割合も特に限定されない。但し,大熱膨張係数領域1a及び小熱膨張係数領域1bの割合は,電子走行層2,大熱膨張係数領域1a,及び小熱膨張係数領域1bの各熱膨張係数及び厚さ等に応じて適宜決定することが好ましい。
【0022】
また,大熱膨張係数領域1a及び小熱膨張係数領域1bは規則的に配列しているよりも,不規則に配列していることが好ましい。基板1の表面に平行な各方向間での平均熱膨張係数のばらつきを抑制するためである。そして,大熱膨張係数領域1a及び小熱膨張係数領域1bの割合は,基板1の表面に平行な各方向間で均一であることが好ましく,例えば,この割合の平均値からのばらつきがいずれの方向においても10%以内に収まっていることが好ましく,5%以内に収まっていることがより好ましく,3%以内に収まっていることがより一層好ましい。また,大熱膨張係数領域1a及び小熱膨張係数領域1bが規則的に配列している場合,そのピッチは小さいことが好ましく,最も密に配列する方向におけるピッチが1μm以下であることが好ましい。図2及び図3中の方向9が各例において大熱膨張係数領域1a及び小熱膨張係数領域1bが最も密に配列する方向に相当する。」

「【0059】
いずれの実施形態においても,基板として,炭化シリコン(SiC)基板,サファイア基板,シリコン基板,GaN基板又はGaAs基板等を用いてもよい。基板が,導電性,半絶縁性又は絶縁性のいずれであってもよい。」

4 引用文献4について
当審拒絶理由通知に引用された引用文献4には,図面とともに次の事項が記載されている。
「【0001】
【発明の属する技術分野】この発明は,半導体層の形成方法に関し,より特定的には,基板上に,基板とは異なる熱膨張係数を有する半導体層を形成する半導体層の形成方法に関する。」

「【0034】(第3実施形態)図12?図18は,本発明の第3実施形態による半導体素子の形成方法を説明するための断面図である。この第3実施形態では,第1実施形態の反りが抑制されたSi基板11を半導体素子(GaN系レーザダイオード(LD)素子)に適用した例を示している。以下,図12?図18を参照して,第3実施形態による半導体素子の形成方法について説明する。
【0035】まず,図12に示すように,第1実施形態と同様,プラズマCVD法を用いて,約100μmの厚みを有するSi基板11上に,約50nmの膜厚を有するSiO_(2)からなるマスク層12を形成する。この後,マスク層12の所定領域をエッチングにより除去することによって,Si基板11の上面の一部が露出されるように,複数の開口部12aを形成する。この開口部12aは,マスク層12の約1mm×約1mm四角内に,1カ所ずつ約0.5mm×約0.5mmの大きさを有するように形成されている。
【0036】次に,図13に示すように,MOCVD法を用いて,基板温度を1150℃の成長温度に保持した状態で,約0.05μmの膜厚を有する単結晶のAl_(0.09)Ga_(0.91)Nからなるバッファ層13を,開口部12a内に露出されたSi基板11上に形成する。そして,バッファ層13の上面上の全面を覆うとともに,マスク層12の上面上の一部領域を覆うように,約7μmの膜厚を有するGaN層14を形成する。
【0037】さらに,この第3実施形態では,GaN層14上に,図13に示すように,約5μmの合計膜厚を有するレーザダイオード層50を形成する。このレーザダイオード層50は,図14に示すように,n型GaNコンタクト層51,n型AlGaNクラッド層52,InGaN活性層53,p型AlGaNクラッド層54およびp型GaNコンタクト層55を順次成長することによって形成される。また,レーザダイオード層50は,マスク層12上には成長されにくいため,GaN層14上に選択的に成長される。
【0038】この場合,約2.3×10^(-6)/Kの熱膨張係数を有するSi基板11上に,Si基板11の熱膨張係数より大きな熱膨張係数(約5.6×10^(-6)/K)を有するGaN層14およびレーザダイオード層50を形成するため,約1150℃のGaN層14およびレーザダイオード層50の成長温度から室温に降温する際に,GaN層14およびレーザダイオード層50は,Si基板11に比べて大きく縮む。このため,GaN層14およびレーザダイオード層50を成長した後のSi基板11には,図13に示すように,GaN層14およびレーザダイオード層50側が凹になる方向に反りが発生する。
【0039】次に,図15に示すように,金属マスク(図示せず)を使用したスパッタリング法を用いて,マスク層12の上面上のレーザダイオード層50が形成されていない領域に,約0.4mm×約0.5mm×約1μm(膜厚)の大きさを有するタングステンからなる反り抑制層15を形成する。この場合,タングステンからなる反り抑制層15は,約1μmの薄い厚みで形成するので,半導体層の約2倍の密度を有するように形成する。このタングステンからなる反り抑制層15は,Si基板11とGaN層14との熱膨張差により生じる熱応力と反対の方向に働く約1×10^(9)N/m^(2)程度の強い圧縮応力を示す。これにより,Si基板11のGaN層14およびレーザダイオード層50側が凹になる方向に発生していた反りは,タングステンからなる反り抑制層15によって,反対方向(凸になる方向)に反る力を受ける。それによって,全体としてのSi基板11の反りが抑制される。
【0040】上記のようにSi基板11の反りが抑制された後,図16に示すように,リソグラフィー技術を用いて,レーザダイオード層50を所定形状にパターニングする。具体的には,図17に示すように,p型GaNコンタクト層55およびp型AlGaNクラッド層54の一部領域をエッチングすることにより,p型AlGaNクラッド層54の凸部とp型AlGaNクラッド層54の凸部の上面上のp型GaNコンタクト層55とから構成されるリッジ部を形成する。また,p型AlGaNクラッド層54,InGaN活性層53,n型AlGaNクラッド層52およびn型GaNコンタクト層51の一部領域をエッチングにより除去する。この第3実施形態では,反り抑制層15によってSi基板11の反りが抑制されているため,上記したリソグラフィー技術を用いたレーザダイオード層50のパターニングを精度良く行うことができる。
【0041】そして,図16および図17に示すように,p型GaNコンタクト層55の上面上に,Pd,PtおよびAuの積層膜からなるp側電極16を形成する。また,エッチングにより露出されたn型GaNコンタクト層51の上面上に,Ti,PtおよびAuの積層膜からなるn側電極17を形成する。
【0042】その後,ウエハにおいてバッファ層13,GaN層14およびレーザダイオード層50が形成されている領域を約0.4μm×約0.3μmの大きさにダイシングおよび分割することによって,図18に示されるような,第3実施形態の半導体素子が形成される。
【0043】第3実施形態では,マスク層12の上面上のレーザダイオード層50が形成されていない領域上に,Si基板11の反りを抑制するための反り抑制層15を形成することによって,Si基板11とは異なる熱膨張係数を有するGaN層14を形成する場合にも,Si基板11の反りを有効に防止することができる。これにより,GaN層14およびレーザダイオード層50を必要な膜厚(約12μm)分形成した場合にも,精度の高いリソグラフィー工程が可能となり,良好な素子特性を有するGaN系レーザダイオード(LD)素子を形成することができる。
【0044】なお,今回開示された実施形態は,すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は,上記した実施形態の説明ではなく特許請求の範囲によって示され,さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0045】たとえば,上記第1?第3実施形態では,Si基板上にGaN層14またはGaAs層24などの半導体層を形成したが,本発明はこれに限らず,他の半導体層を形成してもよい。他の半導体層としては,たとえば,III-V族化合物半導体(GaN,AlN,InN,GaP,AlP,InP,AlAs,InAs,AlSb,GaSb,InSbおよびそれらの混晶など),ZnSe,SiC,SiGe,SiまたはGeなどでもよい。
【0046】また,上記第1?第3実施形態では,基板としてSi基板を用いたが,本発明はこれに限らず,他の基板を用いてもよい。他の基板としては,たとえば,GaAs基板,InP基板,SiC基板またはサファイア基板などが考えられる。
【0047】また,上記第1?第3実施形態では,反り抑制層としてタングステンを用いたが,本発明はこれに限らず,反り抑制層をタングステンを含む化合物(WSi,WSiNおよびWNなど)やこれを含む積層膜,または,Si,SiO_(2),SiNなどを含む膜を用いてもよい。
【0048】
【発明の効果】以上のように,本発明によれば,半導体層にクラックが発生しにくい薄い基板を用いた場合にも,基板の反りを抑制することが可能な半導体層の形成方法を提供することができる。」

第6 対比及び判断
1 本願発明1について
(1)本願発明1と引用発明との対比
ア 引用発明の「シリコンウェハ31」は,本願発明1の「半導体基板」の一種である。
イ 引用発明の「前記第1の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は,「本発明に係る半導体装置は,枠状体を補強材とすることが可能になるので,半導体装置の製造工程において,半導体基板,すなわち個々の半導体チップを切り出す前の基板に亀裂や欠け,あるいは反りが生じにくくなる。」(第5の1(1)【0009】)ことから,枠状体はシリコンウエハ31に反りが生じにくくなる機能を有しており,シリコンウエハ31の反りの生じにくさを補償しているといえ,また,枠状体は第1の主面に形成されており,シリコンウエハ31の面に対して凸状であるといえるから,本願発明1の「当該半導体基板の面上」の「凸状の補償膜」であると認められる。
ウ また,引用発明の「前記第1の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は,スクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状の形状であり,シリコンウエハ31の全面を被覆せず,スクライブラインで囲まれる領域の縁辺部及びその近傍以外の領域で開口された窓部を複数有するものであるといえるから,本願発明1の「前記補償膜は,前記半導体基板の全面を被覆せず,開口された窓部を複数有し」ている形状であると認められる。
エ また,引用発明の「前記第1の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は,図7に示されるように,ダイシングライン38を包含するようにシリコンウエハ31上に配置されている。
さらに,ダイシングライン38は,シリコンチップ30に分割するためのものであるから,シリコンウエハ31上に格子状に配置されているといえる。
よって,引用発明の「前記第1の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は,シリコンウエハ31をシリコンチップ30に分割するためのダイシングライン38と一致する格子状に配置されているといえる。
また,引用発明の「ダイシングライン38」は,本願発明1の「分割線」に対応するものである。
したがって,引用発明の「前記第1の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は,本願発明1の「前記半導体基板を半導体チップに分割するための分割線上に該分割線と一致する格子状で凸状の前記補償膜」が「配置」されている状態であるといる。
オ 引用発明の「シリコンチップ30」は,本願発明1の「半導体装置」に相当する。
カ すると,本願発明1と引用発明とは,下記キの点で一致し,下記クの点で相違する。
キ 一致点
「半導体基板,当該半導体基板の面上に,当該半導体基板の凸状の補償膜を有し,
前記補償膜は,前記半導体基板の全面を被覆せず,開口された窓部を複数有し,
前記半導体基板を半導体チップに分割するための分割線上に該分割線と一致する格子状で凸状の前記補償膜の配置とする半導体装置。」

ク 相違点
(ア)相違点1
本願発明1では,半導体基板が「炭化ケイ素,窒化ガリウム,ダイアモンドのいずれかである」であるのに対し,引用発明では,そうではない点。
(イ)相違点2
本願発明1では,補償膜が「前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の面上に」あるのに対し,引用発明では,そうではない点。
(ウ)相違点3
本願発明1では,補償膜が「反りを相殺する応力を発生させる」のに対し,引用発明では,そうではない点。
(エ)相違点4
本願発明1では,半導体基板の電極膜が「前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接する」のに対し,引用発明では,そうではない点。

(2)相違点についての判断
ア 相違点2について
(ア)相違点2に係る構成である補償膜が「前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の面上に」あることについては,引用文献1-4のいずれにも記載も示唆もない。
(イ)引用文献1には,「シリコンチップ60をハンダペースト44に付着させるときに,シリコンチップ60とハンダペースト44との間に空気が挟まれると,ハンダペースト44の中にボイド45となって残る。ボイド45が残ると,シリコンチップ60と基板43との電気的接続の信頼性を低下させることになる。」(第5の1(1)【0006】)ことが引用発明の課題であると記載されている。
また,シリコンチップの基板へのはんだ実装技術は,当該技術分野において周知の技術(第5の1(1)【0005】)である。
ここで,周知の技術であるシリコンチップの基板へのはんだ実装技術を,引用発明のシリコンウェハ31の第1の主面上の,「エミッタ電極膜16,37,及びゲート電極膜17」に適用することを検討すると,引用発明のシリコンウェハ31の第1の主面は,ハンダペースト44の中のボイド45を考慮していないため,シリコンチップ60と基板43との電気的接続の信頼性を低下させることになり,引用発明の課題を解決することができない。
よって,周知の技術であるシリコンチップの基板へのはんだ実装技術を,引用発明のシリコンウェハ31の第1の主面上の,「エミッタ電極膜16,37,及びゲート電極膜17」に適用することには,阻害要因があると認められる。

イ 相違点4について
(ア)相違点4に係る構成である半導体基板の電極膜が「前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接する」ことについては,引用文献1-4のいずれにも記載も示唆もない。
(イ)ここで,引用発明の「エミッタ電極膜16,37,及びゲート電極膜17」の構造について検討すると,引用発明のシリコンウェハ31の第1の主面上の,「エミッタ電極膜16,37,及びゲート電極膜17」によって,補償膜の開口の全面を覆う構造とするには,引用発明の「エミッタ電極膜16,37,及びゲート電極膜17」は,シリコンウェハ31の第1の主面上で接続される電極接続構造となるが,引用発明のシリコンウェハ31の「エミッタ電極膜16,37,及びゲート電極膜17」は,エミッタとゲート間の電圧を制御することで機能する素子を前提とするものであり,当該電極接続構造とすることには,エミッタとゲート間でショートしてしまい素子として機能しなくなるから,阻害要因があると認められる。

(3)まとめ
したがって,本願発明1は,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

2 本願発明2-5について
本願発明2-5は,本願発明1の発明特定事項をすべて含むものであるから,前記1と同様の理由により,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

第7 原査定について
1 理由(特許法第29条第2項)について
平成30年7月5日付け手続補正で補正された特許請求の範囲の請求項1の「前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の」面上の構成,また,「さらに前記半導体基板の電極膜が前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接する」ことは,原査定の引用文献1-4には記載されていないし,周知でもない。
よって,本願発明1-5は,当業者が原査定の引用文献1-4に基づいて容易に発明できたものではない。
したがって,原査定を維持することはできない。

第8 結言
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-08-22 
出願番号 特願2013-199043(P2013-199043)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 ▲高▼須 甲斐  
特許庁審判長 深沢 正志
特許庁審判官 河合 俊英
小田 浩
発明の名称 半導体装置  
代理人 阪本 朗  
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