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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1344179
審判番号 不服2017-8807  
総通号数 227 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-11-30 
種別 拒絶査定不服の審決 
審判請求日 2017-06-16 
確定日 2018-09-11 
事件の表示 特願2015-194579「半導体装置」拒絶査定不服審判事件〔平成28年 2月 4日出願公開,特開2016- 21594〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成26年3月3日を国際出願日とする特願2015-520445号の一部を,平成27年9月30日に新たな特許出願としたものであって,その手続の経緯は以下のとおりである。
平成27年 9月30日 審査請求
平成28年 1月22日 上申書
平成28年10月 5日 拒絶理由通知
平成29年 1月12日 意見書
平成29年 4月24日 拒絶査定
平成29年 6月16日 審判請求
平成29年11月21日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成30年 2月19日 意見書

第2 本願発明について
本願の請求項に係る発明は,出願当初の特許請求の範囲の請求項1ないし18に記載された事項により特定されるものと認められるところ,その請求項1に係る発明(以下,「本願発明」という。)は,以下のとおりである。


「【請求項1】
mは2以上の偶数であって,
m+2本の柱状半導体層と,
1番目の柱状半導体層は第1の柱状半導体層であって,
2番目の柱状半導体層は第2の柱状半導体層であって,
m+2番目の柱状半導体層は第4の柱状半導体層であって,
m+1番目の柱状半導体層は第3の柱状半導体層であって,
nは2以上m+1以下の整数であって,
nが偶数のときn番目の柱状半導体層の上部はn+1番目の柱状半導体層の上部と接続し,
nが偶数のときn番目の柱状半導体層の下部はn-1番目の柱状半導体層の下部と接続し,
nが奇数のときn番目の柱状半導体層の上部はn-1番目の柱状半導体層の上部と接続し,
nが奇数のときn番目の柱状半導体層の下部はn+1番目の柱状半導体層の下部と接続するのであって,
前記第1の柱状半導体層と,
前記第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜と,
前記第1の選択ゲート絶縁膜を取り囲む第1の選択ゲートと,
前記第1の柱状半導体層上部に接続された第1のビット線と,

前記第2の柱状半導体層と,
前記第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層と,
前記第1の電荷蓄積層を有する層を取り囲む第1の制御ゲートと,
前記第1の制御ゲートの上方に形成された前記第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層と,
前記第2の電荷蓄積層を有する層を取り囲む第2の制御ゲートと,
前記第1の柱状半導体層の下部と前記第2の柱状半導体層の下部を接続する第1の下部内部配線と,
前記第3の柱状半導体層と,
前記第3の柱状半導体層を取り囲む第3の電荷蓄積層を有する層と,
前記第3の電荷蓄積層を有する層を取り囲む第3の制御ゲートと,
前記第3の制御ゲートの上方に形成された前記第3の柱状半導体層を取り囲む第4の電荷蓄積層を有する層と,
前記第4の電荷蓄積層を有する層を取り囲む第4の制御ゲートと,

前記第4の柱状半導体層と,
前記第4の柱状半導体層を取り囲む第2の選択ゲート絶縁膜と,
前記第2の選択ゲート絶縁膜を取り囲む第2の選択ゲートと,

前記第4の柱状半導体層上部に接続された第1のソース線と,
前記第3の柱状半導体層の下部と前記第4の柱状半導体層の下部を接続する第2の下部内部配線と,
を有することを特徴とする半導体装置。」

第3 当審拒絶理由通知の概要
当審拒絶理由通知の概要は以下のとおりである。

(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・理由 (進歩性)
・請求項 1,2,18
・引用文献 1,2
・備考
引用文献1の,特に【0017】-【0036】及び図3,4には,ビット線BL62(請求項1における「第1のビット線」に相当)に接続し連結半導体層44Bに接続する(図3において前面左から1番目の)柱状半導体層44A(以下,「第1柱状半導体層」とし,請求項1における「第1の柱状半導体層」に相当),連結半導体層44B(請求項1における「第1の下部の内部配線層」に相当)に接続しソース線SL61に接続する(図3において前面左から2番目の)柱状半導体(以下,「第2柱状半導体層」とし,請求項1における「第2の柱状半導体層」に相当),ソース線SL61に接続し(図3において右側の)連結半導体層(請求項1における「第2の下部内部配線層」に相当)に接続する(図3において前面左から3番目の)柱状半導体(以下,「第3柱状半導体層」とし,請求項1における「第3の柱状半導体層」に相当),(図3において右側の)連結半導体層とビット線61に接続する(図3において前面左から4番目の)柱状半導体層(以下,「第4柱状半導体層」とし,請求項1における「第4の柱状半導体層」に相当)を備えたNANDフラッシュメモリにおいて,
第1柱状半導体層には,当該第1柱状半導体層を取り囲むように形成されたメモリゲート絶縁膜43,当該メモリゲート絶縁膜43を取り囲むドレイン側選択ゲートSDTrのゲートとして機能するドレイン側導電層51b(請求項1において「第1の選択ゲート」に相当)を備え,
第2柱状半導体層には,当該第2柱状半導体層を取り囲むように形成された窒化シリコンからなる電荷蓄積層43b(請求項1及び18において「第1の電荷蓄積層を有する層」,請求項1において「第2の電荷蓄積層を有する層」に相当)を含むメモリゲート絶縁膜43と,当該メモリゲート絶縁膜43を取り囲むメモリトランジスタMTr3,4のゲートとして機能するワード線導電層41a,41b(請求項1において,「第1の制御ゲート」,「第2の制御ゲート」に相当)を含む垂直方向に配列した複数のゲートを有し(請求項2),
第3柱状半導体層,第4柱状半導体層について,図3には,番号を付した図面の説明は明記されていないものの,図面左側の第1柱状半導体層,第2柱状半導体層と同様な積層構造であることから,
第3柱状半導体層には,当該第3柱状半導体層を取り囲むように形成された電荷蓄積層43b(請求項1において「第3の電荷蓄積層を有する層」,「第4の電荷蓄積層を有する層に相当)を含むメモリゲート絶縁膜43と,当該メモリゲート絶縁膜43を取り囲むメモリトランジスタMTr3,4のゲートとして機能するワード線導電層41a,41b(請求項1において,「第3の制御ゲート」,「第4の制御ゲート」に相当)を含む垂直方向に配列された複数のゲート(請求項2)を有し,
第4柱状半導体層には,当該第4柱状半導体層を取り囲むように形成されたメモリゲート絶縁膜43,当該メモリゲート絶縁膜43を取り囲むドレイン側選択ゲートSDTrのゲートとして機能するドレイン側導電層51b(請求項1において「第2の選択ゲート」に相当)を備えたNANDフラッシュメモリの発明((以下,「引用発明1」という。)が開示されている。
ここで,請求項1に係る発明と,引用発明1を対比すると,以下の点で相違する。
(相違点)
請求項1に係る発明では,第4の柱状半導体層上部に接続されるのは第1のソース線であるのに対して,引用発明1では,第4柱状半導体層上部に接続されるのはビット線である点。
以下,前記相違点について検討する。
引用文献2の,特に【0010】-【0016】及び図2には,引用発明1と同様に並列に接続されたNANDフラッシュメモリの2本のメモリブロックにおいて,チップサイズを減少させるために,ソース選択トランジスタを共有し,2つのメモリブロックを当該ソース選択トランジスタを介して直列に接続したNANDフラッシュメモリの回路技術が開示され,特に【0016】には,「ビットラインを共通ソースラインとして動作するように実現する事」が可能であることが記載されている。
したがって,引用発明1において,NANDフラッシュメモリのような高密度メモリにおいて通常考慮すべきチップサイズの減少という技術的課題に配慮して,引用文献2に開示された回路技術を採用することは,当業者が容易に想到し得た事項であり,その結果,第4の柱状半導体層上部に,ソース線が接続される構造となる。

・理由 (進歩性)
・請求項 11-14
・引用文献 1-3
・備考
引用文献3の,特に【0012】-【0014】及び図2には,NANDフラッシュメモリにおけるメモリセルユニットにおいて第2の選択ゲートG2を第1ゲートトランジスタS1,第2のゲートトランジスタS2(請求項11において,「第1の制御ゲート」と「第3の制御ゲート」,請求項12において「第2の制御ゲート」と「第4の制御ゲート」,請求項13において「第1の制御ゲート」と「第13の制御ゲート」,請求項14において「第2の制御ゲート」と「第14の制御ゲート」に相当)で構成する回路技術が開示されており,引用発明1において,チップサイズ減少に配慮して引用文献2に開示された回路技術を採用し,かつ選択トランジスタの具体的構成として引用文献3に開示された回路技術を採用することは当業者が容易に想到し得た事項であり,その際,柱状半導体構造において2つの選択トランジスタを上下に配置することは通常取り得る配置に過ぎない。

・理由 (進歩性)
・請求項 7,10,15
・引用文献 1,2,4
・備考
引用文献4の,特に,【0033】及び図4,5には,三次元の柱状半導体構造において,当該半導体柱状構造を相互に層間膜(請求項10において「素子分離膜」に相当)によって分離し,柱状半導体構造の下部にフィン状をした下部拡散層102(請求項7において「第1のフィン状半導体層」,「第2のフィン状半導体層」に相当)を形成し,当該下部拡散層102は配線層であるn+層102層(請求項7,15において「下部内部配線」に相当)として利用する三次元の柱状半導体構造の内部配線構造に関する技術が開示されており,引用文献1において,チップサイズ減少に配慮して引用文献2に開示され回路技術を採用し,かつ,具体的な内部配線構造として,引用文献4に開示された技術を採用することは当業者が容易に想到し得た事項である。

引 用 文 献 等 一 覧
1.特開2013-4690号公報
2.特開2006-196150号公報
3.特開2008-85249号公報
4.国際公開第2009/096468号

第4 引用文献,引用発明等
1 引用文献1
(1)引用文献1の記載事項
当審拒絶理由通知で引用された特開2013-4690号公報(以下,「引用文献1」という。)には,図面とともに次の記載がある。(下線は当審において付加した。以下同じ。)

ア「【0014】
次に,図2を参照して,メモリブロックMBの具体的構成について説明する。メモリブロックMBは,複数のビット線BL,複数のソース線SL,及びこれらビット線BL及びソース線SLに接続された複数のメモリユニットMUを有する。
【0015】
メモリユニットMUは,NAND型フラッシュメモリを構成し,直列接続されたメモリトランジスタMTr1?MTr8,及びバックゲートトランジスタBTrからなるメモリストリングMSの両端にソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrをそれぞれ接続して構成されている。メモリトランジスタMTr1?MTr8は,その電荷蓄積層に電荷を蓄積することによって,その閾値電圧を変化させ,この閾値電圧に応じたデータを保持する。
【0016】
カラム方向に並ぶ複数のメモリユニットMUのドレイン側選択トランジスタSDTrのドレインは,共通のビット線BLに接続されている。カラム方向に並ぶ複数のメモリユニットMUのソース側選択トランジスタSSTrのソースは,共通のソース線SLに接続されている。各メモリトランジスタMTr1?MTr8のゲートには,ワード線WL1?8がそれぞれ接続されている。バックゲートトランジスタBTrのゲートには,バックゲート線BGが共通接続されている。ソース側選択トランジスタSSTrのゲートには,ソース側選択ゲート線SGSが接続され,ドレイン側選択トランジスタSDTrのゲートには,ドレイン側選択ゲート線SGDが接続されている。」
【0017】
次に,図3及び図4を参照して,第1の実施の形態に係るメモリセルアレイの構造について説明する。図3は,1つのメモリブロックMBの一部を図示している。このようなメモリブロックMBが,ビット線BLを共有して,カラム方向に繰り返して形成される。図4は,メモリブロックMB,及びそのメモリブロックMBの周辺に位置するワード線コンタクト部70を示している。なお,図4において,左側がメモリブロックMBのロウ方向から見た断面を示し,右側がワード線コンタクト部70のカラム方向から見た断面を示す。
【0018】
1つのメモリブロックMBは,図3及び図4に示すように,基板20上に順次積層されたバックゲート層30,メモリ層40,選択トランジスタ層50,及び配線層60を有する。バックゲート層30は,バックゲートトランジスタBTrとして機能する。メモリ層40は,メモリトランジスタMTr1?MTr8として機能する。選択トランジスタ層50は,ドレイン側選択トランジスタSDTr,及びソース側選択トランジスタSSTrとして機能する。配線層60は,ソース線SL,及びビット線BLとして機能する。
(中略)
【0021】
メモリ層40は,図3及び図4に示すように,バックゲート層30の上層に形成されている。メモリ層40は,4層のワード線導電層41a?41dを有する。ワード線導電層41aは,ワード線WL4,及びメモリトランジスタMTr4のゲートとして機能する。また,ワード線導電層41aは,ワード線WL5,及びメモリトランジスタMTr5のゲートとして機能する。同様に,ワード線導電層41b?41dは,各々,ワード線WL2?WL8,及びメモリトランジスタMTr2?MTr8のゲートとして機能する。
【0022】
ワード線導電層41a?41dは,その上下間に層間絶縁層45を挟んで積層されている。ワード線導電層41a?41dは,カラム方向に所定ピッチをもってロウ方向(図4の紙面垂直方向)を長手方向として延びるように形成されている。ワード線導電層41a?41dは,例えば,ポリシリコン(poly-Si)により形成されている。
【0023】
メモリ層40は,図4に示すように,メモリホール42を有する。メモリホール42は,ワード線導電層41a?41d,及び層間絶縁層45を貫通するように形成されている。メモリホール42は,バックゲートホール32のカラム方向の端部近傍に整合するように形成されている。
【0024】
また,バックゲート層30,及びメモリ層40は,図4に示すように,メモリゲート絶縁層43,及びメモリ半導体層44を有する。メモリ半導体層44は,メモリストリングMS(メモリトランジスタMTr1?MTr8),バックゲートトランジスタBTr)のボディ(チャネル)として機能する。
【0025】
メモリゲート絶縁層43は,メモリホール42の側面側からメモリ半導体層44側へと,ブロック絶縁層43a,電荷蓄積層43b,及びトンネル絶縁層43cを有する。電荷蓄積層43bは,電荷を蓄積可能に構成されている。
【0026】
ブロック絶縁層43aは,メモリホール42の側壁に所定の厚みをもって形成されている。電荷蓄積層43bは,ブロック絶縁層43aの側壁に所定の厚みをもって形成されている。トンネル絶縁層43cは,電荷蓄積層43bの側壁に所定の厚みをもって形成されている。ブロック絶縁層43a,及びトンネル絶縁層43cは,酸化シリコン(SiO2)等により形成され,電荷蓄積層43bは,窒化シリコン(SiN)等により形成されている。
【0027】
メモリ半導体層44は,バックゲートホール32,及びメモリホール42を埋めるように形成されている。メモリ半導体層44は,基板20に対して垂直方向に延びる一対の柱状半導体層44A,及び一対の柱状半導体層44Aの下端を連結する連結半導体層44Bを有し,ロウ方向からみてU字状に形成されている。メモリ半導体層44は,例えば,ポリシリコン(poly-Si)により形成されている。
【0028】
上記バックゲート層30は,メモリゲート絶縁層43を介して連結半導体層44Bの側面を取り囲むように形成されている。また,ワード線導電層41a?41dは,メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成されている。
【0029】
選択トランジスタ層50は,図3及び図4に示すように,ソース側導電層51a,及びドレイン側導電層51bを有する。ソース側導電層51aは,ソース側選択ゲート線SGS,及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは,ドレイン側選択ゲート線SGD,及びドレイン側選択トランジスタSDTrのゲートとして機能する。
【0030】
ソース側導電層51aは,メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成されている。ドレイン側導電層51bは,ソース側導電層51aと同層であって,メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成されている。ソース側導電層51a,及びドレイン側導電層51bは,カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ソース側導電層51a,及びドレイン側導電層51bは,例えば,ポリシリコン(poly-Si)により形成されている。
【0031】
選択トランジスタ層50は,図4に示すように,ソース側ホール52a,及びドレイン側ホール52bを有する。ソース側ホール52aは,ソース側導電層51aを貫通するように形成されている。ドレイン側ホール52bは,ドレイン側導電層51bを貫通するように形成されている。ソース側ホール52a及びドレイン側ホール52bは,各々,メモリホール42と整合する位置に形成されている。
【0032】
選択トランジスタ層50は,図4に示すように,ソース側ゲート絶縁層53a,ソース側柱状半導体層54a,ドレイン側ゲート絶縁層53b,及びドレイン側柱状半導体層54bを有する。ソース側柱状半導体層54aは,ソース側選択トランジスタSSTrのボディ(チャネル)として機能する。ドレイン側柱状半導体層54bは,ドレイン側選択トランジスタSDTrのボディ(チャネル)として機能する。
【0033】
ソース側ゲート絶縁層53aは,ソース側ホール52aの側面に所定の厚みをもって形成されている。ソース側柱状半導体層54aは,ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接し,基板20に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層54aは,例えば,ポリシリコン(poly-Si)により形成されている。
【0034】
ドレイン側ゲート絶縁層53bは,ドレイン側ホール52bの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層54bは,ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの一方の上面に接し,基板20に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層54bは,例えば,ポリシリコン(poly-Si)により形成されている。
【0035】
配線層60は,ソース線層61,ビット線層62,及びプラグ層63を有する。ソース線層61は,ソース線SLとして機能する。ビット線層62は,ビット線BLとして機能する。
【0036】
ソース線層61は,ソース側柱状半導体層54aの上面に接し,ロウ方向に延びるように形成されている。ビット線層62は,プラグ層63を介してドレイン側柱状半導体層54bの上面に接し,カラム方向に延びるように形成されている。ソース線層61,ビット線層62,及びプラグ層63は,例えば,タングステン等の金属により形成されている。」

イ 図3及び図4には,以下の事項が記載されていると認められる。

(ア)柱状半導体層44A,図3の前面左から2番目の柱状半導体層,図3の前面左から3番目の柱状半導体層,図3の図面左から4番目の柱状半導体層について,柱状半導体層44A以外には図面の指示番号による説明がなされていないので,以下,表記の必要性及び統一性に配慮して,「柱状半導体層44A」,「図3の前面左から2番目の柱状半導体層」,「図3の前面左から3番目の柱状半導体層」,「図3の図面左から4番目の柱状半導体層」を,各々「第1の柱状半導体層」,「第2の柱状半導体層」,「第3の柱状半導体層」,「第4の柱状半導体層」と表記する。

(イ)連結半導体層44b,図3の前面右側の連結半導体層について,連結半導体層44b以外には,図面の指示番号による説明がなされていないので,以下,表記の必要性及び統一性に配慮して,「連結半導体層44b」,「図3の前面右側の連結半導体層」を各々「第1の連結半導体層」,「第2の連結半導体層」と表記する。

(ウ)前記(ア),(イ)を考慮すると,図3,4には以下の事項が記載されていると認められる。

第1の柱状半導体層,第2の柱状半導体層,第3の柱状半導体層,第4の柱状半導体層であって,
第1の柱状半導体層と第1の柱状半導体層を取り囲むメモリゲート絶縁膜43の上部部分であるドレイン側ゲート絶縁層53bと,ドレイン側ゲート絶縁層53bを取り囲むドレイン側選択ゲートSDTrのゲートとして機能するドレイン側導電層51bと,第1の柱状半導体層上部に接続されたビット線層62と,
第2の柱状半導体層と,第2柱状半導体層を取り囲み,ワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43を取り囲むワード線導電層41aと,その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43bを取り囲むワード線導電層41bと,
第1の柱状半導体層の下部と第2の柱状半導体の下部を接続する第1の連結半導体層と,
第3の柱状半導体層と,第3柱状半導体層を取り囲み,ワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43を取り囲むワード線導電層41aと,その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43bを取り囲むワード線導電層41bと,
第4の柱状半導体層と,第4の柱状半導体層を取り囲むメモリゲート絶縁膜43の上部部分であるソース側ゲート絶縁層53aと,ソース側ゲート絶縁層53aを取り囲むソース側選択ゲートSSTrのゲートとして機能するソース側導電層51aと,第4の柱状半導体層上部に,接続されたビット線62と,
第3の柱状半導体と第4の柱状半導体層の下部を接続する第2の連結半導体層と,
を有するNANDフラッシュメモリ。

(2)引用発明1
以上の記載から,引用文献1には,以下の発明(以下,「引用発明1」が記載されていると認められる。

第1の柱状半導体層,第2の柱状半導体層,第3の柱状半導体層,第4の柱状半導体層であって,
第1の柱状半導体層と第1の柱状半導体層を取り囲むメモリゲート絶縁膜43の上部部分であるドレイン側ゲート絶縁層53bと,ドレイン側ゲート絶縁層53bを取り囲むドレイン側選択ゲートSDTrのゲートとして機能するドレイン側導電層51bと,第1の柱状半導体層上部に接続されたビット線層62と,
第2の柱状半導体層と,第2柱状半導体層を取り囲み,ワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43を取り囲むワード線導電層41aと,その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43bを取り囲むワード線導電層41bと,
第1の柱状半導体層の下部と第2の柱状半導体の下部を接続する第1の連結半導体層と,
第3の柱状半導体層と,第3柱状半導体層を取り囲み,ワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43を取り囲むワード線導電層41aと,その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43bを取り囲むワード線導電層41bと,
第4の柱状半導体層と,第4の柱状半導体層を取り囲むメモリゲート絶縁膜43の上部部分であるソース側ゲート絶縁層53aと,ソース側ゲート絶縁層53aを取り囲むソース側選択ゲートSSTrのゲートとして機能するソース側導電層51aと,第4の柱状半導体層上部に,接続されたビット線62と,
第3の柱状半導体と第4の柱状半導体層の下部を接続する第2の連結半導体層と,
を有するNANDフラッシュメモリ。

2 引用文献2
(1)引用文献2の記載事項
当審拒絶理由通知で引用された特開2006-196150号公報(以下,「引用文献2」という。)には,図面とともに次の記載がある。

ア「【0001】
この発明は,不揮発性メモリ装置に関し,特に,2つのメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを互いに共有するNAND型フラッシュメモリ装置に関する。」

イ「【発明が解決しようとする課題】
【0010】
この発明は,共通ソースラインを除去し,2本のメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有してチップサイズを減らした不揮発性メモリ装置およびそのプログラム/読取り方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記目的を達成するために,この発明の好適な実施例に係る不揮発性メモリ装置は,複数のメモリブロックを含むが,前記複数のメモリブロックは,2つのメモリブロックごとに,ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有する。
【0012】
また,上記目的を達成するために,この発明の好適な他の実施例に係る複数のメモリブロックを含む不揮発性メモリ装置のプログラム/読取り方法は,前記複数のメモリブロックが,2つのメモリブロックごとに,ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有する段階と,前記2つのメモリブロックのうち,第1メモリブロックを第1ビットラインに,第2メモリブロックを第2ビットラインに連結させる段階と,前記第2メモリブロックの前記第2ビットラインを共通ソースラインとして用いて前記第1メモリブロックのプログラム/読取りを行い,あるいは前記第1メモリブロックの前記第1ビットラインを共通ソースラインとして用いて前記第2メモリブロックのプログラム/読取りを行う段階とを含む。
【0013】
また,上記目的を達成するために,この発明の好適な別の実施例に係る不揮発性メモリ装置は,複数のメモリブロックを含み,前記複数のメモリブロックは,2つのメモリブロックごとに,ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有し,前記2つのメモリブロックのうち,第1メモリブロックは第1ビットラインおよび第2ビットラインに,第2メモリブロックは第3ビットラインおよび第4ビットラインにそれぞれ接続され,前記第1ビットラインおよび第2ビットラインは第1金属で,前記第3および第4ビットラインは第2金属でそれぞれ形成される。
【0014】
また,この発明は,第1メモリブロックと第2メモリブロックのビットラインを分離し,第1メモリブロックのプログラム/読取り動作の際には第2メモリブロックのビットラインを共通ソースラインとして用い,第2メモリブロックのプログラム/読取り動作の際には第1メモリブロックのビットラインを共通ソースラインとして用いて,従来の共通ソースラインを除去し,ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを2つのメモリブロックが互いに共有する不揮発性メモリ装置を提供する。
【発明の効果】
【0015】
上述したように,この発明によれば,従来の共通ソースラインCSLが不要であり,かつソース選択トランジスタを2つのメモリブロックが共有することにより,チップサイズを減らすことができる。これにより,ネットダイ(netdie)数が増加して製品コストを減らすことができるという利点がある。
【0016】
また,従来の同種メモリ装置では,共通ソースラインをポリシリコンで実現したが,この発明では,共通ソースラインをなくし,その代わりにビットラインを共通ソースラインとして動作するように実現することにより,抵抗による読取り動作のノイズが減少して,従来より一層安定的に読取り動作を行うことができるという利点もある。」

ウ 図2には以下の事項が記載されていると認められる。

BLn_0から,メモリブロック2nを構成するドレイン選択トランジスタDST1,複数の直列に接続されたMC1,メモリブロック間で共有するソース選択トランジスタSST,メモリブロック2n+1を構成する複数の直列に接続されたMC1,ドレイン選択トランジスタDST2,BLn_1に至るまで直列に接続されたNANDフラッシュメモリメモリ装置。

(2)引用発明2
以上の記載から,引用文献2には,以下の発明(以下「引用発明2」という。)が記載されていると認められる。

BLn_0から,メモリブロック2nを構成するドレイン選択トランジスタDST1,複数の直列に接続されたメモリセルMC1,メモリブロック間で共有するソース選択トランジスタSST,メモリブロック2n+1を構成する複数の直列に接続されたメモリセルMC2,ドレイン選択トランジスタDST2,BLn_1に至るまで直列に接続され,BLn_1は共通ソースラインとして利用可能なNANDフラッシュメモリメモリ装置。

第5 対比・判断
1 本願発明と引用発明1の対比
(1)引用発明1の「第1の柱状半導体層」,「第2の柱状半導体層」,「第3の柱状半導体層」,「第4の柱状半導体層」は,各々,本願発明のm=2の場合である「第1の柱状半導体層」,「第2の柱状半導体層」,「第3の柱状半導体層」,「第4の柱状半導体層」に相当する。

(2)引用発明1の「第1の柱状半導体層と第2の柱状半導体層は,連結半導体層44bで接続され,第2の柱状半導体層と第3の柱状半導体層は,ソース線61で接続され」ていることは,本願発明1において,n=2の場合に,「nが偶数のときn番目の柱状半導体層の上部はn+1番目の柱状半導体層の上部と接続し,nが偶数のときn番目の柱状半導体層の下部はn-1番目の柱状半導体層の下部と接続」するという点で共通する。

(3)引用発明1の「第2の柱状半導体層と第3の柱状半導体層は,ソース線61で接続され,第3の柱状半導体層と第4の柱状半導体層は,図3の前面右側の連結半導体層で接続され」ていることは,n=3の場合に,「nが奇数のときn番目の柱状半導体層の上部はn-1番目の柱状半導体層の上部と接続し,nが奇数のときn番目の柱状半導体層の下部はn+1番目の柱状半導体層の下部と接続する」という点で共通する。

(4)引用発明1の「第1の柱状半導体層と第1の柱状半導体層を取り囲むメモリゲート絶縁膜43の上部部分であるドレイン側ゲート絶縁層53b,ドレイン側ゲート絶縁層53bを取り囲むドレイン側選択ゲートSDTrのゲートとして機能するドレイン側導電層51bと,第1の柱状半導体層上部に接続されたビット線層62」は,引用発明1の「メモリゲート絶縁膜43の上部部分であるドレイン側ゲート絶縁層53b」,「ドレイン側選択ゲートSDTrのゲートとして機能するドレイン側導電層51」,「ビット線層62」が,本願発明の各々「第1の選択ゲート絶縁膜」,「第1の選択ゲート」,「第1のビット線」に相当するので,本願発明1の,「前記第1の柱状半導体層と,前記第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜と,前記第1の選択ゲート絶縁膜を取り囲む第1の選択ゲートと,前記第1の柱状半導体層上部に接続された第1のビット線」を満たす。

(5)引用発明1の「第2の柱状半導体層と,第2柱状半導体層を取り囲みワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43を取り囲むワード線導電層41aと,その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43bを取り囲むワード線導電層41b」は,引用発明1の「第2柱状半導体層を取り囲みワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43b」,「当該電荷蓄積層43を取り囲むワード線導電層41a」,「その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43b」,「当該電荷蓄積層43bを取り囲むワード線導電層41b」が,本願発明の各々「第1の電荷蓄積層を有する層」,「第1の制御ゲート」,「第2の電荷蓄積層」,「第2の制御ゲート」に相当するので,本願発明1の「前記第2の柱状半導体層と,前記第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層と,前記第1の電荷蓄積層を有する層を取り囲む第1の制御ゲートと,前記第1の制御ゲートの上方に形成された前記第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層と,前記第2の電荷蓄積層を有する層を取り囲む第2の制御ゲート」の点を満たす。

(6)引用発明1の「第1の柱状半導体層の下部と第2の柱状半導体の下部を接続する第1の連結半導体層」は,本願発明1の「前記第1の柱状半導体層の下部と前記第2の柱状半導体層の下部を接続する第1の下部内部配線」に相当する。

(7)引用発明1の「第3の柱状半導体層と,第3柱状半導体層を取り囲み,ワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43を取り囲むワード線導電層41aと,その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43bと,当該電荷蓄積層43bを取り囲むワード線導電層41b」は,引用発明1の「第3柱状半導体層を取り囲み,ワード線導電層41aに対応した部分の窒化シリコンからなる電荷蓄積層43b」,「当該電荷蓄積層43を取り囲むワード線導電層41a」,「その上方に形成されたワード線導電層41bに対応した部分の窒化シリコンからなる電荷蓄積層43b」,「当該電荷蓄積層43bを取り囲むワード線導電層41b」が,本願発明の「第3の蓄積電荷層を有する層」,「第3の制御ゲート」,「第4の電荷蓄積層を有する層」,「第4の制御ゲート」に相当するので,本願発明の「前記第3の柱状半導体層と,前記第3の柱状半導体層を取り囲む第3の電荷蓄積層を有する層と,前記第3の電荷蓄積層を有する層を取り囲む第3の制御ゲートと,前記第3の制御ゲートの上方に形成された前記第3の柱状半導体層を取り囲む第4の電荷蓄積層を有する層と,前記第4の電荷蓄積層を有する層を取り囲む第4の制御ゲート」の点を満たす。

(8)引用発明1の「第4の柱状半導体層と,第4の柱状半導体層を取り囲むメモリゲート絶縁膜43の上部部分であるソース側ゲート絶縁層53bと,ソース側ゲート絶縁膜53bを取り囲むソース側選択トランジスタSSTrのゲートとして機能するソース側導電層51a」は,引用発明1の「第4の柱状半導体層を取り囲むメモリゲート絶縁膜43の上部のソース側ゲート絶縁層53b」,「ソース側ゲート絶縁膜53bを取り囲むソース側選択トランジスタSSTrのゲートとして機能するソース側導電層51a」が,本願発明の「第2の選択ゲート絶縁層」,「第2の選択ゲート」に相当するので,本願発明の「前記第4の柱状半導体層と,前記第4の柱状半導体層を取り囲む第2の選択ゲート絶縁膜と,前記第2の選択ゲート絶縁膜を取り囲む第2の選択ゲート」の点を満たす。

(9)引用発明1の「図3の前面右側の第3の柱状半導体と第4の柱状半導体層の下部を接続する連結半導体層」は,本願発明1の「前記第3の柱状半導体層の下部と前記第4の柱状半導体層の下部を接続する第2の下部内部配線」に相当する。

(10)引用発明1の「NANDフラッシュメモリ」は,本願発明の「半導体装置」に相当する。

そうすると,本願発明と引用発明1は,下記(11)の点で一致し,下記(12)の点で相違する。

(11)一致点
mは2以上の偶数であって,
m+2本の柱状半導体層と,
1番目の柱状半導体層は第1の柱状半導体層であって,
2番目の柱状半導体層は第2の柱状半導体層であって,
m+2番目の柱状半導体層は第4の柱状半導体層であって,
m+1番目の柱状半導体層は第3の柱状半導体層であって,
nは2以上m+1以下の整数であって,
nが偶数のときn番目の柱状半導体層の上部はn+1番目の柱状半導体層の上部と接続し,
nが偶数のときn番目の柱状半導体層の下部はn-1番目の柱状半導体層の下部と接続し,
nが奇数のときn番目の柱状半導体層の上部はn-1番目の柱状半導体層の上部と接続し,
nが奇数のときn番目の柱状半導体層の下部はn+1番目の柱状半導体層の下部と接続するのであって,
前記第1の柱状半導体層と,
前記第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜と,
前記第1の選択ゲート絶縁膜を取り囲む第1の選択ゲートと,
前記第1の柱状半導体層上部に接続された第1のビット線と,

前記第2の柱状半導体層と,
前記第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層と,
前記第1の電荷蓄積層を有する層を取り囲む第1の制御ゲートと,
前記第1の制御ゲートの上方に形成された前記第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層と,
前記第2の電荷蓄積層を有する層を取り囲む第2の制御ゲートと,
前記第1の柱状半導体層の下部と前記第2の柱状半導体層の下部を接続する第1の下部内部配線と,
前記第3の柱状半導体層と,
前記第3の柱状半導体層を取り囲む第3の電荷蓄積層を有する層と,
前記第3の電荷蓄積層を有する層を取り囲む第3の制御ゲートと,
前記第3の制御ゲートの上方に形成された前記第3の柱状半導体層を取り囲む第4の電荷蓄積層を有する層と,
前記第4の電荷蓄積層を有する層を取り囲む第4の制御ゲートと,

前記第4の柱状半導体層と,
前記第4の柱状半導体層を取り囲む第2の選択ゲート絶縁膜と,
前記第2の選択ゲート絶縁膜を取り囲む第2の選択ゲートと,

前記第3の柱状半導体層の下部と前記第4の柱状半導体層の下部を接続する第2の下部内部配線と,
を有することを特徴とする半導体装置

(12)相違点
本願発明は,「第4の柱状半導体層上部に接続された第1のソース線」を有するのに,引用発明1では,第4の柱状半導体層上部には,ビット線が接続している点。

2 相違点に対する判断
引用文献1は,NANDフラッシュメモリに関する発明であり,チップサイズの減少を図るという課題は当然配慮される技術的課題の一つである。 そうすると,引用文献1において前記課題に考慮して,その具体的手段として並列に接続されている2つのメモリブロックに引用発明2を採用する事は,当業者が容易に想到し得た事項である。また,その結果,引用文献1における第4の柱状半導体層に接続されるビット線はソース線として機能し,ビット線から第1の柱状半導体層ないし第4の柱状半導体層のメモリセル及びソース線までが直列に接続されることになるから、引用文献1におけるソース線61は、必然的に第3柱状半導体層と第4柱状半導体層のメモリセルを直列に接続する構造へ置換することは、当業者にとって技術の適用にあたって通常配慮する設計的変更である。

3 まとめ
したがって,本願発明は,引用文献1及び引用文献2に記載された発明に基づいて,当業者が容易に発明をすることができたものと認められる。

第6 結言
以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
別掲
 
審理終結日 2018-04-03 
結審通知日 2018-04-09 
審決日 2018-04-23 
出願番号 特願2015-194579(P2015-194579)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
小田 浩
発明の名称 半導体装置  
代理人 上杉 浩  
代理人 須田 洋之  
代理人 西島 孝喜  
代理人 大塚 文昭  
代理人 田中 伸一郎  
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