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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 1項3号刊行物記載 特許、登録しない。 G11C
管理番号 1344479
審判番号 不服2017-11170  
総通号数 227 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-11-30 
種別 拒絶査定不服の審決 
審判請求日 2017-07-27 
確定日 2018-09-18 
事件の表示 特願2013- 20275「不揮発性メモリ装置、メモリシステム、及びそれのプログラム方法」拒絶査定不服審判事件〔平成25年10月 3日出願公開、特開2013-200935〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯

本願は,2013年(平成25年)2月5日(パリ条約による優先権主張外国庁受理2012年(平成24年)3月23日 韓国)を出願日とする出願であって,その手続の経緯は以下のとおりである。

平成28年12月 5日付け:拒絶理由通知書
平成29年 3月13日 :意見書,手続補正書の提出
3月27日付け:拒絶査定
7月27日 :審判請求書,手続補正書の提出
11月 2日 :上申書の提出


第2 平成29年7月27日にされた手続補正についての補正の却下の決定

[補正の却下の決定の結論]

平成29年7月27日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]

1 本件補正について(補正の内容)

(1)本件補正後の特許請求の範囲の記載

本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された。(下線部は,補正箇所である。)

「複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリユニットのプログラム方法において,
第1データを選択されたワードラインの第1ページ領域及び第2ページ領域にプログラムするために前記選択されたワードラインを交互順序に選択する段階と,
前記交互順序にしたがって,前記第1データを前記選択されたワードラインの第1ページ領域及び第2ページ領域のみにプログラムする段階と,
前記第1ページ領域及び前記第2ページ領域にプログラムする段階においてプログラムされなかった第2データを,前記選択されたワードラインの第3ページ領域にプログラムするために前記選択されたワードラインを順次順序に選択する段階と,
前記順次順序にしたがって,前記第2データを前記選択されたワードラインの第3ページ領域のみにプログラムする段階と,を含み,
前記第3ページ領域は,プログラムされないで存置された領域を残存させる
ことを特徴とするプログラム方法。」

(2)本件補正前の特許請求の範囲

本件補正前の,平成29年3月13日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。

「複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリユニットのプログラム方法において,
第1データを選択されたワードラインの第1ページ領域及び第2ページ領域にプログラムするために前記選択されたワードラインを交互順序に選択する段階と,
前記交互順序にしたがって,前記第1データを前記選択されたワードラインの第1ページ領域及び第2ページ領域のみにプログラムする段階と,
前記第1ページ領域及び前記第2ページ領域にプログラムする段階においてプログラムされなかった第2データを,前記選択されたワードラインの第3ページ領域にプログラムするために前記選択されたワードラインを順次順序に選択する段階と,
前記順次順序にしたがって,前記第2データを前記選択されたワードラインの第3ページ領域のみにプログラムする段階と,を含む
プログラム方法。」

2 補正の適否

本件補正は,本件補正前の請求項1に記載された発明を特定するために必要な事項である「第3ページ領域」について,上記のとおり限定を付加するものであって,補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法17条の2第5項2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで,本件補正後の請求項1に記載される発明(以下「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について,以下,検討する。

(1)本件補正発明

本件補正発明は,上記1(1)に記載したとおりのものである。

(2)引用文献の記載事項

ア 引用文献

(ア)原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,米国特許出願公開第2012/0008387号明細書(以下「引用文献」という。)には,図面とともに,次の記載がある。

A 「 BACKGROUND OF THE INVENTION

[0001] 1. Field of the Invention
[0002] The present invention generally relates to a non-volatile memory, and more particularly to a method of twice programming a multi-bit per cell non-volatile memory with a sequence.
[0003] 2. Description of Related Art
[0004] Flash memory is a non-volatile solid state memory device that can be electrically erased and reprogrammed. Conventional flash memory stores a single bit of information in each memory cell such that each memory cell can be programmed to assume two possible states. The conventional flash memory is thus commonly referred to as single-bit per cell flash memory. Modern flash memory is capable of storing two or more bits of information in each memory cell such that each memory cell can be programmed to assume more than two possible states. The modern flash memory is thus commonly referred to as multi-bit per cell flash memory.
[0005] In the multi-bit per cell flash memory, data of different state are programmed to the flash memory by storing different amount of charge in the floating gate of the flash memory. As the charge in the floating gate specifically determines the corresponding threshold voltage, the data can then be read from the multi-bit cell per flash memory according to their different threshold voltage. Due to variations among the memory cells during the manufacture, operation or according to other factors, the threshold voltage of each state is not a constant value but a range.
[0006] However, conventional multi-bit per cell flash memory, particularly the three-bit per cell or even more-bit per cell flash memory, suffers from floating-gate coupling effect and retention effect. As a result, the conventional multi-bit per cell flash memory could probably result in read errors due to narrow read margin, and a need has thus arisen to propose some novel schemes to improve floating-gate coupling effect and retention effect.

SUMMARY OF THE INVENTION

[0007] In view of the foregoing, it is an object of the embodiment of the present invention to provide a method of twice programming a multi-bit per cell non-volatile memory with a sequence in order to improve floating-gate coupling effect and retention effect.
[0008] According to one embodiment, at least one page of at least one word line is firstly programmed with program data by a controller of the non-volatile memory, and said at least one page of at least one word line is secondly programmed with the same program data by the controller.
[0009] According to another embodiment, a number of less-significant-bit pages are programmed or read, and a number of consecutive most-significant-bit pages are programmed or read one after the other in a consecutive order.」
(当審訳:「 発明の背景

[0001] 1.発明の分野
[0002] 本発明は,一般に不揮発性メモリに関し,特に,1シーケンスで,1セルにつき複数ビットの不揮発性メモリに2回プログラムする方法に関する。
[0003] 2.関連技術の説明
[0004] フラッシュメモリは,電気的に消去および再プログラミングが可能な不揮発性固体メモリデバイスである。従来のフラッシュメモリは,各メモリセルが2つの可能な状態をとるようにプログラムすることができるように,各メモリセルに1ビットの情報を記憶する。従来のフラッシュメモリは,したがって一般的に,単一ビット・セルのフラッシュメモリと呼ぶことにする。現代のフラッシュメモリは,各メモリセルに2または複数ビットの情報を記憶することができることから,各メモリセルが2以上の状態をとることができるようプログラムが可能となっている。現代のフラッシュメモリは,したがって一般的に,複数ビット・セルのフラッシュメモリと呼ぶことにする。
[0005] 多ビット・セルのフラッシュメモリにおいて,異なる状態のデータが,フラッシュメモリのフローティングゲートに異なる量の電荷を蓄積することによって,フラッシュメモリにプログラムされる。フローティングゲートの電荷は,具体的には対応するしきい値電圧を決定するように,そして,データは異なるしきい値電圧に応じて,フラッシュメモリにつき複数ビットのセルから読み出すことができる。製造,動作,または他の要因によるメモリセル間の変動のために,各状態のしきい値電圧は,一定の値ではなく範囲を有するものである。
[0006] しかしながら,従来の多ビット・セルのフラッシュメモリ,特に3ビット又はそれ以上のビット・セルのフラッシュメモリは,フローティングゲート結合効果,及び,保持効果の影響を受ける。その結果,従来の多ビット・セルのフラッシュメモリは,おそらく狭い読み出しマージンに起因する再生エラーをもたらす可能性があり,したがって,フローティングゲート結合効果,及び,保持効果を向上させるいくつかの新規な方式を提案する必要性が生じている。

発明の概要

[0007] 上記事情に鑑み,本発明の実施態様の目的は,フローティングゲート結合効果,及び,保持効果を向上させるために,1シーケンスで1セルにつき複数ビットの不揮発性メモリに2回プログラムする方法を提供するものである。
[0008] 一実施態様によれば,少なくとも1つのワード線の,少なくとも1つのページが,最初に不揮発性メモリのコントローラによってプログラムデータでプログラムされ,少なくとも1つのワード線の,前記少なくとも1つのページは,コントローラによって同じプログラムデータでプログラムされる。
[0009] 別の実施態様によれば,下位ビットページがプログラムされたり或いは読み出され,連続する最上位ビットページは,他の連続した順序で次々にプログラムされまたは読み出される。」)

B.「[0026] FIGS. 2A-2D show exemplary distributions of threshold voltage of a three-bit per cell flash memory with respect to the pass-verify (PV) voltage. Each cell of the three-bit per cell flash memory is capable of storing three bits, i.e., a high bit, a middle bit and a low bit, which correspond to a high-bit page, a mid-bit page and a low-bit page respectively. ・・・」
(当審訳:「[0026] 図2A?2Dは,パス検証(PV)電圧に対して,1セルにつき3ビットのフラッシュメモリのしきい値電圧の分布の例を示している。1セルにつき3ビットのフラッシュメモリの各セルは,3ビット,すなわち,上位ビット,中位ビット及び下位ビットを記憶することができ,これらは,上位ビットページ,中位ビットページ,及び,下位ビットページにそれぞれ対応する。・・・」)

C.「[0029] According to another aspect of the present invention, a novel page program or read sequence is disclosed. FIG. 5A shows a conventional page program/read sequence in a memory block for a three-bit per cell flash memory, which performs page program/read in the following order:
[0030] 00h->01h->02h->03h->04h->05h->06h->07h-> . . . ->BDh->BEh->BFh.



Wherein the page is the program unit and the block is the erase unit in the flash memory.
[0031] FIG. 5B shows one page program/read sequence in a memory block for a three-bit per cell flash memory according to one embodiment of the present invention.・・・(中略)・・・
[0034] FIG. 5C shows another page program/read sequence (as indicated by the arrows) in a memory block for a three-bit per cell flash memory according to another embodiment of the present invention. ・・・(中略)・・・

(当審訳:「[0029] 本発明の別の見地によれば,新規なページプログラム又は読み出しのシーケンスが開示されている。図5Aは,1セルにつき3ビットのフラッシュメモリのメモリブロックへの,ページのプログラム/読み出しの従来のシーケンスが示されており,それは,次の順序でページにプログラム/読み出しを行う;
[0030] 00h->01h->02h->03h->04h->05h->06h->07h-> . . . ->BDh->BEh->BFh.
ここで,フラッシュメモリにおいては,ページがプログラム単位であり,ブロックが消去単位である。
[0031] 図5Bは,本発明の一実施態様によれば,1セルにつき3ビットのフラッシュメモリのメモリブロックへの,ページのプログラム/読み出しの一つのシーケンスが示されている。・・・(中略)・・・
[0034] 図5Cは,本発明の他の実施態様によれば,1セルにつき3ビットのフラッシュメモリのメモリブロックへの,ページのプログラム/読み出しの他の一つのシーケンス(矢印によって示されるとおり)が示されている。・・・(中略)・・・」)

D.「[0035] FIG. 5D shows a further page program/read sequence (as indicated by the arrows) in a memory block for a three-bit per cell flash memory according to a further embodiment of the present invention. Specifically, the low-bit pages and the mid-bit pages are programmed/read according to the conventional sequence ( FIG. 5A ), followed by programming/reading high-bit pages through all the word lines of the memory block (e.g., WL 0 through WL 63 ). Generally speaking, at least some consecutive high-bit pages are programmed/read after programming/reading some less-significant-bit (e.g., low-bit and mid-bit) pages. In other words, the flash memory performs programming/reading at least some of the high-bit pages in a consecutive order, according to which the high-bit pages are programmed/read one after the other.



・・・(中略)・・・
[0039] According to the novel program/read sequence of the embodiments, the consecutive high-bit pages corresponding to the consecutive word lines may be programmed at one time. As a result, the variation between neighboring programmed pages may thus be substantially reduced.」
(当審訳:「[0035] 図5Dは,本発明のさらなる実施態様によれば,1セルにつき3ビットのフラッシュメモリのメモリブロック内へのさらなるページのプログラム/読み出しのシーケンス(矢印によって示されるとおり)を示している。具体的には,下位ビットページと中位ビットページは,従来のシーケンス(図5A)にしたがってプログラム/読み出しされ,続いて,上位ビットページが,メモリブロックの全てのワード線(例えば,WL0からWL63)を介してプログラム/読み出しがなされる。一般的に言えば,少なくとも幾つかの連続する上位ビットページは,いくつかの下位ビット(例えば,低ビット及び中ビット)ページを,プログラム/読み出した後に,プログラム/読み出しがなされる。つまり,フラッシュメモリは,少なくとも幾つかの上位ビットページを,順次,プログラム/読み出しを行い,それに応じて,上位ビットページは次々にプログラム/読み出しがなされていく。
・・・・(中略)・・・
[0039] 実施態様の新規なプログラム/読み出しシーケンスによると,連続的なワード線に対応する連続的な上位ビットページは,一度にプログラムすることができる。その結果,隣接するプログラムされたページ間の変動を,実質的に低減することができる。」)

(イ)上記(ア)のA.によれば,引用文献には,「1シーケンスで1セルにつき複数ビットの不揮発性メモリに2回プログラムする方法」であって,「少なくとも1つのワード線の,少なくとも1つのページが,最初に不揮発性メモリのコントローラによってプログラムデータでプログラムされ,少なくとも1つのワード線の,前記少なくとも1つのページは,コントローラによって同じプログラムデータでプログラムされる」ものが記載されているといえる。

(ウ)上記(ア)のC.及びD.には,引用文献に記載された,「本発明の別の見地によ」る,図5Aないし図5Dに示される「ページプログラム又は読み出しのシーケンス」が開示されているところ,当該「シーケンス」のうち,上記(ア)のD.の,図5Dに示された実施態様である,「1セルにつき3ビットのフラッシュメモリのメモリブロック内へのさらなるページのプログラム/読み出しのシーケンス」は,「下位ビットページと中位ビットページは,従来のシーケンス(図5A)にしたがってプログラム/読み出しされ,続いて,上位ビットページが,メモリブロックの全てのワード線(例えば,WL0からWL63)を介してプログラム/読み出しがなされる・・・(中略)・・・つまり,フラッシュメモリは,少なくとも幾つかの上位ビットページを,順次,プログラム/読み出しを行い,それに応じて,上位ビットページは次々にプログラム/読み出しがなされていく」ものである。
そして,上記図5Dに示された実施態様である「シーケンス」のうち,「下位ビットページと中位ビットページ」の「プログラム/読み出し」に用いられる「従来のシーケンス(図5A)」とは,上記(ア)のC.の,図5Aについて示された,「次の順序」,すなわち,「00h->01h->02h->03h->04h->05h->06h->07h-> . . . ->BDh->BEh->BFh.」という順序のうち,「下位ビットページと中位ビットページ」に当たる,図5Aに示された「L-bit」及び「M-bit」のための「プログラム/読み出し」のための順序である,「00h->01h->02h->03h->04h->06h->07h-> . . . ->BDh->・・・」によってプログラム/読み出しを行うことであるといえる。
また,上記図5Dに示された実施態様である「シーケンス」のうち,「少なくとも幾つかの上位ビットページ」の「プログラム/読み出し」に用いられるシーケンスは,「順次,プログラム/読み出しを行」うものであり,これは,図5Dに示された「H-bit」のための「プログラム/読み出し」のための順序によって,プログラム/読み出しがされるものといえる。

(エ)上記(ウ)における,図5Dに示された実施態様である,「1セルにつき3ビットのフラッシュメモリのメモリブロック内へのさらなるページのプログラム/読み出しのシーケンス」の,「1セルにつき3ビットのフラッシュメモリ」とは,上記B.によれば,「1セルにつき3ビットのフラッシュメモリの各セルは,3ビット,すなわち,上位ビット,中位ビット及び下位ビットを記憶することができ,これらは,上位ビットページ,中位ビットページ,及び,下位ビットページにそれぞれ対応する」ものであるといえる。

(オ)上記(ア)及び(エ)から,引用文献には,次の発明(以下,「引用発明」という。)が記載されていると認められる。

「1シーケンスで1セルにつき複数ビットの不揮発性メモリに2回プログラムする方法であって,
少なくとも1つのワード線の,少なくとも1つのページが,最初に不揮発性メモリのコントローラによってプログラムデータでプログラムされ,少なくとも1つのワード線の,前記少なくとも1つのページは,コントローラによって同じプログラムデータでプログラムされるものにおいて,
1セルにつき3ビットのフラッシュメモリのメモリブロック内へのさらなるページのプログラム/読み出しのシーケンスとして,
下位ビットページと中位ビットページを,図5Aに示された『L-bit』及び『M-bit』のためのプログラム/読み出しのための順序である,00h->01h->02h->03h->04h->06h->07h-> . . . ->BDh->・・・によって,プログラム/読み出しし,
続いて,上位ビットページを,メモリブロックの全てのワード線(例えば,WL0からWL63)を介してプログラム/読み出しを行い,つまり,少なくとも幾つかの上位ビットページを,順次,プログラム/読み出しを行い,それに応じて,少なくとも幾つかの上位ビットページは次々にプログラム/読み出しがなされていくものであり,図5Dに示された『H-bit』のためのプログラム/読み出しのための順序によって,プログラム/読み出しする,
ことを含み,
上記1セルにつき3ビットのフラッシュメモリは,各セルが,3ビット,すなわち,上位ビット,中位ビット及び下位ビットを記憶することができ,これらは,上位ビットページ,中位ビットページ,及び,下位ビットページにそれぞれ対応するものである,
方法。」

(3)引用発明との対比

ア 本件補正発明と引用発明とを対比する。(下線は,当審で付した。)

(ア)引用発明は,「1セルにつき複数ビットの不揮発性メモリに2回プログラムする方法」であり,この場合の「1セルにつき複数ビット」を記憶する「セル」は,本件補正発明の「マルチレベルメモリセル」に相当し,そして,それぞれを含む構成である,引用発明の「1セルにつき複数ビットの不揮発性メモリ」は,本件補正発明の「マルチレベルメモリセルを含む不揮発性メモリユニット」に相当する。
また,引用発明は,「少なくとも1つのワード線の,少なくとも1つのページが,最初に不揮発性メモリのコントローラによってプログラムデータでプログラムされ,少なくとも1つのワード線の,前記少なくとも1つのページは,コントローラによって同じプログラムデータでプログラムされるもの」であることから,「不揮発性メモリ」において,「少なくとも1つのページ」が,「少なくとも1つのワード線」を有し,「プログラムデータ」で「プログラム」されるものであり,この場合の,引用発明の「ワード線」,「ページ」,「プログラムデータ」は,それぞれ,本件補正発明の「ワードライン」,「ページ領域」,「データ」に相当する。

(イ)引用発明は,「各セルが,3ビット,すなわち,上位ビット,中位ビット及び下位ビットを記憶することができ,これらは,上位ビットページ,中位ビットページ,及び,下位ビットページにそれぞれ対応するものであ」るから,「上位ビットページ,中位ビットページ,及び,下位ビットページ」という各「ページ」は,「セル」の「上位ビット,中位ビット及び下位ビット」という各「ビット」が記憶される領域であるといえ,そして,上記(ア)によれば,引用発明の「プログラムデータ」が,上記「ワード線」をとおして「不揮発性メモリ」の「ページ」に「プログラム」されることは明らかであるから,当該「ワード線」は,「ページ」である,「上位ビット,中位ビット及び下位ビット」という各「ビット」が記憶される領域からなる「セル」に連結されているといえ,また,「不揮発性メモリ」が「セル」を複数有することは自明であるから,連結される「ワード線」も複数であるといえる。
そうすると,引用発明の「1シーケンスで1セルにつき複数ビットの不揮発性メモリに2回プログラムする方法であって,少なくとも1つのワード線の,少なくとも1つのページが,最初に不揮発性メモリのコントローラによってプログラムデータでプログラムされ,少なくとも1つのワード線の,前記少なくとも1つのページは,コントローラによって同じプログラムデータでプログラムされるものにおいて」,「1セルにつき3ビットのフラッシュメモリは,各セルが,3ビット,すなわち,上位ビット,中位ビット及び下位ビットを記憶することができ,これらは,上位ビットページ,中位ビットページ,及び,下位ビットページにそれぞれ対応するものであ」ることは,本件補正発明の「複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリユニットのプログラム方法」に相当するといえる。

(ウ)引用発明における「下位ビットページ」,「中位ビットページ」,「上位ビットページ」は,それぞれ,本件補正発明における「第1ページ領域」,「第2ページ領域」,「第3ページ領域」に相当する。また,上記(イ)のとおり,引用発明の「プログラムデータ」が,「ワード線」をとおして「不揮発性メモリ」の「ページ」に「プログラム」されることから,「ページ」への「プログラムデータ」の「プログラム」を,当該「ページ」に対応した「ワード線」を選択することにより行うことは明らかである。
そして,引用発明の各「ページ」のうち「下位ビットページ」及び「中位ビットページ」に「プログラム」される「プログラムデータ」が,本件補正発明の「第1ページ領域及び第2ページ領域」に「プログラム」される「第1データ」に相当するといえ,また,引用発明の各「ページ」のうち「上位ビットページ」に「プログラム」される「プログラムデータ」が,後記の点で相違するものの,本件補正発明の「第3ページ領域」に「プログラム」される「第2データ」に相当するといえる。

(エ)引用発明における,「下位ビットページ」及び「中位ビットページ」への「プログラムデータ」の「プログラム」は,「図5Aに示された『L-bit』及び『M-bit』のためのプログラム/読み出しのための順序である,00h->01h->02h->03h->04h->06h->07h-> . . . ->BDh->・・・によって,プログラム/読み出し」することで行われるところ,図5Aによれば,上記「00h->01h->02h->03h->04h->06h->07h-> . . . ->BDh->・・・」との順序は,「下位ビットページ」と「中位ビットページ」とを交互の順序に選択しているものといえる。
そうすると,引用発明における,「下位ビットページと中位ビットページを,図5Aに示された『L-bit』及び『M-bit』のためのプログラム/読み出しのための順序である,00h->01h->02h->03h->04h->06h->07h-> . . . ->BDh->・・・によって,プログラム/読み出し」するために,「下位ビットページと中位ビットページ」に対応した「ワード線」を選択することは,本件補正発明における,「第1データを選択されたワードラインの第1ページ領域及び第2ページ領域にプログラムするために前記選択されたワードラインを交互順序に選択する段階」に相当する。

(オ)上記(エ)における検討から,引用発明における,「下位ビットページと中位ビットページを,図5Aに示された『L-bit』及び『M-bit』のためのプログラム/読み出しのための順序である,00h->01h->02h->03h->04h->06h->07h-> . . . ->BDh->・・・によって,プログラム/読み出し」することは,本件補正発明における,「前記交互順序にしたがって,前記第1データを前記選択されたワードラインの第1ページ領域及び第2ページ領域のみにプログラムする段階」に相当する。

(カ)引用発明における,「上位ビットページ」への「プログラムデータ」の「プログラム」は,「続いて,上位ビットページを,メモリブロックの全てのワード線(例えば,WL0からWL63)を介してプログラム/読み出しを行い,つまり,少なくとも幾つかの上位ビットページを,順次,プログラム/読み出しを行い,それに応じて,少なくとも幾つかの上位ビットページは次々にプログラム/読み出しがなされていくものであり,図5Dに示された『H-bit』のためのプログラム/読み出しのための順序によって,プログラム/読み出し」するところ,ここでいう「順次」とは,図5Dによれば,「上位ビットページ」について順次の順序で選択していることを意味するものと認められ,引用発明における,「上位ビットページ」への「プログラムデータ」の「プログラム」のための選択に係る,上記「順次」とは,本件補正発明における,「第2データ」を「第3ページ領域にプログラムするため」の,「順次順序」に相当するといえる。
そうすると,後記の点で相違するものの,本件補正発明における,「前記第1ページ領域及び前記第2ページ領域にプログラムする段階においてプログラムされなかった第2データを,前記選択されたワードラインの第3ページ領域にプログラムするために前記選択されたワードラインを順次順序に選択する段階」と,引用発明の「続いて,上位ビットページを,メモリブロックの全てのワード線(例えば,WL0からWL63)を介してプログラム/読み出しを行い,つまり,少なくとも幾つかの上位ビットページを,順次,プログラム/読み出しを行い,それに応じて,少なくとも幾つかの上位ビットページは次々にプログラム/読み出しがなされていくものであり,図5Dに示された『H-bit』のためのプログラム/読み出しのための順序によって,プログラム/読み出し」するために,「上位ビットページ」に対応した「ワード線」を選択することとは,“第2データを,前記選択されたワードラインの第3ページ領域にプログラムするために前記選択されたワードラインを順次順序に選択する段階”である点で共通するといえる。

(キ)上記(カ)における検討から,後記の点で相違するものの,本件補正発明における,「前記順次順序にしたがって,前記第2データを前記選択されたワードラインの第3ページ領域のみにプログラムする段階」と,引用発明の「続いて,上位ビットページを,メモリブロックの全てのワード線(例えば,WL0からWL63)を介してプログラム/読み出しを行い,つまり,少なくとも幾つかの上位ビットページを,順次,プログラム/読み出しを行い,それに応じて,少なくとも幾つかの上位ビットページは次々にプログラム/読み出しがなされていくものであり,図5Dに示された『H-bit』のためのプログラム/読み出しのための順序によって,プログラム/読み出し」することとは,“前記順次順序にしたがって,前記第2データを前記選択されたワードラインの第3ページ領域のみにプログラムする段階”である点で共通するといえる。

(ク)上記(ア)?(キ)より,本件補正発明と引用発明とは,「プログラム方法」である点で共通するといえる。

イ 以上のことから,本件補正発明と引用発明との一致点及び相違点は,次のとおりである。

【一致点】
「複数のワードラインに連結されるマルチレベルメモリセルを含む不揮発性メモリユニットのプログラム方法において,
第1データを選択されたワードラインの第1ページ領域及び第2ページ領域にプログラムするために前記選択されたワードラインを交互順序に選択する段階と,
前記交互順序にしたがって,前記第1データを前記選択されたワードラインの第1ページ領域及び第2ページ領域のみにプログラムする段階と,
第2データを,前記選択されたワードラインの第3ページ領域にプログラムするために前記選択されたワードラインを順次順序に選択する段階と,
前記順次順序にしたがって,前記第2データを前記選択されたワードラインの第3ページ領域のみにプログラムする段階と,を含む,
ことを特徴とするプログラム方法。」

【相違点1】
「第2データ」について,
本件補正発明は,「前記第1ページ領域及び前記第2ページ領域にプログラムする段階においてプログラムされなかった」データであり,それを選択し第3ページ領域にプログラムしているのに対し,
引用発明は,「少なくとも幾つかの上位ビットページ」に「プログラム」される「プログラムデータ」が,「前記第1ページ領域及び前記第2ページ領域にプログラムする段階においてプログラムされなかった」データに相当するものであるか,特定されていない点。

【相違点2】
本件補正発明は,「前記第3ページ領域は,プログラムされないで存置された領域を残存させる」ものであるのに対し,
引用発明は,当該構成について特定されていない点。

(4)判断

事案に鑑み,相違点1及び相違点2についてまとめて検討する。

引用発明における「ページのプログラム/読み出しのシーケンス」が実行される,フラッシュメモリの「memory block」と称するセルの集合単位(図5D)では,セルやページの数が使用時には既に決定されているものであり,一方,その後の書き込み時に書き込み要求を行うデータのサイズは,要求に応じて任意に決め得る事項であることからすると,上記セルやページの数による記憶可能なデータサイズに対し,上記書き込み要求を行うデータのサイズが,大小どのような関係にもなり得ることは,自明な事項であるといえる。
そして,引用発明は,「シーケンス」として,「下位ビットページと中位ビットページ」に対し「プログラムデータ」を「プログラム」し,「続いて」「少なくとも幾つかの上位ビットページ」に対し「プログラムデータ」を「プログラム」していることから,書き込み要求に応じて任意に決定する「プログラムデータ」のサイズが,「不揮発性メモリ」を構成する「1セルにつき複数ビット」の全「セル」のうち「下位ビットページと中位ビットページ」に記憶可能なデータサイズより大となる場合であれば,「下位ビットページと中位ビットページ」に「プログラム」する段階において「プログラム」されなかった「プログラムデータ」が発生し,それが「少なくとも幾つかの上位ビットページ」に対し「選択」され「プログラム」されることになり,この場合の,「少なくとも幾つかの上位ビットページ」に「プログラム」される「プログラムデータ」は,相違点1に係る「前記第1ページ領域及び前記第2ページ領域にプログラムする段階においてプログラムされなかった」第2データに相当することになるといえ,さらに,続いて上記「少なくとも幾つかの上位ビットページ」に対し「選択」され「プログラム」される「プログラムデータ」のサイズが,先の書き込み要求に応じて「プログラムデータ」のサイズが任意に決定される中で,「少なくとも幾つかの上位ビットページ」に記憶可能なデータサイズより小となるような場合であれば,「少なくとも幾つかの上位ビットページ」は,「プログラム」されないで存置された領域が残ることになり,この場合の,「少なくとも幾つかの上位ビットページ」は,相違点2に係る「プログラムされないで存置された領域を残存させる」ものに相当することになるといえる。
そうすると,引用発明において,「不揮発性メモリ」を構成する「1セルにつき複数ビット」の「セル」や「ページ」の数によって決まる記憶可能なデータサイズに対し,書き込み要求に応じて,書き込みデータのサイズが任意に決められることで,「前記第1ページ領域及び前記第2ページ領域にプログラムする段階においてプログラムされなかった第2データ」に相当するデータを,「少なくとも幾つかの上位ビットページ」に対し「選択」し「プログラム」するようになるとともに,当該「少なくとも幾つかの上位ビットページ」が,「プログラムされないで存置された領域を残存させる」ものとなるよう構成すること,すなわち,相違点1及び2に係る構成とすることは,当業者が容易に想到し得たことである。

そして,上記相違点を総合的に勘案しても,本件補正発明の奏する作用効果は,引用発明の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。

したがって,本件補正発明は,引用発明に基づいて,当業者が容易に発明をすることができたものであり,特許法29条2項の規定により,特許出願の際独立して特許を受けることができないものである。

3 本件補正についてのむすび

よって,本件補正は,特許法17条の2第6項において準用する同法126条7項の規定に違反するので,同法159条1項の規定において読み替えて準用する同法53条1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。


第3 本願発明について

1 本願発明

平成29年7月27日にされた手続補正は,上記のとおり却下されたので,本願の請求項に係る発明は,平成29年3月13日にされた手続補正により補正された特許請求の範囲の請求項1ないし7に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下「本願発明」という。)は,その請求項1に記載された事項により特定される,前記第2[理由]1(2)に記載のとおりのものである。

2 原査定の拒絶の理由

原査定の拒絶の理由は,この出願の請求項1ないし7に係る発明は,本願の優先権主張の日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1に記載された発明であるから,特許法29条第1項第3号に該当し特許を受けることができないとともに,同引用文献1に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用文献1:米国特許出願公開第2012/0008387号明細書

3 引用文献

原査定の拒絶の理由で引用された引用文献1及びその記載事項は,前記第2の[理由]2(2)に記載したとおりである。

4 対比・判断

本願発明は,前記第2の[理由]2で検討した本件補正発明から,「第3ページ領域」に係る限定事項を削除したものである。
そうすると,本願発明の発明特定事項を全て含み,さらに他の事項を付加したものに相当する本件補正発明が,前記第2の[理由]2(3),(4)に記載したとおり,引用発明に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,引用発明に基づいて,当業者が容易に発明をすることができたものである。


第4 むすび

以上のとおり,本願発明は,特許法29条2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。

<付記>

なお,請求人は,平成29年11月2日付け上申書において添付された補正案を提示しているが,前記補正案には,その請求項1を参照すると,本件補正発明の「前記第3ページ領域は,プログラムされないで存置された領域を残存させる」を,「前記第1ページ領域及び前記第2ページ領域に,前記第1データと前記第2データとを分割することなく,現実に書き込み動作を遂行した結果,書き込みきれずに残存した前記第2データを前記第3ページ領域に書き込み動作する」に限定するものであるが(なお,上申書の第3頁15?17行では,『 現実に,第1ページ及び第2ページに書き込み動作を遂行した結果,書き込みきれずに残存したデータを第3ページに書き込み動作する』(下線は,上記補正案との相違部分に対し,当審で付加した。)との限定要件を追加する補正をしたい,旨が示されているが,両者は内容的には重複しており,ここでは記載上より限定された,前者の補正案について言及する。),いずれも,請求項1の他の記載においてすでに示されている事項を表現を変えて追加したにとどまるものであるから,前記補正案によっても,依然として,当業者が容易になし得るものであるから,前記補正案を採用することの必要性を認めることはできない。
 
別掲
 
審理終結日 2018-04-17 
結審通知日 2018-04-23 
審決日 2018-05-08 
出願番号 特願2013-20275(P2013-20275)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
P 1 8・ 113- Z (G11C)
最終処分 不成立  
前審関与審査官 塚田 肇滝谷 亮一  
特許庁審判長 高木 進
特許庁審判官 仲間 晃
須田 勝巳
発明の名称 不揮発性メモリ装置、メモリシステム、及びそれのプログラム方法  
代理人 崔 允辰  
代理人 阿部 達彦  
代理人 木内 敬二  
代理人 実広 信哉  
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