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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1344797
審判番号 不服2016-11940  
総通号数 227 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-11-30 
種別 拒絶査定不服の審決 
審判請求日 2016-08-08 
確定日 2018-10-02 
事件の表示 特願2014-145262「MOSFETのフリッカーノイズを低減するためのモジュール手法」拒絶査定不服審判事件〔平成27年 3月12日出願公開、特開2015- 46586〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成26年7月15日(パリ条約による優先権主張2013年7月15日、米国 以下、左の日を「本願優先日」という。)の出願であって、その手続の経緯は以下のとおりである。
平成27年 8月24日付け:拒絶理由通知書
平成28年 2月26日 :意見書、手続補正書の提出
平成28年 4月 4日付け:拒絶査定
平成28年 8月 8日 :審判請求書、手続補正書の提出
平成29年10月12日 :面接
平成29年10月13日付け:拒絶理由通知書
平成30年 1月15日 :意見書、手続補正書の提出

第2 本願発明
本願の請求項1ないし3に係る発明は、特許請求の範囲の請求項1ないし3に記載された事項により特定されるものと認められるところ、その請求項1に係る発明(以下、「本願発明」という。)は、以下のとおりのものである。
「金属酸化膜半導体電界効果トランジスタ(MOSFET)のフリッカーノイズを低減するように適合されたレールツーレール演算増幅器であって、
前記演算増幅器の第1の入力において1つ以上の第1の埋め込みチャネルMOSFETを備え、前記1つ以上の第1の埋め込みチャネルMOSFETは、
n型ウエル;
n型ウエルにおけるp型ソース;
n型ウエルにおけるp型ドレイン;
p型ソースとp型ドレインとの間に延伸し、カウンタードープされた第1のインプラントを含む、チャネルであって、該カウンタードープされた第1のインプラントが、p型である、前記チャネル;および、
前記カウンタードープされた第1のインプラントの上のp型ポリシリコンゲートを含み、
前記演算増幅器の第2の入力において1つ以上の第2の埋め込みチャネルMOSFETを備え、前記1つ以上の第2の埋め込みチャネルMOSFETは、
p型ウエル;
p型ウエルにおけるn型ソース;
p型ウエルにおけるn型ドレイン;
n型ソースとn型ドレインとの間に延伸し、カウンタードープされた第2のインプラントを含む、チャネルであって、該カウンタードープされた第2のインプラントが、n型である、前記チャネル;および、
前記カウンタードープされた第2のインプラントの上のn型ポリシリコンゲートを含み、
0.25ミクロン未満の加工技術を用いて作製される、レールツーレール演算増幅器。」

第3 当審における拒絶理由
当審が通知した拒絶理由の概要は、次のとおりのものである。
この出願の請求項1ないし8に係る発明は,本願優先日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。



<引用文献等一覧>
引用例1:特開2002-151599号公報
引用例2:特開2001-156182号公報
引用例3:特開2008-182334号公報
引用例4:特開2006-252745号公報
引用例5:特表2007-527138号公報
引用例6:特開2010-56301号公報

第4 引用文献
1 引用文献1
(1)当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開2002-151599号公報(平成14年5月24日出願公開、以下「引用文献1」という。)には、図面とともに、次の事項が記載されている(下線は、当審で付した。以下同じ。)。

「【0001】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、アナログ回路とデジタル回路とを同一の半導体チップ(以下、単にチップという)に混在させた、いわゆるアナログ・デジタル混在回路を有する半導体集積回路装置に適用して有効な技術に関するものである。」

「【0002】
【従来の技術】微細加工技術の飛躍的な進展に伴い、1チップに搭載することが可能な素子の数は拡大の一途をたどっている。このため、複数のチップで構成していたシステムを、1チップ内で構成するシステムLSI(Large Scale Integrated circuit)またはシステム・オン・チップが現実的なものとなっている。こうした状況の中にあって、上記アナログ・デジタル混在回路の開発や製造も進められている。」

「【0005】
【発明が解決しようとする課題】ところが、上記アナログ・デジタル混在回路を構成する電界効果トランジスタのゲート絶縁膜を酸窒化膜で形成する技術においては、以下の課題があることを本発明者は見出した。
【0006】すなわち、ゲート絶縁膜を酸窒化膜で構成すると、ホットキャリア現象や不純物の突き抜け現象を抑制または防止することはできるが、ゲート絶縁膜の界面準位が増え、1/f雑音(低周波雑音)が増加する。この1/f雑音は、デジタル回路ではあまり問題にならないが、アナログ回路では、その雑音特性を大幅に劣化させる、という問題がある。
【0007】例えばビデオカメラやデジタルスチールカメラのCCD(Charge Coupled Device)からの信号を増幅する初段のアンプ、オペアンプで問題となり、1/f雑音を小さくする必要がある。また、例えばマイクロプロセッサ等で発振周波数の基準となるボルテージコントロールドオシレータ(VCO)を内蔵している場合やVCOの発振周波数を外部クロックと位相を合わせるフェーズロックドループ(PLL)を組んでいる場合等も1/f雑音による問題が生じる。VCOに使用しているトランジスタの1/f雑音が大きいと、クロック周波数の位相が雑音で振られてしまうという問題を起こす。さらに、1/f雑音が問題になるアナログ-デジタル混在回路の例としては、携帯電話等の無線周波(RF)信号処理チップがある。デジタル回路によりベースバンド信号を処理し、RF部も同じCMOS(Complementary MOS)デバイスで回路を組む場合、ノイズが問題となる。例えばRF帯域の信号を発振させるVCOがその一例である。1/f雑音があるとVCOで問題となる位相雑音が劣化し、移動体通信で必要な隣接チャンネルとの分離が十分でなくなる等の問題が発生する。したがって、ゲート絶縁膜を酸窒化シリコン膜で構成する技術は、アナログ・デジタル混在回路に適用することが難しいという問題がある。」

「【0011】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】すなわち、本発明は、同一半導体基板に形成されたアナログ回路およびデジタル回路を構成する複数の電界効果トランジスタのゲート絶縁膜を酸窒化膜で構成し、上記アナログ回路を構成する少なくとも1つの電界効果トランジスタをデプレッション型とし、そのチャネル形成領域に埋め込みチャネル層を設けたものである。」

「【0026】また、本実施の形態においては、電界効果トランジスタを例示するMIS・FET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し、Pチャネル型のMIS・FETをPMISと略し、Nチャネル型のMIS・FETをNMISと略す。」

「【0037】図2は、本実施の形態におけるNMISQNの埋め込みチャネルの構造を示す要部断面図である。半導体基板1に形成されたP型ウエル層PWLには、埋め込みチャネル型のNMISQNが形成されている。符号の2nは、そのNMISQNのソースおよびドレイン用のN^(+)型の半導体領域を示し、符号の5NはN型のチャネル層を示している。N型のチャネル層5Nは、上記表面チャネル層5aと埋め込みチャネル層5bとを有している。
【0038】本構造の特徴は、N型のチャネル層5Nが、NMISQNであるにも関わらず、N型になっていることにある。NMISの埋め込みチャネル構造のゲート電極4は、N型の場合とP型の場合との両方がある。ゲート電極4がP型の場合は、NMISQNのしきい値電圧は正、すなわちエンハンスメント型のNMISQNになる。一方、ゲート電極4がN型の場合は、NMISQNのしきい値電圧は負、すなわち、デプレッション型のMISになる。本実施の形態は、ゲート電極4をN型とした場合のデプレッション型のMISをアナログ回路部に用いた場合に関するものである。」

「【0065】次に、上記アナログ・デジタル混在回路の縦構造について図22により説明する。なお、図22は図21の要部断面図である。
【0066】半導体基板1の主面(デバイス形成面)側には、P型ウエル層PWLおよびN型ウエル層NWLが形成されている。P型ウエル層PWLには、例えばホウ素が含有されている。また、N型ウエル層NWLには、例えばリンまたはヒ素が含有されている。
【0067】また、半導体基板1の分離領域には、例えば溝型の分離部(トレンチアイソレーション)7が形成されている。この分離部7は、半導体基板1の主面から半導体基板1の厚さ方向に延びる溝内に、例えばシリコン酸化膜等のような絶縁膜が埋め込まれることで形成されている。なお、分離部7は、LOCOS(Local Oxidization of Silicon)法で形成されるフィールド絶縁膜で形成しても良い。
【0068】半導体基板1の主面において、分離部7に囲まれた素子形成領域には、上記NMISQN,QNA,QNDおよびPMISQPA,QPDが形成されている。
【0069】アナログ回路のNMISQNは、上記のようにデプレッション型の埋め込みチャネル構造を有している。また、アナログ回路のNMISQNAおよびPMISQPAは、エンハンスメント型の表面チャネル構造を有している。また、デジタル回路のNMISQNDおよびPMISQPDは、エンハンスメント型の表面チャネル構造を有している。デジタル回路のNMISQNDおよびPMISQPDのチャネル長は、最も短いもので、例えば0.35μm程度である。
【0070】これらNMISQN,QNA,QNDおよびPMISQPA,QPDのゲート電極4は、例えばN型の多結晶シリコンからなる。この場合、仕事関数差ΦMSは、NMISQN,QNA,QND側の方が、PMISQPA,QPD側よりも大きくなる。このように各NMISQN,QNA,QNDおよびPMISQPA,QPDのゲート電極4を同一とすることにより、アナログ・デジタル混在回路を有する半導体集積回路装置の製造工程を簡略化することができる。このため、その半導体集積回路装置の開発、製造期間を短縮することができる。また、コストの低減を図ることが可能となる。」

「【0082】まず、図23に示すように、半導体基板1の主面側の分離領域に溝型の分離部7を形成した後、別々のマスクを用いてP型ウエル層PWLおよびN型ウエル層NWLを形成する。続いて、図24に示すように、アナログ回路の埋め込みチャネルを形成する領域が露出され、それ以外の領域が覆われるようなフォトレジストパターン12aを通常のフォトリソグラフィ技術によって半導体基板1の主面上に形成した後、これをマスクとしてそこから露出する半導体基板1の領域に、例えばリンまたはヒ素をイオン注入する。この際の不純物イオンのドーズ量は、例えば1×10^(12)?1×10^(13)/cm^(-2)程度である。イオン打ち込みエネルギーは、リンでは、例えば40keV程度、ヒ素では、例えば80keV程度である。これは、アナログ回路において1/f雑音を低減することが要求されるNMISQNの上記N型チャネル層5を形成するための不純物導入工程である。その後、フォトレジストパターン12aを除去した後、アナログ回路の1/f雑音対策を行うNMISQN以外の各々のNMISQNA,QNDおよびPMISQPA,QPDに対して、しきい値電圧調整用の不純物をイオン注入する。この場合の不純物のドーズ量や打ち込みエネルギー等は、各MISのしきい値電圧に応じて行う。」

「【0085】次いで、そのゲート電極4およびサイドウォール8をマスクとし、かつ、フォトレジストパターンをマスクとして、半導体基板1にNMIS形成用の不純物(例えばリンまたはヒ素)およびPMIS形成用の不純物(例えばホウ素)をそれぞれ別々にイオン注入する。これは各MISのソースおよびドレイン用の半導体領域を形成するための工程である。その後、通常の配線形成工程を経て図22に示したアナログ・デジタル混在回路を有する半導体集積回路装置を製造する。」

「【0086】(実施の形態2)本実施の形態においては、例えばアナログ・デジタル混在回路のアナログ回路におけるオペアンプ(差動アンプ)回路に本発明を適用した場合について説明する。
【0087】図27(a)は、アナログ・デジタル混在回路におけるアナログ回路のオペアンプ回路OPA1を示している。オペアンプ回路OPA1の入力段は、前記PMISQPAと同じタイプのPMISQPA1,QPA2と、前記NMISQNと同じタイプのNMISQN1,QN2と、前記NMISQNAと同じタイプのNMISQNA1とを有している。また、出力段は、前記PMISQPAと同じタイプのPMISQPA3と、前記NMISQNAと同じタイプのNMISQNA2とを有している。2つのNMISQNが差動入力トランジスタである。PMISQPA1,QPA2でカレントミラー負荷(能動負荷)を構成している。
【0088】このように本実施の形態においては、入力段のオペアンプ回路OPA1の入力差動対に前記NMISQNと同じタイプのデプレッション型埋め込みチャネルを有するNMISQN1,QN2を用いたことにより、アナログ・デジタル混在回路のアナログ回路での1/f雑音(ここでは入力雑音)を低減することが可能となる。また、部分的に使用しているので回路設計の容易性も確保できる。また、この回路(アナログ回路およびデジタル回路)を構成するMISのゲート絶縁膜は、前記実施の形態1と同様に酸窒化膜を用いている。したがって、特にデジタル回路でのホットキャリア耐性を向上でき、前記実施の形態1と同様に、動作速度の向上と信頼性の向上との両方を確保することができる。」

「【0126】(実施の形態10)図35は、本発明の他の実施の形態であるアナログ・デジタル混在回路の要部を例示している。ここでは、アナログ・デジタル混在回路の入力端子INに入力される信号が、例えばビデオカメラのCCD(Charge Coupled Device)撮像素子出力信号(検出信号)のように比較的微少な信号であり、アンプ回路の初段の雑音が問題になる例を挙げている。
【0127】入力端子INは、アンプ回路AMP1?AMP3を介して、A/D変換器ADに電気的に接続され、さらにデジタル信号処理回路DSCに電気的に接続されている。アンプ回路AMP1は、ゼロレベルサンプルアンプ回路である。また、アンプ回路AMP2は、初段可変ゲインアンプ回路である。なお、C7?C9は容量を示し、SW3,SW4はスイッチを示している。
【0128】入力端子INに伝送された微小な入力信号は、微弱なのでアンプ回路AMP1?AMP3で増幅する必要がある。この際、アンプ回路AMP1,AMP2の初段に1/f雑音があると、これが増幅され画像にとって妨害となる。そのため、アンプ回路AMP1,AMP2の初段は1/f雑音の小さいデバイスで低雑音化する必要がある。そこで、本実施の形態においては、そのアンプ回路AMP1,AMP2の初段のトランジスタとして、前記実施の形態1?9で説明したように、デプレッション型の埋め込みチャンネルを有するNMISを用いる。これにより、低雑音アンプを実現でき、画像に妨害のでないアナログ・デジタル混在回路を実現することができる。
【0129】上記のアンプ回路AMP1?AMP3で増幅された信号は、A/D変換器ADの入力に伝送される。A/D変換器ADでは、アンプ回路AMP3から伝送されたアナログ信号をデジタル信号に変換して、デジタル信号処理回路DSCに伝送する。デジタル信号処理回路DSCでは、アナログ入力信号に応じて、例えば8ビット(bit)のデジタル信号(例えば256階調)の出力が取り出す等、種々の信号処理が行われる。
【0130】本実施の形態では、画像信号の例で述べたが、これに限定されるものではなく種々適用可能である。すなわち、本発明の技術思想は、センサからの微少な信号をまず増幅して、その後の信号処理を行う、あらゆる種類のアナログ・デジタル混在回路に適用して有効である。」

「【0138】例えば前記実施の形態においては、デプレッション型の埋め込みチャネルを有するMISをNMISとした場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばPMISをデプレッション型の埋め込みチャネルとしてアナログ回路の前記実施の形態で説明した所定の箇所に使用しても良い。この場合は、そのPMISのゲート電極をP型とする。そして、チャネル領域にP型チャネル層を形成する。ゲート電極材料として多結晶シリコンを用いる場合には、ゲート電極にホウ素を導入することでP型とする。また、ゲート電極材料として金属を用いる場合には、例えば酸化ルテニウム(RuO_(2)),イリジウム(ir)、プラチナ(Pt)、窒化タングステン(WN)または窒化モリブデン(Mo_(2)N)を使用する。」

(2)上記(1)および図2の記載から、引用文献1には、次の技術的事項が記載されているものと認められる。

「デプレッション型の埋め込みチャネルNMIS・FETは、半導体基板1に形成されたP型ウエル層PWLと、PWLにイオン注入により形成されたN^(+)型のソース2Nと、PWLにイオン注入により形成されたN^(+)型のドレイン2Nと、PWLにリンまたはヒ素をイオン注入することによりN^(+)型のソース2NとN^(+)型のドレイン2Nの間に延伸する表面チャネル層5aと埋め込みチャネル層5bとからなるN型のチャネル層5Nと、N型のチャネル層5N上のN型の多結晶シリコンからなるゲート電極4とを含んでいる。」

(3)上記(1)および(2)から、引用文献1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「ビデオカメラやデジタルスチールカメラのCCD(Charge Coupled Device)からの信号を増幅するオペアンプで問題となる1/f雑音を小さくするオペアンプであって、
半導体基板1に形成されたP型ウエル層PWLと、PWLにイオン注入により形成されたN^(+)型のソース2Nと、PWLにイオン注入により形成されたN^(+)型のドレイン2Nと、PWLにリンまたはヒ素をイオン注入することによりN^(+)型のソース2NとN^(+)型のドレイン2Nの間に延伸する表面チャネル層5aと埋め込みチャネル層5bとからなるN型のチャネル層5Nと、N型のチャネル層5N上のN型の多結晶シリコンからなるゲート電極4とを含む、デプレッション型の埋め込みチャネルNMIS・FETと、
多結晶シリコンからなるゲート電極をP型とし、チャネル領域にP型チャネル層を形成する、デプレッション型の埋め込みチャネルPMIS・FETとを備え、
0.35μm程度の加工技術を用いて作製される、オペアンプ。」

2 周知技術1
(1) 引用文献2
当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開2001-156182号公報(平成13年6月8日出願公開、以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。

「【0002】
【従来の技術】近年、携帯電話、無線LANなどのモバイル市場の急激な成長に伴って、GHz帯の高周波信号を処理するデバイスの需要が拡大している。従来、このようなデバイスは要素回路構成毎にSiバイポーラトランジスタ、GaAsFETなどの個別デバイスを組み合わせた構成で実現されてきたが、これらの構成では、システムボード面積の縮小やコストの低減等が困難であった。しかし最近になって、Si-MOSFETの性能が急激に向上してきている。それはSi-MOSFETの性能向上にはスケーリング則にのった微細化が極めて有効であるためで、最近ではゲート長0.18μm以下の微細加工技術を使用したものが製品化され始めている。このため、GHz帯での高周波アナログ回路をSi-MOSFETのみで実現し、システムボード面積の縮小やコストの低減を実現しようと検討されている。」

(2)引用文献3
当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開2008-182334号公報(平成20年8月7日出願公開、以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。

「【0003】
半導体集積回路装置において、デジタル回路の高速化に伴い、半導体製造プロセスも微細化している。例えば、0.15μmから0.13μmへ、そして90nmへと最小加工寸法が微細化してきている。
【0004】
アナログ・デジタル混在の半導体集積回路装置においても、同じウエハ上に回路を形成するため、アナログ回路も90nmプロセスなどの微細化プロセスを適用する必要性がある。」

(3)周知技術1について
上記(1)および(2)から、次の事項は、本願優先日前周知技術(以下、「周知技術1」という。)であると認められる。

「半導体集積回路装置を、0.18μm未満の加工技術を用いて製作すること。」

3 周知技術2
(1)引用文献4
当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開2006-252745号公報(平成18年9月21日出願公開、以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。

「【0013】
図3は、電荷分布の影響に起因する出力歪みを防ぐことができる本発明の実施形態に係るサンプルホールド回路の概要を示す図である。図3に示したように、このサンプルホールド回路300は、第一のスイッチSW1と第一のキャパシタCAP1と増幅器310とを有している。スイッチSW1の第一の端子は、サンプリングされた入力信号Vinを受け取る。スイッチSW1は、サンプル期間では入力信号Vinを前記第一の端子からその第二の端子まで送り、ホールド期間では前記第一の端子と前記第二の端子との間の電流路を導通させない。入力信号Vinのサンプリング結果を格納するため、キャパシタCAP1の第一の端子はスイッチSW1の前記第二の端子に接続され、キャパシタCAP1の第二の端子は第一の電圧(本実施形態では接地電圧GNDである)に接続されている。増幅器310の正入力端子はスイッチSW1の前記第二の端子に接続されており、増幅器310の出力端子は負入力端子に接続されている。このような増幅器310は、前記サンプル期間では機能せず、前記ホールド期間ではサンプリング結果に基づいて出力信号Voutを生成することができる。
【0014】
本発明のこの実施形態では、ユニティゲインバッファのように増幅器310の出力は直接に負入力端子にフィードバックされるが、本技術における当業者が理解できるように、本発明は他の構成の増幅器にまで同様に拡張することができる。例えば、前記出力端子から前記負入力端子までのフィードバック路に抵抗器を配置させ、前記負入力端子を該抵抗器を介して接地に接続させることができる。上述の増幅器310の内部部分は、例えば出力ステージ330と入力ステージ320とを有している。入力ステージ320は、増幅器310の前記正入力端子及び前記負入力端子の信号に基づき内部信号を出力する。前記出力ステージは、前記内部信号に基づいて出力信号Voutを増幅器310の前記出力端子に供給する。」

「【0018】
レールツーレールの要件に関するものとして、入力ステージ320の別の実施形態が次の通り示される。図3Cは、本発明の実施形態に係るレールツーレール増幅回路の概要を示す図である。説明の便宜のため、増幅器310及び入力ステージ320の部分的な構成要素は図3Cに示されていない。入力ステージ320は、第一の制御可能電流源と第二の制御可能電流源と第一のトランジスタT1と第二のトランジスタT2と第三のトランジスタT3と第四のトランジスタT4とを有している。前記第一の制御可能電流源は、例えば第二のスイッチSW2及び第一の電流源CS1を備えている。前記第二の制御可能電流源は、例えば第三のスイッチSW3及び第二の電流源CS2を備えている。ここで、第一のトランジスタT1及び第二のトランジスタT2は例えばNMOSトランジスタにより実行される一方、第三のトランジスタT3及び第四のトランジスタT4は例えばPMOSトランジスタにより実行される。第二のスイッチSW2の第一の端子は第二の電圧(例として、ここでは接地電圧GNDである)に接続されており、ホールド期間では第二のスイッチSW2の第2の端子に電源電圧VCCを伝達させ、サンプル期間には切断する。電流源CS1の第一の端子はスイッチSW2の前記第二の端子に接続されている。電流源CS1の第二の端子はトランジスタT1及びトランジスタT2のソースに接続されている。トランジスタT1及びトランジスタT3のゲート端子は増幅器310の前記正入力端子に接続されている。トランジスタT2及びトランジスタT4のゲート端子は増幅器310の前記負入力端子に接続されている。全てのトランジスタT1、T2、T3及びT4のドレインは出力ステージ330に接続されている。スイッチSW3の第一の端子は第三の電圧(例として、ここでは電源電圧VCCである)に接続されており、ホールド期間ではスイッチSW3の第2の端子に電源電圧VCCを伝達させ、サンプル期間には切断する。電流源CS2の第一の端子はスイッチSW3の前記第二の端子に接続され、電流源CS2の第二の端子はトランジスタT3及びトランジスタT4のソースに接続されている。」

【図3C】

(2)引用文献5
当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開2007-527138号公報(平成19年9月20日出願公開、以下「引用文献5」という。)には、図面とともに、次の事項が記載されている。

「【0012】
標準的なレールツーレール増幅器30が図3に示されている。この図は、2つのトランジスタ・ダブレットによって構成される一般的なレールツーレール入力ステージ30を示している。第1のトランジスタ・ダブレットは、2つのPMOSトランジスタM3、M4を備え、第2のトランジスタ・ダブレットは、2つのNMOSトランジスタM1、M2を備える。入力ステージ31は、負および正の入力端子32、33を有する差動入力を有する。2つのトランジスタ・ダブレットの出力は、レールツーレール増幅器30の第2のステージ34に接続される。図3の右側に、2つのトランジスタ・ダブレットのダイナミック・レンジが例示されている。見ることができるように、中間範囲35のみで、両方のトランジスタ・ダブレットが動作可能である。示される飽和電圧Vsatは、適切に働くために電流源によって必要とされる電圧降下である。VgsNMOSおよびVgsPMOSは、NMOSおよびPMOSトランジスタのゲート・ソース電圧である。」

【図3】

(3)周知技術2について
上記(1)および(2)から、次の事項は、本願優先日前周知技術(以下、「周知技術2」という。)であると認められる。

「正入力にPMOSと負入力にNMOSを備えたレールツーレール増幅器。」

第5 対比
1 本願発明と引用発明との対比
(1)引用発明のMIS・FETは、電界効果トランジスタを例示するもの(前記第4の1(1)段落【0026】)であるから、本願発明の「金属酸化膜半導体電界効果トランジスタ(MOSFET)に相当する。
(2)本願の発明の詳細な説明段落【0031】に「フリッカーノイズ(すなわち、1/fノイズ)」と記載されているように、本願発明の「フリッカーノイズ」は、1/fノイズの意味であるから、引用発明の「1/f雑音」は、本願発明の「フリッカーノイズ」に相当する。
(3)引用発明のオペアンプと、本願発明の「レールツーレール演算増幅器」は、演算増幅器である点で共通する。
(4)引用発明の「多結晶シリコンからなるゲート電極をP型とし」の「ゲート電極」は、本願発明の「p型ポリシリコンゲート」に相当し、引用発明の「P型チャネル層」は本願発明の「p型である、前記チャネル」に相当する。そして、引用発明の「デプレッション型の埋め込みチャネルPMIS・FET」は本願発明の「第1の埋め込みチャネルMOSFET」に相当する。
(5)引用発明の「P型ウエル層PWL」,「N^(+)型のソース2N」,「N^(+)型のドレイン2N」および「N型の多結晶シリコンからなるゲート電極4」は、それぞれ本願発明の「p型ウエル」,「n型ソース」,「n型ドレイン」および「n型ポリシリコンゲート」に相当する。
また、引用発明の「N型のチャネル層5N」は、「P型ウエル層PWL」に「リンまたはヒ素をイオン注入することにより」形成されているから、「リンまたはヒ素」は、本願発明の「カウンタードープされた第2のインプラント」に相当する。
そうすると、引用発明の「N型のチャネル層5N」は、本願発明の「n型である、前記チャネル」に相当し、また、引用発明の「デプレッション型の埋め込みチャネルNMIS・FET」は、本願発明の「第2の埋め込みチャネルMOSFET」に相当する。
(6)以上のことから、本願発明と引用発明との一致点及び相違点は、次のとおりである。
[一致点]
「金属酸化膜半導体電界効果トランジスタ(MOSFET)のフリッカーノイズを低減するように適合された演算増幅器であって、
1つ以上の第1の埋め込みチャネルMOSFETを備え、前記1つ以上の第1の埋め込みチャネルMOSFETは、
p型である、前記チャネル;および、
p型ポリシリコンゲートを含み、
1つ以上の第2の埋め込みチャネルMOSFETを備え、前記1つ以上の第2の埋め込みチャネルMOSFETは、
p型ウエル;
p型ウエルにおけるn型ソース;
p型ウエルにおけるn型ドレイン;
n型ソースとn型ドレインとの間に延伸し、カウンタードープされた第2のインプラントを含む、チャネルであって、該カウンタードープされた第2のインプラントが、n型である、前記チャネル;および、
前記カウンタードープされた第2のインプラントの上のn型ポリシリコンゲートを含む、
演算増幅器。」
[相違点1]
本願発明の演算増幅器が「レールツーレール演算増幅器」であり、前記演算増幅器の第1の入力において」1つ以上の第1の埋め込みチャネルMOSFETを備え、「前記演算増幅器の第2の入力において」1つ以上の第2の埋め込みチャネルMOSFETを備えるのに対して、引用発明はそうでない点。
[相違点2]
本願発明は
「前記1つ以上の第1の埋め込みチャネルMOSFETは、
n型ウエル;
n型ウエルにおけるp型ソース;
n型ウエルにおけるp型ドレイン;
p型ソースとp型ドレインとの間に延伸し、カウンタードープされた第1のインプラントを含む、チャネルであって、該カウンタードープされた第1のインプラントが、p型である、前記チャネル;および、
前記カウンタードープされた第1のインプラントの上のp型ポリシリコンゲート」
を含んでいるのに対して、引用発明の「デプレッション型の埋め込みチャネルPMIS・FET」の詳細な構成が不明で有る点。
[相違点3]
本願発明は、「0.25ミクロン未満の加工技術を用いて作製される」のに対して、引用発明はそうでない点。

第6 判断
1 [相違点1]および[相違点2]について
周知技術2にあるように「正入力にPMOSと負入力にNMOSを備えたレールツーレール増幅器」は周知の演算増幅器であり、また、引用文献4【0013】および【0018】に記載されているように、「レールツーレール増幅器」は初段のサンプルホールド回路に用いられることから、引用発明の「ビデオカメラやデジタルスチールカメラのCCD(Charge Coupled Device)からの信号を増幅する初段のオペアンプ」である「ゼロレベルサンプルアンプ回路」(前記第4の1(1)段落【0007】,【0126】-【0129】)について、その出力電圧を十分取り出すために、該周知の演算増幅器である「レールツーレール増幅器」を採用して、正入力に「PMIS・FET」を備え、負入力に「NMIS・FET」を備えることは、当業者が容易に想到することである。
そして、「PMIS・FET」は「NMIS・FET」の導電型を逆の型にしたものであるから、「PMIS・FET」のウェルをN型ウエル層NWLとし、ソースおよびドレインをP^(+)型とし、チャネル層をP型とし、本願発明の「第1の埋め込みチャネルMOSFET」と同じ構成とすることは、当業者が容易に想到することである。

2 [相違点3]について
引用発明は、「0.35μm程度の加工技術を用いて作製され」ており、本願発明の「0.25ミクロン未満の加工技術」より大きな加工技術を用いているが、引用発明は、微細加工技術の進展に伴う「アナログデジタル混在回路」を前提としているから(前記第4の1(1)段落【0002】)、「半導体集積回路装置を、0.18μm未満の加工技術を用いて制作すること」である周知技術1を採用して、引用発明を「0.25ミクロン未満の加工技術を用いて作製される」「デバイス」に適用することは、当業者が容易に想到する事項である。

3 効果について
上記相違点を総合的に勘案しても、本願発明の奏する作用効果は、引用発明および引用文献2ないし5に記載された周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

4 したがって、本願発明は、引用発明および引用文献2ないし5に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許をうけることができないものである。

第7 むすび
以上のとおり、本願発明は、特許法第29条第2項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。

よって、結論のとおり審決する。
 
別掲
 
審理終結日 2018-04-27 
結審通知日 2018-05-07 
審決日 2018-05-21 
出願番号 特願2014-145262(P2014-145262)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
飯田 清司
発明の名称 MOSFETのフリッカーノイズを低減するためのモジュール手法  
代理人 実広 信哉  
代理人 阿部 達彦  
代理人 村山 靖彦  

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