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審決分類 審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1346350
審判番号 不服2017-11871  
総通号数 229 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-01-25 
種別 拒絶査定不服の審決 
審判請求日 2017-08-08 
確定日 2018-12-07 
事件の表示 特願2015-547420「不揮発性メモリを有する集積回路及び製造方法」拒絶査定不服審判事件〔平成26年 6月19日国際公開、WO2014/093126、平成28年 2月 8日国内公表、特表2016-503960、請求項の数(10)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年(2013年)12月5日(パリ優先権主張 外国庁受理2012年12月14日 米国,以下,左の日を「本願優先日」という。)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成28年12月27日 拒絶理由通知
平成29年 3月30日 意見書・手続補正
平成29年 4月27日 拒絶査定(以下,「原査定」という。)
平成29年 8月 8日 審判請求・手続補正
平成30年 6月21日 拒絶理由通知(以下,「当審拒絶理由」という。)
平成30年10月 3日 意見書・手続補正(以下,「当審補正」という。)

第2 原査定の概要
原査定の概要は次のとおりである。
本願請求項1-13に係る発明は,以下の引用文献A-Cに記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。
引用文献等一覧
引用文献A 米国特許出願公開第2012/0248523号明細書
引用文献B 特開2011-014920号公報
引用文献C 米国特許出願公開第2006/0118857号明細書

第3 当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。
1 本願請求項1-6,8,9に係る発明は,以下の引用文献1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
2 本願請求項1-10に係る発明は,以下の引用文献1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前に当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
引用文献等一覧
引用文献1 特開2010-205791号公報

第4 本願発明
本願の請求項1ないし10に係る発明(以下,それぞれ「本願発明1」ないし「本願発明10」という。)は,当審補正で補正された特許請求の範囲の請求項1ないし10に記載された事項により特定される次のとおりのものと認められる。
「【請求項1】
第1の領域に形成され,かつ,選択ゲート誘電体の上に配置された選択ゲートと,前記選択ゲートの側壁上に形成され,かつ,1つ以上の誘電層を有する電荷トラップ誘電体の上に配置されたメモリゲートと,を含むメモリセルと,
第2の領域に形成され,かつ,前記電荷トラップ誘電体とは異なる第1の論理ゲート誘電体の上に配置された第1の論理ゲートを含む第1のトランジスタと,
第3の領域に形成され,かつ,前記電荷トラップ誘電体とは異なる第2の論理ゲート誘電体の上に配置された第2の論理ゲートを含む第2のトランジスタと,
を備え,
前記メモリゲートは,前記第2の論理ゲートの厚さと実質的に同様の幅を有し, 前記選択ゲート誘電体,前記第1の論理ゲート誘電体,及び前記第2の論理ゲート誘電体は,それぞれ互いに異なる厚さを有し,
前記第2の論理ゲート誘電体の厚さは,前記選択ゲート誘電体の厚さよりも小さく,かつ,前記選択ゲート誘電体の厚さは,前記第1の論理ゲート誘電体の厚さよりも小さい,半導体デバイス。
【請求項2】
前記選択ゲート及び前記第1の論理ゲートが実質的に同じ厚さである,請求項1に記載の半導体デバイス。
【請求項3】
前記電荷トラップ誘電体は,前記メモリゲートと前記選択ゲートの前記側壁との間に配置されている,請求項1に記載の半導体デバイス。
【請求項4】
前記電荷トラップ誘電体が,2つの二酸化シリコン層の間に挟まれた窒化物層を含む,請求項3に記載の半導体デバイス。
【請求項5】
前記第2の論理ゲートが前記第1の論理ゲートよりも薄い,請求項1に記載の半導体デバイス。
【請求項6】
前記選択ゲート及び前記第1の論理ゲートが第1のゲート導体層を含む,請求項1に記載の半導体デバイス。
【請求項7】
前記第1のゲート導体層が単一のポリ(多結晶)層を含む,請求項6に記載の半導体デバイス。
【請求項8】
前記メモリゲート及び前記第2の論理ゲートが第2のゲート導体層を含む,請求項1に記載の半導体デバイス。
【請求項9】
前記第2のゲート導体層が単一のポリ(多結晶)層を含む,請求項8に記載の半導体デバイス。
【請求項10】
前記第1の領域は,メモリコア領域を備え,
前記第2の領域は,高電圧制御論理領域を備え,
前記第3の領域は,低電圧制御論理領域を備える,
請求項1に記載の半導体デバイス。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1
当審拒絶理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)
ア 「【技術分野】
【0001】
本発明は,半導体装置およびその製造技術に関し,特に,MONOS(Metal Oxide Nitride Oxide Semiconductor)型不揮発性メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
イ 「【0008】
しかしながら,MONOS型不揮発性メモリについては,以下に説明する種々の技術的課題が存在する。
【0009】
信頼性の高いMONOS型不揮発性メモリを実現するためには,メモリセルと同様に,メモリ周辺回路にも高い信頼性が要求される。例えばメモリ周辺回路には,外部から与えられる電源電圧よりも高い電圧を発生させる昇圧回路や発生させたその高い電圧をメモリセルに印加する回路が必要である。そのため,MONOS型不揮発性メモリセルの動作時には,メモリセルよりも高い耐圧性能を有する半導体素子がメモリ周辺回路に必要となる。
【0010】
そこで,本発明者は,相対的に低い電圧(例えば電源電圧と同じ電圧)で動作する低圧系MISFETと相対的に高い電圧(例えば電源電圧よりも高い電圧)で動作する高圧系MISFETとをメモリ周辺回路に形成することによって,所望する動作性能および耐圧性能を実現している。高圧系MISFETのゲート絶縁膜の厚さは低圧系MISFETのゲート絶縁膜の厚さよりも厚く形成されており,これにより,相対的に高い電圧が印加されても,高圧系MISFETは破壊されずに動作することができる。
【0011】
厚さが互いに異なる2種類のゲート絶縁膜を単結晶シリコンからなる半導体基板の表面に形成する従来の技術として,例えば以下の形成方法を挙げることができる。
【0012】
まず,半導体基板に1回目の熱酸化処理を施して半導体基板の表面に第1絶縁膜を形成し,その後レジスト膜をマスクとして低圧系MISFETの相対的に薄いゲート絶縁膜が形成される領域の上記第1絶縁膜を除去する。次いで上記レジスト膜を除去した後,半導体基板に洗浄処理を施し,さらに半導体基板に2回目の熱酸化処理を施すものである。すなわち,低圧系MISFETの相対的に薄いゲート絶縁膜は2回目の熱酸化処理で形成され,高圧系MISFETの相対的に厚いゲート絶縁膜は1回目および2回目の熱酸化処理で形成される。
【0013】
ところが,上記レジスト膜を除去した後に半導体基板に施される洗浄処理では,第1絶縁膜に異物が付着するまたは欠陥が生じることがある。2回目の熱酸化処理で高圧系MISFETの相対的に厚いゲート絶縁膜が形成される領域を再酸化させることによって,上記レジスト膜を除去した後の洗浄処理によって劣化したこの領域の第1絶縁膜を修復することができる。しかし,低圧系MISFETの相対的に薄いゲート絶縁膜が非常に薄い場合には,上記再酸化による絶縁膜の修復が不十分となり,高圧系MISFETの相対的に厚いゲート絶縁膜の耐圧が劣化してしまう。
【0014】
本発明の目的は,不揮発性メモリセルを有する半導体装置において,メモリ周辺回路の信頼性を向上させることのできる技術を提供することにある。」
ウ 「【0024】
また,以下の実施の形態においては,電界効果トランジスタを代表するMISFET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し,ｐチャネル型のMISFETをｐMIS,nチャネル型のMISFETをnMISと略す。(後略)」
エ 「【0058】
このように,本実施の形態1では,メモリ周辺回路領域の高圧系nMISおよび高圧系ｐMISのゲート絶縁膜14を絶縁膜11b,11ｔおよび電荷蓄積層CSLにより構成し,メモリ周辺回路領域の低圧系nMISおよび低圧系ｐMISのゲート絶縁膜8を,例えば酸化シリコン膜により構成する。メモリ周辺回路領域の高圧系nMISおよび高圧系ｐMISのゲート絶縁膜14の厚さは,例えば10?20nm程度(SiO_(2)換算膜厚)とすることができ,また,メモリ周辺回路領域の低圧系nMISおよび低圧系ｐMISのゲート絶縁膜8の厚さを1?5nmとすることができるので,所望する回路動作を得ることができる。また,高圧系nMISおよび高圧系ｐMISのゲート絶縁膜14は,半導体基板1の主面上に下層の絶縁膜11b,電荷蓄積層CSLおよび上層の絶縁膜11ｔを順次積層することにより形成され,続いて上層の絶縁膜11ｔ上に積層されたn型の導電膜12により高圧系nMISのゲート電極GHnまたは高圧系ｐMISのゲート電極GHｐが形成されている。従って,ゲート絶縁膜14上に直接レジストが塗布されることがなく,また,ゲート絶縁膜14がレジストを除去するための洗浄液に浸ることがないので,ゲート絶縁膜14に付着する異物が減少し,ゲート絶縁膜14に入る欠陥も減少する。これにより,高圧系nMISおよび高圧系ｐMISのゲート絶縁膜14の信頼性が向上する。」
オ 「【0094】
(実施の形態3)
前述した実施の形態1または実施の形態2では,メモリ周辺回路領域に形成される高圧系nMISまたは高圧系ｐMISにおいて,1種類の高圧系nMISまたは高圧系ｐMISを例示したが,実際の半導体装置では,動作電圧が互いに異なる2種類以上の高圧系nMISまたは高圧系ｐMISが用いられる場合がある。このような場合は,少なくともゲート絶縁膜の厚さが互いに異なる2種類の高圧系nMISまたは高圧系ｐMISが必要とされる。具体的には,同一の半導体基板に低圧系ｐMISと,低圧系ｐMISのゲート電極GLｐに印加される第1ゲート電圧よりも高い第2ゲート電圧がゲート電極に印加される第1高圧系ｐMISと,第1ゲート電圧と同じか,あるいは第1ゲート電圧よりも高く,かつ,第2ゲート電圧よりも低い第3ゲート電圧がゲート電極に印加される第2高圧系ｐMISとが形成される。そして,第2高圧系ｐMISのゲート絶縁膜の厚さは,低圧系ｐMISのゲート絶縁膜の厚さよりも厚く,第1高圧系ｐMISのゲート絶縁膜の厚さは第2高圧系ｐMISのゲート絶縁膜の厚さよりも厚く形成される。これは高圧系ｐMISのみでなく,高圧系nMISにおいても同様である。
【0095】
本実施の形態3では,ゲート絶縁膜の厚さが互いに異なる2種類の高圧系ｐMISを有する半導体装置の製造方法を図37?図45を用いて工程順に説明する。図37?図45は半導体装置の製造工程中におけるメモリ領域およびメモリ周辺回路領域(第1高圧系ｐMIS領域,第2高圧系ｐMIS領域および低圧系ｐMIS領域)の要部断面図である。ここでは,高圧系ｐMISの製造方法についてのみ説明するが,高圧系nMISの製造方法もほぼ同様である。
【0096】
まず,図37に示すように,前述した実施の形態1と同様にして,半導体基板1の主面に,素子分離部2およびこれに取り囲まれるように配置された活性領域等を形成し,さらに,n型の埋め込みウェルNISO,n型のウェルHNWおよびn型のウェルNWを形成する。続いて,選択用nMISのチャネル形成用のｐ型の半導体領域3,第1高圧系ｐMISのチャネル形成用のｐ型の半導体領域5,第2高圧系ｐMISのチャネル形成用のn型の半導体領域7nおよび低圧系ｐMISのチャネル形成用のn型の半導体領域7を形成する。
【0097】
次に,半導体基板1に対して酸化処理を施すことにより,半導体基板1の主面に,例えば酸化シリコンからなる絶縁膜28を形成する。
【0098】
次に,図38に示すように,第2高圧系ｐMIS領域上にレジストパターンRP7を形成した後,図39に示すように,レジストパターンRP7をマスクとして,そこから露出している絶縁膜28をエッチングする。
【0099】
次に,図40に示すように,レジストパターンRP7を除去し,半導体基板1に洗浄処理を施した後,半導体基板1に対して酸化処理を施すことにより,メモリ領域,第1高圧系ｐMIS領域および低圧系ｐMIS領域の半導体基板1の主面に,例えば酸化シリコンからなる第1膜厚(ｔ1,例えば厚さ1?5nm程度)のゲート絶縁膜29aを形成し,第2高圧系ｐMIS領域の半導体基板1の主面に,例えば酸化シリコンからなる第3膜厚(ｔ3,例えば6?9nm程度)を有するゲート絶縁膜29bを形成する。第3膜厚ｔ3は第1膜厚ｔ1よりも厚く(ｔ3＞ｔ1)形成される。続いて,半導体基板1の主面上に,例えば非晶質シリコンからなる導電膜9をCVD法により堆積する。
【0100】
次に,図41に示すように,メモリ領域の導電膜9にn型不純物をイオン注入法等によって導入することにより,n型の導電膜9nを形成し,第2高圧系ｐMIS領域および低圧系ｐMIS領域の導電膜9にｐ型不純物をイオン注入法等によって導入することにより,ｐ型の導電膜9ｐを形成する。
【0101】
次に,図42に示すように,レジストパターンをマスクとして,そこから露出しているメモリ領域のn型の導電膜9n,第2高圧系ｐMIS領域および低圧系ｐMIS領域のｐ型の導電膜9ｐをエッチングする。これにより,メモリ領域にn型の導電膜9nからなる選択用nMISの選択ゲート電極CGを形成し,第2高圧系ｐMIS領域にｐ型の導電膜9ｐからなる第2高圧系ｐMISのゲート電極GHｐ2を形成し,低圧系ｐMIS領域にｐ型の導電膜9ｐからなる低圧系ｐMISのゲート電極GLｐを形成する。活性領域における第2高圧系ｐMISのゲート電極GHｐ2のゲート長は,例えば200?400nm程度であり,低圧系ｐMISのゲート電極GLｐのゲート長は,例えば65?180nm程度である。
【0102】
次に,選択用nMISの選択ゲート電極CG,ならびにレジストパターンをマスクとして,メモリ領域の半導体基板1の主面にメモリ用nMISのチャネル形成用のn型の半導体領域10を形成する。
【0103】
次に,図43に示すように,半導体基板1の主面上に第2膜厚(ｔ2,例えばSiO_(2)換算膜厚で10?20nm程度)の絶縁膜11b,11ｔおよび電荷蓄積層CSLを形成する。第2膜厚ｔ2は第3膜厚ｔ3および第1膜厚ｔ1よりも厚く(ｔ2＞ｔ3＞ｔ1)形成される。続いて,半導体基板1の主面上にn型不純物が導入された低抵抗多結晶シリコンからなるn型の導電膜12を堆積する。このn型の導電膜12はCVD法により形成され,その厚さは,例えば65?100nm程度である。
【0104】
次に,図44に示すように,レジストパターンRP1をマスクとして,そこから露出しているn型の導電膜12をエッチングする。これにより,メモリ領域では,選択用nMISの選択ゲート電極CGの両側面に絶縁膜11b,11ｔおよび電荷蓄積層CSLを介してn型の導電膜12からなるサイドウォール13を形成する。また,メモリ周辺回路領域では,第2高圧系ｐMISのゲート電極GHｐ2の両側面に絶縁膜11b,11ｔおよび電荷蓄積層CSLを介してn型の導電膜12からなるサイドウォール13が形成され,低圧系ｐMISのゲート電極GLｐの両側面に絶縁膜11b,11ｔおよび電荷蓄積層CSLを介してn型の導電膜12からなるサイドウォール13が形成される。
【0105】
次に,図45に示すように,レジストパターンRP1を除去した後,レジストパターンRP2をマスクとして,そこから露出するサイドウォール13をエッチングする。これにより,メモリ領域では,選択用nMISの選択ゲート電極CGからなる積層膜の片側面のみにメモリ用nMISのメモリゲート電極MG(サイドウォール13)を形成する。メモリゲート電極MGのゲート長は,例えば65nm程度である。同時に,メモリ周辺回路領域のサイドウォール13を除去する。また,第1高圧系ｐMIS領域にn型の導電膜12からなる第1高圧系ｐMISのゲート電極GHｐ1を形成する。活性領域における第1高圧系ｐMISのゲート電極GHｐ1のゲート長は,例えば200?400nm程度である。
【0106】
次に,メモリ領域では,選択用nMISの選択ゲート電極CGとメモリ用nMISのメモリゲート電極MGとの間,および半導体基板1とメモリ用nMISのメモリゲート電極MGとの間の絶縁膜11b,11ｔおよび電荷蓄積層CSLを残して,メモリ周辺回路領域では,第1高圧系ｐMISのゲート電極GHｐ1と半導体基板1との間の絶縁膜11b,11ｔおよび電荷蓄積層CSLを残して,その他の領域の絶縁膜11b,11ｔおよび電荷蓄積層CSLを選択的にエッチングする。
【0107】
その後は,前述した実施の形態1において図8?図16を用いて説明した製造過程と同様にして,半導体装置は形成される。
【0108】
このように,本実施の形態3によれば,低圧系nMISまたは低圧系ｐMISのゲート絶縁膜よりも厚く,かつ,ゲート絶縁膜の厚さが互いに異なる2種類の高圧系nMISまたは高圧系ｐMISを形成することができる。例えば電源電圧が印加される高圧系nMISまたは高圧系ｐMISに,酸化シリコン膜からなる第3膜厚ｔ3のゲート絶縁膜(本実施の形態3ではゲート絶縁膜29b)を有する高圧系nMISまたは高圧系ｐMISを用いることにより,高速動作が可能となる。また,例えば電源電圧よりも高い電圧が印加される高圧系nMISまたは高圧系ｐMISには,絶縁膜11b,11ｔおよび電荷蓄積層CSLからなり,上記第3膜厚ｔ3よりも厚い第2膜厚ｔ2(ｔ2＞ｔ3)のゲート絶縁膜を有する高圧系nMISまたは高圧系ｐMISを用いることにより,高い信頼性を得ることができる。」
(2)引用発明
前記(1)より,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「メモリ領域に,第1膜厚のゲート絶縁膜29aを形成し,選択ゲート電極CGを形成し,選択ゲート電極CGの片側面に絶縁膜11b,11ｔおよび電荷蓄積層CSLを介してサイドウォールであるメモリゲート電極MGを形成し,
第2高圧系ｐMIS領域に,第3膜厚を有するゲート絶縁膜29bを形成し,第2高圧系ｐMISのゲート電極GHｐ2を形成し,
第1高圧系ｐMIS領域に,第1高圧系ｐMISのゲート電極GHｐ1を形成し,ゲート電極GHｐ1と半導体基板との間に絶縁膜11b,11ｔおよび電荷蓄積層CSLが残り,
第2膜厚の絶縁膜11b,11ｔおよび電荷蓄積層CSLを形成し,第2膜厚は第3膜厚よりも厚く,第3膜厚は第1膜厚より厚い,
半導体装置。」
2 引用文献Aについて
原査定の拒絶の理由に引用された引用文献Aには,図面とともに次の事項が記載されている。(翻訳文は当審で作成した。以下同じ。)
「[0001] 1. Field
[0002] This disclosure relates generally to integrated circuits, and more specifically, to a non-volatile memory and logic circuit process integration.」
(訳:[0001] 分野
[0002] 本開示は,一般的に集積回路に関し,より特定すれば,不揮発性メモリ及び論理回路プロセスの集積化に関する。)
「[0019] FIG. 9 illustrates wafer 100 after further processing is performed. For example, sidewall spacers 902 , 904 , 910 are formed on exposed sidewalls of the NVM bit cells 706 and the logic gate 802 . Nitride sidewall spacers 902 , 904 , 910 may be formed by first depositing a thin nitride layer. The thin nitride layer is anisotropically etched to form spacers 902 , 904 , 910 . Also, source regions 906 , 912 and drain regions 908 , 914 are formed in substrate 102 . In alternative embodiments, the source regions 906 , 912 and drain regions 908 , 914 can be reversed. Source regions 906 , 912 , drain regions 908 , 914 and polysilicon gate 106 are then silicided using conventional processing techniques.」
(訳:[0019] 図9は,さらなる処理がされた後のウエハ100を図示する。例えば,サイドウォールスペーサ902,904,910は,NVMビットセル706及び論理ゲート802の露出されたサイドウォール上に形成される。窒化物サイドウォールスペーサ902,904,910が,まず薄い窒化物層を堆積することで形成されうる。この薄い窒化物層は異方性エッチングされ,スペーサ902,904,910を形成する。また,ソース領域906,912及びドレイン領域908,914が基板102に形成される。他の実施例では,ソース領域906,912及びドレイン領域908,914は逆にされうる。ソース領域906,912,ドレイン領域908,914及びポリシリコンゲート106は,その後,既存の処理技術を用いてシリサイド化される。)
3 引用文献Bの記載
原査定の拒絶の理由に引用された引用文献Bには,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,不揮発性半導体記憶装置およびその製造方法に関し,特に,書き込み,消去特性に優れた不揮発性半導体記憶装置を実現する方法に関するものである。」
「【0043】
次に,図9に示されるように,半導体基板1の全面上に,リンなどをドーピングした多結晶シリコン膜16をCVD法などを用いて堆積する。多結晶シリコン膜16の堆積膜厚は例えば100nm程度である。それから,図10に示されるように,堆積膜厚(100nm程度)分だけ多結晶シリコン膜16をエッチング(ドライエッチング,異方性エッチング,エッチバック)することにより,選択ゲート(となるべき多結晶シリコン膜7,多結晶シリコン膜12および酸化シリコン膜13の積層構造)側面にメモリゲート(ゲート電極)となるべき多結晶シリコンスペーサ(メモリゲート,ゲート電極)17aを形成する。すなわち,ゲート電極の側壁上に絶縁膜のサイドウォール(側壁スペーサ)を形成するのと同様の手法を用いて,多結晶シリコンスペーサ17aを形成することができる。これにより,多結晶シリコン膜7,多結晶シリコン膜12および酸化シリコン膜13の積層構造の側壁上に積層膜15を介して多結晶シリコン膜16が残存し,他の領域の多結晶シリコン膜16が除去されて,残存した多結晶シリコン膜16からなる多結晶シリコンスペーサ17aが形成される。また,多結晶シリコンスペーサ17aの加工時に,図示していないが,フォトリソグラフィ法により引き出し部のパターニングを行う。すなわち,後でメモリゲートに接続するコンタクトホールの形成予定領域では多結晶シリコン膜16をエッチングせずに残存させておく。」
4 引用文献Cの記載
原査定の拒絶の理由に引用された引用文献Cには,図面とともに次の事項が記載されている。
「FIELD OF THE INVENTION
[0002] The present invention relates to a non-volatile memory device and a method for fabricating the same; and, more particularly, to a non-volatile memory device and a method for fabricating the same, wherein spacers for use in control gates can be easily formed through an etch-back process and a shadow event does not occur during an ion implantation process. 」
(訳:発明の分野
[0002] 本発明は,不揮発性メモリデバイス及びその製造のための方法に関し,さらに特定すると,不揮発性メモリ及びその製造のための方法であって,制御ゲートで用いられるスペーサを,エッチバック処理により簡単に形成し,イオン注入処理において,シャドウ現象が起こらないものである。)
「[0053] Referring to FIG. 6D , the conductive layer 140 is etched using the photoresist pattern 152 as an etch mask. The etching amount of the conductive layer 140 is determined based on the addition of the thickness of the conductive layer 140 and a delta amount taking account of potential variations in related processes. 」
(訳:[0053] 図6Dを参照して,導電層140は,エッチングマスクとしてのフォトレジストパターン152を用いてエッチングされる。導電層140のエッチング量は,導電層140の厚さと関連する処理の潜在的変化を考慮したデルタ量の和に基づいて決定される。)

第6 対比及び判断
1 本願発明1について
(1)本願発明1と引用発明との対比
ア 引用発明の「メモリ領域」,「ゲート絶縁膜29a」,「選択ゲート電極CG」,「絶縁膜11b,11ｔおよび電荷蓄積層CSL」及び「メモリゲート電極MG」は,それぞれ本願発明1の「第1の領域」,「選択ゲート誘電体」,「選択ゲート」,「1つ以上の誘電層を有する電荷トラップ誘電体」及び「メモリゲート」に相当するから,引用発明の「メモリ領域に,第1膜厚のゲート絶縁膜29aを形成し,選択ゲート電極CGを形成し,選択ゲート電極CGの片側面に絶縁膜11b,11ｔおよび電荷蓄積層CSLを介してサイドウォールであるメモリゲート電極MGを形成し」たものは,本願発明1の「第1の領域に形成され,かつ,選択ゲート誘電体の上に配置された選択ゲートと,前記選択ゲートの側壁上に形成され,かつ,1つ以上の誘電層を有する電荷トラップ誘電体の上に配置されたメモリゲートと,を含むメモリセル」に相当する。
イ 引用発明の「第2高圧系ｐMIS領域」は,本願発明1の「第2の領域」に相当し,かつ「メモリ周辺回路領域」である(前記第5の1(1)オ【0094】)から「論理回路」を含むものであり,すると,引用発明の「ゲート絶縁膜29b」及び「ゲート電極GHｐ2」は,それぞれ,本願発明1の「前記電荷トラップ誘電体とは異なる第1の論理ゲート誘電体」及び「第1の論理ゲート」に相当する。すると,引用発明の「第2高圧系ｐMIS領域に,第3膜厚を有するゲート絶縁膜29bを形成し,第2高圧系ｐMISのゲート電極GHｐ2を形成し」たものは,本願発明1の「第2の領域に形成され,かつ,前記電荷トラップ誘電体とは異なる第1の論理ゲート誘電体の上に配置された第1の論理ゲートを含む第1のトランジスタ」に相当する。
ウ 引用発明の「第1高圧系ｐMIS領域」及び「ゲート電極GHｐ1」は,それぞれ本願発明1の「第3の領域」及び「第2の論理ゲート」に相当する。引用発明の「ゲート電極GHｐ1と半導体基板との間」に残った「絶縁膜11b,11ｔおよび電荷蓄積層CSL」と本願発明1の「前記電荷トラップ誘電体とは異なる第2の論理ゲート誘電体」とは,「第2の論理ゲート誘電体」である点で共通する。すると,引用発明の「第1高圧系ｐMIS領域に,第1高圧系ｐMISのゲート電極GHｐ1を形成し,ゲート電極GHｐ1と半導体基板との間に絶縁膜11b,11ｔおよび電荷蓄積層CSLが残」ったものと本願発明1の「第3の領域に形成され,かつ,前記電荷トラップ誘電体とは異なる第2の論理ゲート誘電体の上に配置された第2の論理ゲートを含む第2のトランジスタ」とは,「第3の領域に形成され,かつ,第2の論理ゲート誘電体の上に配置された第2の論理ゲートを含む第2のトランジスタ」である点で共通する。
エ 引用発明において,「メモリゲート電極MG(サイドウォール13)」は「n型の導電膜12をエッチング」して残った部分であり(前記第5の1(1)オ【0104】,【0105】),「ゲート電極GHｐ1」も「n型の導電膜12から」エッチングして残った部分(同【0105】)であるから,「メモリゲートMG」の幅は「ゲート電極GHｐ1」の厚さと実質的に同様と認められ,これは,本願発明1の「前記メモリゲートは,前記第2の論理ゲートの厚さと実質的に同様の幅を有し」に相当する。
また,引用発明において,「第2膜厚は第3膜厚よりも厚く,第3膜厚は第1膜厚より厚い」から,これは本願発明1の「前記選択ゲート誘電体,前記第1の論理ゲート誘電体,及び前記第2の論理ゲート誘電体は,それぞれ互いに異なる厚さを有し」に相当する。
オ すると,本願発明1と引用発明とは,下記カの点で一致し,下記キの点で相違する。
カ 一致点
「第1の領域に形成され,かつ,選択ゲート誘電体の上に配置された選択ゲートと,前記選択ゲートの側壁上に形成され,かつ,1つ以上の誘電層を有する電荷トラップ誘電体の上に配置されたメモリゲートと,を含むメモリセルと,
第2の領域に形成され,かつ,前記電荷トラップ誘電体とは異なる第1の論理ゲート誘電体の上に配置された第1の論理ゲートを含む第1のトランジスタと,
第3の領域に形成され,かつ,第2の論理ゲート誘電体の上に配置された第2の論理ゲートを含む第2のトランジスタと,
を備え,
前記メモリゲートは,前記第2の論理ゲートの厚さと実質的に同様の幅を有し, 前記選択ゲート誘電体,前記第1の論理ゲート誘電体,及び前記第2の論理ゲート誘電体は,それぞれ互いに異なる厚さを有する,
半導体デバイス。」
キ 相違点
(ア)相違点1
本願発明1では,「第2の論理ゲート誘電体」は「前記電荷トラップ誘電体とは異なる」のに対し,引用発明では,「ゲート電極GHｐ1と半導体基板との間に絶縁膜11b,11ｔおよび電荷蓄積層CSLが残り」,その「ゲート誘電体」は「電荷トラップ誘電体」である点。
(イ)相違点2
本願発明1では,「前記第2の論理ゲート誘電体の厚さは,前記選択ゲート誘電体の厚さよりも小さく,かつ,前記選択ゲート誘電体の厚さは,前記第1の論理ゲート誘電体の厚さよりも小さい」のに対し,引用発明では,「絶縁膜11b,11ｔおよび電荷蓄積層CSL」の「第2膜厚」は,「ゲート絶縁膜29a」の「第1膜厚」よりも大きく,「ゲート絶縁膜29a」の「第1膜厚」は,「ゲート絶縁膜29b」の「第3膜厚」よりも小さい点。
(2)判断
相違点1について検討する。
引用発明の目的は「不揮発性メモリセルを有する半導体装置において,メモリ周辺回路の信頼性を向上させること」であり,具体的には「ゲート絶縁膜に異物が付着するまたは欠陥が生じる」ことで「厚いゲート絶縁膜の耐圧が劣化してしまう」ことに対処するものである(前記第5の1(1)イ)。このため「高圧系」の「ゲート絶縁膜14は,半導体基板1の主面上に下層の絶縁膜11b,電荷蓄積層CSLおよび上層の絶縁膜11ｔを順次積層することにより形成され,続いて上層の絶縁膜11ｔ上に積層されたn型の導電膜12により高圧系」の「ゲート電極」を形成するもの(同エ)である。
引用発明において「n型の導電膜12からなるゲート電極GHｐ1」(前記第5の1(1)オ【0105】)との間にある「絶縁膜11b,11ｔおよび電荷蓄積層CSL」をそれとは異なる「ゲート誘電体」に換えようとすれば,「ゲート絶縁膜14は,半導体基板1の主面上に下層の絶縁膜11b,電荷蓄積層CSLおよび上層の絶縁膜11ｔを順次積層することにより形成され,続いて上層の絶縁膜11ｔ上に積層されたn型の導電膜12」の形成工程では作製できず,形成過程で「ゲート絶縁膜14」が露出し劣化してしまうことになるから,そのような改変は引用発明の目的に反することとなり,阻害要因があるといえる。
(3)まとめ
したがって,相違点2について検討するまでもなく,本願発明1は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。また,本願発明1は,引用文献1に記載された発明ではない。
2 本願発明2ないし10について
本願発明2ないし10は,本願発明1を引用するものであり,本願発明1の発明特定事項をすべて備え,さらに他の発明特定事項を付加したものに相当するから,前記1と同様の理由により,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。また,本願発明2ないし10は,引用文献1に記載された発明ではない。

第7 原査定についての判断
当審補正により補正された請求項1-10は,いずれも「第3の領域に形成され,かつ,前記電荷トラップ誘電体とは異なる第2の論理ゲート誘電体の上に配置された第2の論理ゲートを含む第2のトランジスタ」及び「前記第2の論理ゲート誘電体の厚さは,前記選択ゲート誘電体の厚さよりも小さく,かつ,前記選択ゲート誘電体の厚さは,前記第1の論理ゲート誘電体の厚さよりも小さい」という発明特定事項を有するものとなっており,この発明特定事項は引用文献AないしCには記載も示唆もされていないから,本願発明1-10は,引用文献AないしCに記載された発明に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-11-27 
出願番号 特願2015-547420(P2015-547420)
審決分類 P 1 8・ 113- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 宮本 博司、小山 満  
特許庁審判長 加藤 浩一
特許庁審判官 河合 俊英
深沢 正志
発明の名称 不揮発性メモリを有する集積回路及び製造方法  
代理人 大貫 敏史  
代理人 内藤 和彦  
代理人 江口 昭彦  
代理人 稲葉 良幸  

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