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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 G01R
審判 査定不服 2項進歩性 特許、登録しない。 G01R
管理番号 1347600
審判番号 不服2017-17413  
総通号数 230 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-02-22 
種別 拒絶査定不服の審決 
審判請求日 2017-11-24 
確定日 2019-01-04 
事件の表示 特願2015-503227「エッジトリガ較正」拒絶査定不服審判事件〔平成25年10月 3日国際公開、WO2013/148085、平成27年 5月18日国内公表、特表2015-514211〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2013年3月5日(パリ条約による優先権主張 2012年3月28日(以下、「優先日」という。) 米国、2012年4月18日 米国)を国際出願日とする出願であって、平成29年1月19日付けの拒絶理由通知に対して平成29年4月21日付けで手続補正がなされたが、平成29年7月20日付けで拒絶査定がなされ(謄本送達日 平成29年7月26日)、これに対し、平成29年11月24日に拒絶査定不服審判が請求されたものである。

第2 本願発明
本願の請求項1ないし18に係る発明は、平成29年4月21日付け手続補正書により補正された特許請求の範囲の請求項1ないし18に記載された事項により特定されるとおりのものであるところ、その請求項1に係る発明(以下、「本願発明」という。)は、次のとおりのものである。

「【請求項1】
少なくとも1つの回路経路に沿って遅延を決定するための装置であって、
前記少なくとも1つの回路経路を含有するループを形成する回路であって、
エッジトリガ素子と、
前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、
前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、回路を備える、装置。」

第3 原査定の拒絶の理由

原査定の拒絶の理由2は、本願発明は、その優先日前に日本国内又は外国において、頒布された刊行物である下記の引用文献1又は2に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない、
原査定の拒絶の理由3は、本願発明は、その優先日前に日本国内又は外国において、頒布された刊行物である下記の引用文献1又は2に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。

引用文献1.特開昭62-147371号公報
引用文献2.特開2007-243964号公報
引用文献3.特開2002-260396号公報
引用文献4.特開平02-198375号公報

第4 引用文献の記載及び引用発明
1 引用文献1には、図面とともに以下の事項が記載されている。
a 「この発明はゲート論理回路などの被測定デバイスに入力パルスを与えた時に、出力パルスのパルス幅が入力パルス幅に対し変化する場合におけるその出力パルス幅を測定するパルス幅測定器に関する。」(第1頁右下欄第2-6行)

b 「この発明によればエッジトリガ単安定マルチバイブレータの出力パルスが被測定デバイスへ供給され、その被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成する。その立上りと同期したパルスによる発振周期と、立下りと同期したパルスによる発振周期とを周期測定器で測定し、その各測定値の差を演算して測定パルス幅を得る。」(第2頁左上欄第7-17行)

c 「第2図はこの発明の実施例を示す。端子21から起動パルスをオア回路22を通じて単安定マルチバイブレータ15へ供給するように構成される。この単安定マルチバイブレータ15の出力は被測定デバイス13へ供給される。この例では被測定デバイス13を通じる発振ループとこれを通じない発振ループとを切替え構成できるようにした場合で、データセレクタ23により被測定デバイス13の出力と単安定マルチバイブレータ15の出力との一方を選択して出力するようにされる。そのデータセレクタ23に対する制御信号は端子24よりデータセレクタ23に与える。
データセレクタ23の出力は立上り立下り選択回路25へ供給される。立上り立下り選択回路25内においてその入力パルスはパルス幅拡大回路26によりパルス幅が拡大される場合である。つまりデータセレクタ23の出力はオア回路27へ直接供給されると共に遅延回路28を通じてオア回路27へ供給される。遅延回路28はその入力パルス幅よりは短かい遅延量をもつ、従ってオア回路27の出力は遅延回路28の遅延量だけパルス幅が拡大されたものとなる。
オア回路27の出力とその反転出力とはアンド回路31,32へそれぞれ供給される。端子17の選択信号が直接アンド回路31へ供給されると共に反転回路33を通じてアンド回路32へ供給される。アンド回路31の出力は、遅延回路28の遅延量と等しい遅延量の遅延回路34を通じてオア回路35へ供給され、アンド回路32の出力は直接オア回路35へ供給される。
オア回路35の出力、つまり立上がり立下り選択回路25の出力はゲート36を通じてオア回路22へ供給される。ゲート36には端子37を通じて発振ループ遮断信号が供給される。立上り立下り選択回路25の出力は周期測定器18へも供給される。」(第2頁左下欄第6行-第3頁左上欄第1行)

d 「また端子17の選択信号を高レベルにしておくと、被測定デバイス13の出力パルスの立上りと同期したパルスで発振が発生する。すなわち端子21からの第4図Aに示す起動パルスにより単安定マルチバイブレータ15がトリガされ、その出力に第4図Bに示すパルスが得られ、これが被測定デバイス13に入力され、その出力パルスは例えば第4図Cに示すようになる。データセレクタ23は被測定デバイス13の出力パルスを選択するように端子24に制御信号が与えられているものとする。従って被測定デバイス13の出力パルスがパルス幅拡大回路26へ供給され、その出力に第4図Dに示すようにパルス幅が大とされたパルスが得られ、その出力はアンド回路31を通じ、更に遅延回路34を通じて第4図Eに示す遅延パルスとなり、これはオア回路35を通じ第4図Fに示すパルスとしてゲート36へ供給され、これよりオア回路22を通じて単安定マルチバイブレータ15がトリガされる。従って再び同様のことが繰返され、パルス発振状態となる。これは被測定デバイス13の出力パルスの立上りと同期したパルスの発振であり、この発振周期T1が周期測定器18で測定される。
次に端子17の選択信号を低レベルにし、端子21に第5図Aに示すように起動パルスを与えると、同様にして単安定マルチバイブレータ15から第5図Bに示す出力が得られ、被測定デバイス13の出力パルスは第5図Cに示すようになり、この出力パルスはデータセレクタ23を通じてパルス幅拡大回路26へ供給され、その反転出力は第5図Gに示すようになり、この反転出力はアンド回路32を通じ第5図Hに示すようなパルスとなり、更にオア回路35を通じて第5図Iに示すパルスとなってゲート36へ帰還される。従って被測定デバイス13の立下りと同期したパルスの発振状態となり、その発振周期T2が周波数測定器18で測定される。」(第3頁左上欄第17行-左下欄13行)

e 「更に端子17を高レベルにした状態でデータセレクタ23から被測定デバイス13の出力パルスを選択した場合と、単安定マルチバイブレータ15の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス13の立上りの遅延量τ1(第4図)を測定することができる。
同様に端子17を低レベル状態とし、データセレクタ23から被測定デバイス13の出力パルスを選択した場合及び単安定マルチバイブレータ15の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス13の立下りの遅延量τ7(第4図)を測定することができる。」(第3頁右下欄第17行-第4頁左上欄第10行)

f 第2図


g 第4図


h 第5図


上記引用文献1に記載された事項及び図面の記載を総合すると、引用文献1には、次の発明(以下、「引用発明1」という。)が記載されている(括弧内は、認定に用いた引用文献1の記載箇所である。)。

「エッジトリガ単安定マルチバイブレータの出力パルスが被測定デバイスへ供給され、その被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成するパルス幅測定器であって(上記a、b)、
単安定マルチバイブレータ15の出力は被測定デバイス13へ供給され、データセレクタ23により被測定デバイス13の出力と単安定マルチバイブレータ15の出力との一方を選択して出力するようにして、被測定デバイス13を通じる発振ループとこれを通じない発振ループとを切替え構成できるようにしたものであり、
データセレクタ23の出力は立上り立下り選択回路25へ供給され、
立上り立下り選択回路25内において、
データセレクタ23の出力はオア回路27へ直接供給されると共に遅延回路28を通じてオア回路27へ供給され、
オア回路27の出力とその反転出力とはアンド回路31,32へそれぞれ供給され、端子17の選択信号が直接アンド回路31へ供給されると共に反転回路33を通じてアンド回路32へ供給され、アンド回路31の出力は、遅延回路34を通じてオア回路35へ供給され、アンド回路32の出力は直接オア回路35へ供給され、
オア回路35の出力、つまり立上がり立下り選択回路25の出力は、オア回路22へ供給され、オア回路22を通じて単安定マルチバイブレータ15へ供給するように構成され、
立上り立下り選択回路25の出力は周期測定器18へも供給され(上記c)、
端子17の選択信号を高レベルにしておくと、被測定デバイス13の出力パルスの立上りと同期したパルスで発振が発生し、この発振周期T1が周期測定器18で測定され、
端子17の選択信号を低レベルにすると、被測定デバイス13の立下りと同期したパルスの発振状態となり、その発振周期T2が周波数測定器18で測定され(上記d)、
更に、端子17を高レベルにした状態でデータセレクタ23から被測定デバイス13の出力パルスを選択した場合と、単安定マルチバイブレータ15の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス13の立上りの遅延量τ1を測定することができ、
端子17を低レベル状態とし、データセレクタ23から被測定デバイス13の出力パルスを選択した場合及び単安定マルチバイブレータ15の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス13の立下りの遅延量τ7を測定することができる(上記e)、
パルス幅測定器。」

2 引用文献2には、図面とともに次の事項が記載されている。
「【0105】
〈第3実施形態〉
次に、第3実施形態において、半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する本発明に係るパルス発生回路、及び、本発明に係るパルス発生回路を内蔵した半導体集積回路について説明する。パルス信号は、連続して発生する2つのパルスの立ち上がりエッジによって、ラウンチ動作とキャプチャー動作が順番に起動されるラウン・キャプチャークロックとして利用される。本発明に係るパルス発生回路は、ラウンチ・キャプチャークロックのラウンチ動作パルスとキャプチャー動作パルスの各立ち上がりエッジ間の時間差を調整するとともに、第1または第2実施形態において説明した正帰還によるリング発振回路を応用して、調整した時間差を正確に測定可能な制御回路を備えた構成となっている。
【0106】
図18に、本発明に係るパルス発生回路50の回路構成、及び、本発明に係る半導体集積回路61の概略構成を示すブロック図である。図18に示すように、本発明に係るパルス発生回路50は、2つの可変遅延回路51,52からなる遅延回路部と、単安定マルチバイブレータ53と、固定遅延回路54と、制御回路55と、パルス生成回路56と、3つの信号選択回路57,58,59と、発振周波数測定回路60と、を備えて構成される。また、本発明に係る半導体集積回路61は、本発明に係るパルス発生回路50によるスキャンパス法によるディレイテストの対象となる被テスト回路62を含む構成となっており、パルス発生回路50と被テスト回路62以外の回路部(例えば、メモリ回路や非同期回路等)を含んでいても構わない。」

「【0109】
制御回路55は、遅延時間調整モードにおいて、可変遅延回路51,52に対して遅延時間調整用の制御信号CD1,CD2を出力して各遅延信号CLK1,CLK2の遅延時間を変更するとともに、各遅延信号CLK1,CLK2の遅延時間測定のために、2つの信号選択回路57,58の信号選択を、信号選択信号S4,S5を用いて制御して、単安定マルチバイブレータ53と固定遅延回路54を経由する3つの正帰還ループを個別に形成する。具体的には、遅延時間測定時において、信号選択信号S4により信号選択回路57の信号選択を固定遅延回路54の出力側に切り替える。また、信号選択信号S5によって、3つの正帰還ループの形成を切り替える。つまり、信号選択回路58が可変遅延回路52から出力される第2遅延信号CLK2を選択して形成される第1の正帰還ループと、信号選択回路58が信号選択回路57の出力信号CLK0を選択して形成される第2の正帰還ループと、信号選択回路58が可変遅延回路51から出力される第1遅延信号CLK1を選択して形成される第3の正帰還ループの3つの正帰還ループが個別に形成可能な構成となっている。尚、固定遅延回路54は、各正帰還ループにおける単安定マルチバイブレータ53を使用したリング発振動作において、リング発振周波数を調整するために挿入されている。
【0110】
また、制御回路55は、遅延時間調整モードにおいて各正帰還ループを形成すると、単安定マルチバイブレータ53を起動する信号RST#を出力して、単安定マルチバイブレータ53に1回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせる。尚、各正帰還ループにおける単安定マルチバイブレータ53を使用したリング発振動作については、第1実施形態において既に説明してあるので、重複する説明は省略する。更に、制御回路55は、単安定マルチバイブレータ53を起動すると、発振周波数測定回路60を活性化して正帰還ループのリング発振周波数を測定し、その測定結果を記憶し、その測定結果に基づいて、各遅延信号CLK1,CLK2の遅延時間を算出する。」

「【0119】
遅延時間調整モードは、2つの可変遅延回路51,52の遅延時間を調整するためのモードである。本実施形態では、上述の3つの正帰還ループの内の第1の正帰還ループと第2の正帰還ループを用いて、時間差Δtの調整を行う。図22に、図18のパルス発生回路50の中の遅延時間調整モードで動作する調整動作回路部分を抽出して示す。また、図23に、図22の調整動作回路部分の中の2つの可変遅延回路51,52を含まない第2の正帰還ループ形成時に動作する第2調整動作回路部分を示す。また、図24に、図22の調整動作回路部分の中の2つの可変遅延回路51,52を含む第1の正帰還ループ形成時に動作する第1調整動作回路部分を抽出して示す。尚、信号選択回路57は、固定遅延回路54の出力側を選択した状態で固定されるので、図22?図24には含まれていない。また、信号選択回路58は、第1及び第2の各正帰還ループ形成時には、対応する帰還信号を選択した状態に固定されるので、図23及び図24には含まれていない。」

「【0122】
ここで、本発明に係るパルス発生回路50の特徴を整理しておく。第1の特徴個所は、遅延時間調整モードで使用する正帰還ループに単安定マルチバイブレータ53が使用されている点である。これにより、可変遅延回路51,52の立ち上がりエッジ伝播特性と立下りエッジ伝播特性が異なっていても、それが測定誤差にならない回路となっている。パルス発生回路50が発生するパルス信号CLK3は、ディレイテスト時に立ち上がりエッジ間隔のみが重要であることから、単安定マルチバイブレータ53が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成であるため、可変遅延回路51,52の立ち上がりエッジ伝播特性だけを正確に測定可能な構成となっている。」

「【0124】
第3の特徴個所は、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定する点である。本発明に係るパルス発生回路50では、入力クロック信号CLKinの立ち上がりエッジとその立ち上がりエッジを可変遅延回路51,52により遅延させた第2遅延信号CLK2の立ち上がりエッジのみを使用して、ディレイテストに必要となるタイミング(ラウンチ・キャプチャークロックの立ち上がりエッジ間隔)を規定する回路構成を採用している。・・・」

「【0125】
第4の特徴個所は、少なくとも2つの正帰還ループ(本実施形態では、第1及び第2の正帰還ループ)による異なる発振周波数のリング発振回路を有することである。この2つのリング発振回路の相違部分が、ラウンチ動作パルスP1の立ち上がりエッジとキャプチャー動作パルスP2の立ち上がりエッジ間の時間差Δtの調整に利用する可変遅延回路51,52となるように回路構成する。これにより、この2つの可変遅延回路51,52の総遅延時間を2つのリング発振回路の発振周期T1及びT2の差から算出することができる。この方法を採用することによって、回路全体の中で特定の2点間(本実施形態では、可変遅延回路51,52の入力端子から出力端子まで)の伝播時間を正確に求めることができる。」

図18


図24


(1)引用発明2
上記引用文献2に記載された事項及び図面の記載を総合すると、引用文献2には、次の発明(以下、「引用発明2」という。)が記載されている(括弧内は、認定に用いた引用文献2の記載箇所である。)。
「半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、2つの可変遅延回路51,52からなる遅延回路部と、単安定マルチバイブレータ53と、固定遅延回路54と、制御回路55と、パルス生成回路56と、3つの信号選択回路57,58,59と、発振周波数測定回路60と、を備えて構成されるパルス発生回路50において(【0105】、【0106】)、
遅延時間調整モードにおいて、遅延信号CLK2の遅延時間測定のために、単安定マルチバイブレータ53と2つの可変遅延回路51,52を含み、可変遅延回路52から出力される第2遅延信号CLK2を選択して形成される第1の正帰還ループを形成し(【0109】、【0119】)、
単安定マルチバイブレータ53に1回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせ、発振周波数測定回路60を活性化して正帰還ループのリング発振周波数を測定し、その測定結果に基づいて、可変遅延回路51,52により遅延させた遅延信号CLK2の遅延時間を算出し、可変遅延回路51,52の入力端子から出力端子までの伝播時間を正確に求めることができ(【0110】、【0124】、【0125】)、
単安定マルチバイブレータ53が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成である(【0122】)、
パルス発生回路50。」

(2)引用文献2に記載された技術
上記記載より、引用文献2には、
半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、2つの可変遅延回路51,52からなる遅延回路部と、単安定マルチバイブレータ53と、固定遅延回路54と、制御回路55と、パルス生成回路56と、3つの信号選択回路57,58,59と、発振周波数測定回路60と、を備えて構成されるパルス発生回路50において(【0105】、【0106】)、
遅延時間調整モードにおいて、遅延信号CLK2の遅延時間測定のために、単安定マルチバイブレータ53と2つの可変遅延回路51,52を含み、可変遅延回路52から出力される第2遅延信号CLK2を選択して形成される第1の正帰還ループを形成し(【0109】、【0119】)、
単安定マルチバイブレータ53に1回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせ、発振周波数測定回路60を活性化して正帰還ループのリング発振周波数を測定し、その測定結果に基づいて、可変遅延回路51,52により遅延させた遅延信号CLK2の遅延時間を算出し、可変遅延回路51,52の入力端子から出力端子までの伝播時間を正確に求めることができること(【0110】、【0124】、【0125】)、が記載されている(括弧内は、認定に用いた引用文献2の記載箇所である。)。
即ち、引用文献2には、「半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、2つの可変遅延回路51,52からなる遅延回路部を備えて構成されるパルス発生回路50において、可変遅延回路51,52を含む正帰還ループを形成し、正帰還ループのリング発振周波数を測定し、可変遅延回路51,52の遅延時間を算出する技術。」が記載されている。

3 引用文献4には、図面とともに次の事項が記載されている。
「この出願の第1発明による特徴とする構成は基準信号分配器40の各分配路に可変遅延回路42A,42B,42C・・・42Iを設けると共に、各ピンエレクトロニクスカード20A,20B,20C・・・20Iに入力される基準信号を選択的に取り出す切替スイッチ50と、この切替スイッチ50によって取り出した基準信号を分配器40の入力側に帰還させる帰還路51を設けた点である。
帰還路51は試験装置15の内部に設けた例えばオア回路15Aの一方の入力端子に接続される。オア回路15Aの他方の入力端子には基準信号発生器15Bから基準信号RSを与える。オア回路15Aの出力は分配器40に与えられる。
基準信号供給路を校正する校正モードではモード切替スイッチ24はオフに設定され、切替スイッチ50によってピンエレクトロニクスカード20A,20B,20C・・・20Iの何れか一つの入力端子A,B,C・・・Iを選択する。選択されたピンエレクトロニクスカード20A,20B,20C・・・20Iの入力端子A,B,C・・・Iは帰還回路51を通じてオア回路15Aの一方の入力端子に接続され、閉ループを構成する。
この閉ループに基準信号発生器15Bからループ内の遅延時間より短いパルス幅のパルスを1個与えることにより、このパルスはループ内の遅延時間を経過した時点でオア回路15Aに帰還され、再び分配器40に与えられる。よって、ループ内の遅延時間TKの周期でパルスが巡環し、閉ループ発振回路が構成される。
この閉ループ発振回路が発振するパルスの周期TKを測定することによってこの閉ループの遅延時間を測定することができる。15Cはこの周期(または周波数でもよい)測定器を示し、この周期測定器15Cによってパルスの周期TKを測定する。このパルスの周期測定器15Cは必ずしも試験装置15に内蔵する必要はなく、必要に応じて外部に接続するようにしてもよい。
このように閉ループを構成し、この閉ループにパルスを1個入力すると、このパルスは閉ループ内を巡環し、その巡環するパルスの周期TKを測定することによって閉ループ内の遅延時間を測定することができる。
よって、切替スイッチ50を順次切り替え、各ピンエレクトロニクスカード20A?20Iごとに閉ループを構成し、この各閉ループの発振周期を測定することにより各閉ループに含まれる基準信号分配路の遅延量を測定することができる。」(第4頁左上欄第16行-右下欄第2行)

第1図


第1図から、IC試験装置15と各ピンエレクトロニクスカード20との間に、基準信号分配器40を設けること、基準信号分配器40を含む閉ループを構成することが見て取れる。

上記記載より引用文献4には、次の技術が記載されている。
「IC試験装置15と各ピンエレクトロニクスカード20との間に、基準信号分配器40を設け、基準信号分配器40の各分配路に可変遅延回路42を設けたものにおいて、基準信号分配器40を含む閉ループを構成し、閉ループ発振回路が発振するパルスの周期TKを測定することによって、基準信号分配路の遅延量を測定する技術。」

第5 対比・判断
1 引用発明1を主たる発明とした場合
(1)対比
本願発明と引用発明1とを対比する。
ア 引用発明1は「被測定デバイス13の立上りの遅延量τ1を測定することができ」、「被測定デバイス13の立下りの遅延量τ7を測定することができる」ので、「被測定デバイス13」の「遅延量」を決定しているといえ、
引用発明1の「端子17を高レベルにした状態でデータセレクタ23から被測定デバイス13の出力パルスを選択した場合と、単安定マルチバイブレータ15の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス13の立上りの遅延量τ1を測定することができ、端子17を低レベル状態とし、データセレクタ23から被測定デバイス13の出力パルスを選択した場合及び単安定マルチバイブレータ15の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス13の立下りの遅延量τ7を測定することができる、パルス幅測定器」と、本願発明1の「少なくとも1つの回路経路に沿って遅延を決定するための装置」とは、「少なくとも1つの測定対象の遅延を決定するための装置」である点で共通する。

イ 引用発明1は「単安定マルチバイブレータ15の出力は被測定デバイス13へ供給され、データセレクタ23により被測定デバイス13の出力と単安定マルチバイブレータ15の出力との一方を選択して出力するようにして、被測定デバイス13を通じる発振ループとこれを通じない発振ループとを切替え構成できるようにしたものであ」るので、「被測定デバイス13」を含む「発振ループ」を形成する回路であるところの、「単安定マルチバイブレータ15」、「データセレクタ23」、「立上り立下り選択回路25」及び「オア回路22」と、本願発明の「前記少なくとも1つの回路経路を含有するループを形成する回路」とは、「前記少なくとも1つの測定対象を含有するループを形成する回路」である点で共通する。
また、引用発明1の「被測定デバイス13」を含む「発振ループ」を形成する回路であるところの、「単安定マルチバイブレータ15」、「データセレクタ23」、「立上り立下り選択回路25」及び「オア回路22」を備える「パルス幅測定器」は、本願発明の「回路を備える、装置」に相当する。

ウ 引用発明1の「エッジトリガ単安定マルチバイブレータ」である「単安定マルチバイブレータ15」は、本願発明の「エッジトリガ素子」に相当する。
そして、引用発明1は「端子17の選択信号を高レベルにしておくと、被測定デバイス13の出力パルスの立上りと同期したパルスで発振が発生し」「端子17の選択信号を低レベルにすると、被測定デバイス13の立下りと同期したパルスの発振状態と」なるものであって、「被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成する」のであるから、「単安定マルチバイブレータ15」は、「被測定デバイスの出力パルスの立上りと同期した」「パルス」又は「立下りと同期した」「パルス」が、「トリガパルスとして与え」られており、「単安定マルチバイブレータ15」は、「発振ループ」内の「被測定デバイスの出力パルス」の「立上り」又は「立下り」の何れかに応答するが、双方には応答していないといえる。
そうすると、引用発明1の「エッジトリガ単安定マルチバイブレータの出力パルスが被測定デバイスへ供給され、その被測定デバイスの出力パルスの立上りと同期した前縁をもつパルスと、立下りと同期した前縁をもつパルスとを立上り立下り選択回路で選択して上記単安定マルチバイブレータへトリガパルスとして与え発振ループを構成する」ことは、本願発明の「前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない」ことに相当する。

エ 引用発明1の「発振周期T1」及び「発振周期T2」を「測定」する、「立上り立下り選択回路25の出力」が「供給され」る「周期測定器18」は、本願発明の「前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子」に相当する。

すると、本願発明と引用発明1とは、次の(一致点)及び(相違点)を有する。
(一致点)
「少なくとも1つの測定対象の遅延を決定するための装置であって、
前記少なくとも1つの測定対象を含有するループを形成する回路であって、
エッジトリガ素子と、
前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、
前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、回路を備える、装置。」

(相違点)
遅延を決定する測定対象が、本願発明は、「回路経路」であるのに対して、引用発明1は、「被測定デバイス13」である点。

(2)判断
相違点について検討する。
引用文献2には、半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する、2つの可変遅延回路51,52からなる遅延回路部を備えて構成されるパルス発生回路50において、可変遅延回路51,52を含む正帰還ループを形成し、正帰還ループのリング発振周波数を測定し、可変遅延回路51,52の遅延時間を算出する技術が記載されており(上記「第4 2(2)」)、
引用文献4には、IC試験装置15と各ピンエレクトロニクスカード20との間に、基準信号分配器40を設け、基準信号分配器40の各分配路に可変遅延回路42を設けたものにおいて、基準信号分配器40を含む閉ループを構成し、閉ループ発振回路が発振するパルスの周期TKを測定することによって、基準信号分配路の遅延量を測定する技術が記載されている(上記「第4 3」)。
ここで、引用文献2に記載された「可変遅延回路51,52」及び引用文献4に記載された「基準信号分配路」は、回路経路であるので、引用文献2又は4に記載されているように、回路経路を有する装置において、回路経路を含有するループを形成し、ループ内の信号の周期を測定し、回路経路に沿って遅延を決定する技術は周知であるといえる。
そして、引用発明1は「被測定デバイス13」を含む「発振ループ」を形成し、「発振周期T1」及び「発振周期T2」を「測定」し、「被測定デバイス13」の「遅延量」を決定するものであるから、引用発明1と上記周知技術は、遅延を決定する機構において共通している。このように、引用発明1と同様の機構により回路経路に沿って遅延を決定する技術が周知なのであるから、引用発明1において、遅延を決定する測定対象を「被測定デバイス13」に換えて、回路経路とし、上記相違点に係る本願発明の構成とすることは、当業者が適宜行い得ることである。

さらに、本願発明が奏する効果は、引用発明1及び周知技術から当業者が十分に予測できたものであって格別なものとはいえない。

したがって、本願発明は、引用発明1及び周知技術に基づいて、当業者が容易に発明をすることができたものである。

(3)請求人の主張について
請求人は、審判請求書を補正する平成30年1月10日付けの手続補正書の「【本願発明が特許されるべき理由】」「2.拒絶査定の理由2、3」「(1)」において、「したがって、拒絶査定に示された「被測定デバイス13の立下りの遅延量τ7を決定することも記載されている」との指摘は誤りであると思料します。」と主張し、さらに、「(2)」において、「以上のとおり、引用文献1の発明は、まず、立上がり立下がり選択回路25(単安定マルチバイブレータではない)により選択され、被測定デバイス13からの立ち上がりパルスによりトリガーされた単安定マルチバイブレータが生成するパルスの周期T1を求め、さらに被測定デバイス13により生成されたパルスの立下りのパルスによりトリガーされた単安定マルチバイブレータが生成するパルスの周期T2を求めて、それら周期の差から、被測定デバイスにより生成されるパルスの幅ΔTを求めるものです。しかし、求められたハルス幅ΔTからは、立ち上がりの遅延、立下りの遅延を決定することができません。」と主張している。

上記主張について検討する。
引用文献1には、確かに「第4図、第5図に示すように、単安定マルチバイブレータ15の出力の立上りが被測定パルス13で遅延される量をτ1、パルス幅拡大回路26の遅延量をτ2、アンド回路31,32の各遅延量をτ3、遅延回路34の遅延量をτ4、オア回路35の遅延量をτ5、ゲート36及びオア回路22による遅延量をτ6、被測定デバイス13の出力パルス幅をΔTとすると、周期T1はT1=τ1+τ2+τ3+τ4+τ5+τ6となり、周期T2はT2=τ1+τ2+τ3+τ5+τ4+ΔT+τ6となる。従って周期T2と周期T1との差を演算回路38で演算するとT2-T1=ΔTとなり、出力パルスの幅ΔTが得られ、その幅ΔTは表示器39に表示される。」(第3頁左下欄第14行-右下欄第9行)と、出力パルスの幅ΔTを求めることが記載されているが、
引用文献1には「更に端子17を高レベルにした状態でデータセレクタ23から被測定デバイス13の出力パルスを選択した場合と、単安定マルチバイブレータ15の出力パルスを選択した場合との各パルス発振周期を求め、その差を演算することにより被測定デバイス13の立上りの遅延量τ1(第4図)を測定することができる。同様に端子17を低レベル状態とし、データセレクタ23から被測定デバイス13の出力パルスを選択した場合及び単安定マルチバイブレータ15の出力パルスを選択した場合のそれぞれのパルス発振周期を求め、その差を演算することにより被測定デバイス13の立下りの遅延量τ7(第4図)を測定することができる。」(上記「第4 1 e」)と「立上りの遅延量τ1」及び「立下りの遅延量τ7」を測定することができることが記載されている。
ここで、「端子17を低レベル状態」とした場合について検討すると、「データセレクタ23から被測定デバイス13の出力パルスを選択した場合」は、第5図において、Gの立上がり時間は、Cの立下がりに応答し、「単安定マルチバイブレータ15の出力パルスを選択した場合」は、Gの立上がり時間は、Bの立下がりに応答することになり、Gの立上がり時間の差分を発振周期の差として求めれば、Bの立下がりからCの立下がりまでの「遅延量τ7」が求まることは自明である。

よって、請求人の主張は採用できない。

(4)まとめ
以上のとおり、本願発明は、引用文献1に記載された発明に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

2 引用発明2を主たる発明とした場合
(1)対比
本願発明と引用発明2とを対比する。
ア 引用発明2の「半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する」「パルス発生回路50」における「可変遅延回路51,52」は、本願発明の「回路経路」に相当する。
そして、引用発明2の「パルス発生回路50」は、「遅延時間調整モードにおいて」「可変遅延回路51,52の入力端子から出力端子までの伝播時間を正確に求めることができ」るのであるから、引用発明2の「パルス発生回路50」は、本願発明の「少なくとも1つの回路経路に沿って遅延を決定するための装置」に相当する。

イ 引用発明2は「遅延時間調整モードにおいて」「単安定マルチバイブレータ53と2つの可変遅延回路51,52を含」む「第1の正帰還ループを形成」するのであるから、引用発明2の「パルス発生回路50」における「単安定マルチバイブレータ53」、「固定遅延回路54」及び「信号選択回路57,58」は、本願発明の「前記少なくとも1つの回路経路を含有するループを形成する回路」に相当する。
また、引用発明2の「第1の正帰還ループを形成」する「単安定マルチバイブレータ53」、「固定遅延回路54」及び「信号選択回路57,58」を備える「パルス発生回路50」は、本願発明の「回路を備える、装置」に相当する。

ウ 引用発明2の「単安定マルチバイブレータ53」は、「入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する」のであるから、本願発明の「エッジトリガ素子」に相当する。
そして、引用発明2の「第1の正帰還ループを形成」する「単安定マルチバイブレータ53が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する」ことは、本願発明の「前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない」ことに相当するといえる。

エ 引用発明2の「正帰還ループのリング発振周波数を測定」する「発振周波数測定回路60」は、本願発明の「前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子」に相当する。

(2)判断
上記アないしエから、本願発明と引用発明2とは「少なくとも1つの回路経路に沿って遅延を決定するための装置であって、前記少なくとも1つの回路経路を含有するループを形成する回路であって、エッジトリガ素子と、前記ループ内の信号の周期を測定するための、前記ループに連結される周期測定素子と、を備え、前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、回路を備える、装置。」において一致し、本願発明は、引用発明2であり、また、仮にそうでないとしても、引用発明2に基づいて、当業者が容易に発明をすることができたものである。

(3)請求人の主張について
請求人は、審判請求書を補正する平成30年1月10日付けの手続補正書の「【本願発明が特許されるべき理由】」「2.拒絶査定の理由2、3」「(4)」において、「前述のとおり、本発明(請求項1の発明)は、信号の立ち上がりについての遅延を決定するときは、エッジトリガ素子が、ループ内の信号の立ち上がりトリガエッジに応答し、信号の立ち下がりについての遅延を決定するときは、ループ内の信号の立ち下りトリガエッジに応答することを特徴とするものです 以上のとおり、立下りエッジンに応答しない、引用文献2の発明と、本発明とは明らかに異なるものです。そして、引用文献2には、立下りエッジンに応答に応答することについて、明示的にも、暗示的にも開示されていません。」と主張している。

上記主張について検討する。
本願発明は「前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない」ものであるから、「立ち上がりトリガエッジ」に応答する「エッジトリガ素子」か、「立ち下がりトリガエッジ」に応答する「エッジトリガ素子」のどちらかのものであれば、本願発明の「エッジトリガ素子」であるといえる。
そうすると、上記主張は、本願発明の構成に基づくものとはいえず、採用することができない。
したがって、引用発明2の「入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成」である「単安定マルチバイブレータ53」が、本願発明の「エッジトリガ素子」に相当することに誤りはない。

よって、請求人の主張は採用できない。

なお、請求人が、同手続補正書の「【本願発明が特許されるべき理由】」「2.拒絶査定の理由2、3」「(4)」において主張する「ここで、図8と図12を比較すると明らかなとおり、MM3とMM13との違いは、MM13に、インバータが入力部IN#と出力部OU#についていることだけです。つまり、MM13では、入力時にパルスを反転させて、出力時に反転させますが、MM13は、MM3と同じに、反転した立下りパルス、すなわち立ち上りパルスの入力に対して、一定のパルス幅をもつパルスを形成することです。つまり、MM3、MM13はいずれも、立ち上りパルスの入力に対して、一定のパルス幅をもつパルスを形成することにすぎません。」について付言すると、MM13は、インバータ18も含めて「単安定マルチバイブレータ」であり、立ち下りパルスの入力に対して、一定のパルス幅をもつパルスを形成するものである。

(4)まとめ
以上のとおり、本願発明は、引用文献2に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない、また、引用文献2に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第6 むすび
以上のとおり、 本願発明は、特許法第29条第1項第3号に該当し、また、特許法第29条第2項の規定により特許を受けることができないものであるから、その余の請求項に論及するまでもなく、本願は拒絶するべきものである。

よって、結論のとおり審決する。
 
別掲
 
審理終結日 2018-07-30 
結審通知日 2018-07-31 
審決日 2018-08-17 
出願番号 特願2015-503227(P2015-503227)
審決分類 P 1 8・ 113- Z (G01R)
P 1 8・ 121- Z (G01R)
最終処分 不成立  
前審関与審査官 荒井 誠  
特許庁審判長 小林 紀史
特許庁審判官 須原 宏光
▲うし▼田 真悟
発明の名称 エッジトリガ較正  
代理人 原 裕子  
代理人 大渕 一志  
代理人 三好 秀和  
代理人 伊藤 正和  

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