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審決分類 審判 一部申し立て 2項進歩性  H02M
管理番号 1347704
異議申立番号 異議2018-700842  
総通号数 230 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 2019-02-22 
種別 異議の決定 
異議申立日 2018-10-15 
確定日 2019-01-09 
異議申立件数
事件の表示 特許第6314073号発明「回路を動作させる方法及び回路」の特許異議申立事件について、次のとおり決定する。 
結論 特許第6314073号の請求項1ないし16および24ないし28に係る特許を維持する。 
理由 第1.手続の経緯
特許第6314073号(以下、「本件特許」という。)の請求項1-16、24-28に係る特許についての出願は、平成21年2月10日(パリ条約による優先権主張 2008年2月12日 米国、2009年2月9日 米国)を国際出願日とする出願である特願2010-546867号の一部を平成26年10月29日に新たな特許出願としたものであって、平成30年3月30日にその特許権の設定登録がされ、平成30年4月18日に特許掲載公報が発行された。その後、その特許に対し、平成30年10月15日に特許異議申立人 西林 博(以下、「申立人」という。)により特許異議の申立てがされたものである。

第2.本件発明
本件特許の請求項1-16、24-28に係る発明(以下、「本件発明1」-「本件発明16」、「本件発明24」-「本件発明28」という。)は、それぞれ、その特許請求の範囲の請求項1-16、24-28に記載された事項により特定される以下のとおりのものである。

「【請求項1】
ゲートをただ1つ有する第1のトランジスタと、ゲートをただ1つ有する第2のトランジスタと、誘導成分とを有する回路であって、前記第2のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有しておらず、前記誘導成分は、前記第1のトランジスタと前記第2のトランジスタとの間にあり、前記第1のトランジスタは、電圧源と前記第2のトランジスタとの間にあり、前記第2のトランジスタは、グラウンドと前記第1のトランジスタとの間にある回路を動作させる方法において、
前記第1のトランジスタをオンにバイアスし、前記第2のトランジスタをオフにバイアスし、前記第1のトランジスタ及び前記誘導成分を介して電流を流し、前記第2のトランジスタを横切る第1の方向への電圧を阻止するステップと、
前記第2のトランジスタをオフバイアスにした状態のまま前記第1のトランジスタをオフバイアスに変更し、前記第2のトランジスタの前記チャネルを介して第2の方向に電流を流すステップと、
前記第1のトランジスタをオフバイアスに変更した後に、前記第2のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第2のトランジスタの前記チャネルを介して前記第2の方向に流れ続けるステップと
を有する方法。
【請求項2】
前記第1のトランジスタをオフバイアスに変更するステップと、前記第2のトランジス
タをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を阻止するために十分である請求項1記載の方法。
【請求項3】
前記第2のトランジスタをオンバイアスに変更した後に、前記第2のトランジスタをオフバイアスに変更して、前記第2のトランジスタをダイオードモードにするステップと、 前記第2のトランジスタをオフバイアスに変更した後に、前記第1のトランジスタをオンバイアスに変更して、前記第1のトランジスタを介して電流を流し、前記第2のトランジスタを横切る電圧を阻止するステップとを更に有する請求項2記載の方法。
【請求項4】
前記第2のトランジスタをオフバイアスに変更するステップと、前記第1のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を阻止するために十分である請求項3記載の方法。
【請求項5】
前記第1のトランジスタ又は前記第2のトランジスタは、エンハンス型トランジスタである請求項4記載の方法。
【請求項6】
前記第1のトランジスタ又は前記第2のトランジスタは、III-Nトランジスタである請求項1?5のいずれか1項に記載の方法。
【請求項7】
前記第1のトランジスタ又は前記第2のトランジスタは、III-N HEMTトランジスタである請求項1?5のいずれか1項に記載の方法。
【請求項8】
前記第1のトランジスタ及び前記第2のトランジスタは、ハーフブリッジの一部である請求項7記載の方法。
【請求項9】
前記第1のトランジスタ又は前記第2のトランジスタは、エンハンス型III-Nトランジスタである請求項1?4のいずれか1項に記載の方法。
【請求項10】
誘導成分と、ゲートをただ1つ有する第1のトランジスタと、ゲートをただ1つ有する第2のトランジスタとを有する回路であって、前記第1のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有しておらず、前記誘導成分は、前記第1のトランジスタと第2のトランジスタとの間に接続され、前記第1のトランジスタは、電圧源に接続され、前記第2のトランジスタは、グラウンドに接続されている回路を動作させる方法において、
前記第1のトランジスタをオフにバイアスし、前記第2のトランジスタをオンにバイアスし、前記誘導成分及び前記第2のトランジスタを介して電流を流すステップであり、前記第1のトランジスタは第1の方向の第1の電圧を阻止するステップと、
前記第2のトランジスタをオフバイアスに変更し、前記第1のトランジスタをダイオードモードで動作させ、前記第1のトランジスタの前記チャネルを介して還流電流を第2の方向に導通させ、前記第2のトランジスタに第2の電圧を阻止させるステップと、
前記第2のトランジスタをオフバイアスに変更した後に、前記第1のトランジスタをオンバイアスに変更するステップであり、前記還流電流は前記第1のトランジスタの前記チャネルを介して前記第2の方向に流れ続けるステップと
を有する方法。
【請求項11】
前記第2のトランジスタをオフバイアスに変更するステップと、前記第1のトランジスタをオンバイアスに変更するステップとの間の期間は、ハイ電圧源からグラウンドへの貫通電流を阻止するために十分である請求項10記載の方法。
【請求項12】
前記第1のトランジスタ又は前記第2のトランジスタは、エンハンス型トランジスタで
ある請求項11記載の方法。
【請求項13】
前記第1のトランジスタ又は前記第2のトランジスタは、III-Nトランジスタである請求項10?12のいずれか1項に記載の方法。
【請求項14】
前記第1のトランジスタ及び前記第2のトランジスタは、ハーフブリッジの一部である請求項13記載の方法。
【請求項15】
前記第1のトランジスタ又は前記第2のトランジスタは、III-N HEMTトランジスタである請求項10?12のいずれか1項に記載の方法。
【請求項16】
前記第1のトランジスタ又は前記第2のトランジスタは、エンハンス型III-Nトランジスタである請求項10?11のいずれか1項に記載の方法。」

「【請求項24】
ただ1つのゲート端子と、ソース端子と、ドレイン端子と、チャネルとを有するトランジスタを含む回路において、前記トランジスタはチャネルを有し、前記チャネルに逆並列の寄生ダイオードを有しないものであり、
前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの閾値電圧より高い電圧でバイアスされている場合と、前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合の両方で、前記トランジスタは、前記チャネルを介して第1の方向に実質的な電流を流すよう構成されている、回路。
【請求項25】
前記トランジスタは、エンハンスメント・モード・トランジスタである請求項24記載の回路。
【請求項26】
前記トランジスタは、III-Nトランジスタである請求項24記載の回路。
【請求項27】
前記トランジスタは、HEMTトランジスタである請求項24記載の回路。
【請求項28】
前記回路は、ハーフブリッジである請求項24?27のいずれか1項に記載の回路。」

第3.申立理由の概要
申立人は、証拠として甲第1号証-甲第5号証を提出した。
甲第1号証: 特開2007-215389号公報
甲第2号証: 特開2007-294528号公報
甲第3号証: 特開2006-339561号公報
甲第4号証: 特開2004-22773号公報
甲第5号証: 稲葉 保、「パワーMOSFET活用の基礎と実際 実験で学ぶ高速パワー・スイッチングのノウハウ」、CQ出版株式会社、2004年11月1日、p.65,p.105
以下、甲第1号証-甲第5号証をそれぞれ、「刊行物1」-「刊行物5」という。

1.申立理由1
本件発明1-16、24-28は、刊行物1の記載、及び、周知技術を示す刊行物2-刊行物5の記載に基づいて当業者が容易に想到できたものであり、特許法第29条第2項の規定に違反してされたものである。

第4.当審の判断
1.刊行物の記載、刊行物1発明
(1)刊行物1には、次の記載がある。(下線は、特に着目した箇所を示す。以下、同様。)

ア.「【0001】
本発明は、ワイドバンドギャップ半導体素子ならびにその駆動回路に関し、特にモータやコイルなどの誘導性負荷を低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路と本半導体回路で使用することが好適な半導体素子構造を提供する。
【背景技術】
【0002】
SiC(炭化珪素)やGaN(窒化ガリウム)やダイヤモンドのようなワイドバンドギャップ半導体素子は高圧・低損失・高周波化が可能であるという特徴がある。このため、従来のSiを用いたIGBTで構成されインバータ回路をSiCを用いたSITで構成されるインバータ回路に変えて、高圧・低損失・高周波化が可能である。
【0003】
誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになるが、このとき、ソース端子からドレイン端子側に低損失に電流が流れるようにSiCやGaNのようなワイドバンドギャップ半導体と並列にフライホイルダイオードを接続する方法が考えられている。」

イ.「【0009】
本発明の目的は、ワイドバンドギャップ半導体に好適な駆動回路を提供することであり、特にドレイン・ソース端子間にワイドバンドギャップ半導体のショットキーダイオードがなくとも還流モードで低損失に動作するパワー半導体素子と高信頼な駆動が可能な半導体駆動回路を提供することである。
【課題を解決するための手段】
【0010】
本発明の半導体回路は、上述のようなFETに逆方向の電圧が印加される回路において、回路で使用するワイドバンドギャップ半導体素子の特性を特別な条件で動作するようにさせ、還流用のショットキーダイオードを使用しなくてもよい半導体回路とした。あるいは、本発明の半導体回路は、還流用の大面積ショットキーダイオードと同様の機能を半導体チップのゲートパッド直下に形成できるような小面積のショットキーダイオードで実現し、更に過電圧保護にも用いたことにある。
【発明の効果】
【0011】
本発明によれば、高信頼で低コストなワイドバンドギャップ半導体駆動回路実現できる。
【発明を実施するための最良の形態】
【0012】
本発明の半導体回路では、ドレイン端子とソース端子と前記ドレイン端子と前記ソース端子との間に流れるFET電流を制御するゲート端子を有し前記ドレイン端子をカソードとする寄生ダイオードが存在するパワーFETと、該パワーFETのゲート・ソース間電圧を制御する制御回路と、前記パワーFETから電流を供給する誘導性素子を含む負荷を有し、前記制御回路により前記パワーFETがオフ駆動状態のときに前記パワー半導体FETのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるFET電流の成分の方が大きくなるようにした。このために、寄生ダイオードの順方向電圧よりもFETの逆方向動作のしきい電圧のほうが低くなるパワーFETを使用した。さらに、このようなパワーFETを実現するためにSiCやGaNやダイヤモンドのようなワイドバンドギャップ半導体を用いた。」

ウ.「【0018】
図1は、本実施例の回路図であり、図2は本実施例の半導体回路で所望の特性を得るための半導体装置の特性図であり、図3は本実施例の半導体回路の駆動波形である。図4は本実施例の半導体回路の要素回路部を実現する半導体装置の断面図と平面図である。パワー半導体素子101、102にはnチャネル型の接合FETを使用した回路を示したが、SIT(静電誘導型FET)やMESFET(金属半導体接合FET)などの接合FET以外の他のパワーFETや電流利得が大きいバイポーラトランジスタなどのパワー半導体素子を使用しても同様の効果がある。また、本実施例ではパワー半導体素子101、102はしきい電圧が2.5 Vから0Vのノーマリオフ型パワー半導体素子を想定した回路で説明する。
【0019】
本実施例は、高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線し、前記ハイサイドスイッチ用のパワー半導体素子101と前記ローサイドスイッチ用のパワー半導体素子102により電力を制御される誘導性の負荷104u、104v、104wを、出力端子505に接続したブリッジ回路である。104u、104v、104wはモータ等の誘導性負荷で、505u、505v、505wは各々、U相、V相、W相の出力端子であるが本実施例では紙面の関係でU相の回路だけを示してある。前記ハイサイドスイッチ用のパワー半導体素子101を制御するためにハイサイドスイッチ用の制御回路110、前記ローサイドスイッチ用のパワー半導体素子102を制御するためにローサイドスイッチ用制御回路111を設けてある。
【0020】
本実施例ではハイサイドスイッチ用の制御回路110の高圧側電圧端子は506で、低圧側電圧端子はパワー半導体素子101のソース端子と同じで出力端子505に接続してある。また、ローサイドスイッチ用制御回路の高圧側電圧端子は507で、低圧側電圧端子はパワー半導体素子102のソース端子と同じで基準電圧端子504に接続してある。コンデンサ114とダイオード113はハイサイド用制御回路110に電源電圧を供給するブートストラップ回路を構成している。
【0021】
ハイサイドスイッチ用の制御回路110とローサイドスイッチ用制御回路111は同じ回路構成であり同様に動作するため、下記説明では主にパワー半導体素子101とその制御回路110の動作で説明する。
【0022】
本実施例の半導体回路の第1の特徴はパワー半導体素子の特性が、逆方向動作(ソース端子からドレイン端子に電流が流れる動作)のしきい電圧(ソース端子からドレイン端子に電流が流れるために必要なドレイン端子に対するゲート端子の電圧)が寄生ダイオードの順方向電圧(SiCでは約2.5V )より低くいノーマリオフ型素子であり、図2に示してあるようなワイドバンドギャップ半導体素子の特徴を有することである。すなわち、図2では逆方向の静特性であるが本回路で使用されるスイッチング素子は、ドレイン端子よりソース端子の方が電圧が高くなったときに、ゲート端子とドレイン端子との間のダイオードに電流が流れる前に、ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもFET電流が流れる。このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができる。このため、ドレイン・ソース間にショットキーダイオードを接続させなくとも、少数キャリアの蓄積による遅延や損失増加を防止できる。」

エ.図1には、パワー半導体素子101、102はゲートをただ1つ有するものであることが示されている。

そして、上記記載事項を技術常識に照らし、下線部に着目すれば、刊行物1には次の半導体回路を動作させる方法の発明(以下、「刊行物1発明」という。)が記載されているといえる。

「ゲートをただ1つ有するパワー半導体素子101、102にはnチャネル型の接合FETを使用し、
パワー半導体素子101、102はしきい電圧が2.5 Vから0Vのノーマリオフ型パワー半導体素子であり、
高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線し、前記ハイサイドスイッチ用のパワー半導体素子101と前記ローサイドスイッチ用のパワー半導体素子102により電力を制御される誘導性の負荷104u、104v、104wを、出力端子505に接続したブリッジ回路であり、
前記ハイサイドスイッチ用のパワー半導体素子101を制御するためにハイサイドスイッチ用の制御回路110、前記ローサイドスイッチ用のパワー半導体素子102を制御するためにローサイドスイッチ用制御回路111を設けてあり、
パワー半導体素子の特性が、逆方向動作(ソース端子からドレイン端子に電流が流れる動作)のしきい電圧(ソース端子からドレイン端子に電流が流れるために必要なドレイン端子に対するゲート端子の電圧)が寄生ダイオードの順方向電圧(SiCでは約2.5V )より低くいノーマリオフ型素子であり、使用されるスイッチング素子は、ドレイン端子よりソース端子の方が電圧が高くなったときに、ゲート端子とドレイン端子との間のダイオードに電流が流れる前に、ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもFET電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ、ドレイン・ソース間にショットキーダイオードを接続させなくとも、少数キャリアの蓄積による遅延や損失増加を防止できる
ワイドバンドギャップ半導体素子ならびにその駆動回路に関し、特にモータやコイルなどの誘導性負荷を低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路を動作させる方法。」

また、刊行物1には次の半導体回路の発明(以下、「刊行物1’発明」という。)も記載されているといえる。

「ゲートをただ1つ有するパワー半導体素子101、102にはnチャネル型の接合FETを使用し、
パワー半導体素子101、102はしきい電圧が2.5 Vから0Vのノーマリオフ型パワー半導体素子であり、
高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線し、前記ハイサイドスイッチ用のパワー半導体素子101と前記ローサイドスイッチ用のパワー半導体素子102により電力を制御される誘導性の負荷104u、104v、104wを、出力端子505に接続したブリッジ回路であり、
前記ハイサイドスイッチ用のパワー半導体素子101を制御するためにハイサイドスイッチ用の制御回路110、前記ローサイドスイッチ用のパワー半導体素子102を制御するためにローサイドスイッチ用制御回路111を設けてあり、
パワー半導体素子の特性が、逆方向動作(ソース端子からドレイン端子に電流が流れる動作)のしきい電圧(ソース端子からドレイン端子に電流が流れるために必要なドレイン端子に対するゲート端子の電圧)が寄生ダイオードの順方向電圧(SiCでは約2.5V )より低くいノーマリオフ型素子であり、使用されるスイッチング素子は、ドレイン端子よりソース端子の方が電圧が高くなったときに、ゲート端子とドレイン端子との間のダイオードに電流が流れる前に、ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもFET電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ、ドレイン・ソース間にショットキーダイオードを接続させなくとも、少数キャリアの蓄積による遅延や損失増加を防止できる
ワイドバンドギャップ半導体素子ならびにその駆動回路に関し、特にモータやコイルなどの誘導性負荷を低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路。」

(2)刊行物2には、図面とともに、次の記載がある。
ア.「【0013】
本実施形態の窒化物半導体素子5は、チャネル層10の主面上に、チャンネル層10よりもバンドギャップが広いバリア層15が設けられている。バリア層15近傍のチャネル層10には、二次元電子ガス(2DEG:two-Dimensional Electron Gas)が形成される。この2DEGのシート電子濃度は、例えば、1×10^(13)cm^(-2)程度である。バリア層15の主面上には、開口されたフィールド絶縁膜35と、フィールド絶縁膜35に設けられた開口を覆うゲート絶縁膜40とがこの順に設けられている。開口を覆うゲート絶縁膜40の上には、フィールドプレート電極30に接続されたゲート電極25が設けられている。ゲート電極25の下方のバリア層15及びバリア層15近傍のチャネル層10には、p型領域20が設けられている。すなわち、p型領域20は、バリア層15を選択的に貫通しチャネル層10に侵入して2DEGを含むように設けられている。p型領域20の電子濃度は、シート電子濃度に換算して2DEGよりも高い値となるようにすることが望ましい。また、バリア層の主面に対して略平行方向のp型領域20の最大長さLpは、ゲート絶縁膜25に設けられた開口径Agiと同程度である(Lp=Agi)。」

イ.「【0016】
チャネル層10の材料には、例えば、アンドープ窒化ガリウム(GaN)を用いることができる。バリア層15には、例えば、アンドープあるいはn型からなる窒化アルミニウムガリウム(AlGaN)を用いることができる。フィールド絶縁膜35には、例えば、窒化珪素(SiN)を用いることができる。ゲート絶縁膜40には、例えば、SiNや酸化アルミニウム(Al_(2)O_(3))などを用いることができる。ここで、ゲート絶縁膜40の誘電率は、フィールド絶縁膜よりも高いことが望ましい。」

ウ.【図1】には、アンドープ窒化ガリウムからなるチャネル層10、アンドープ窒化アルミニウムガリウムからなるバリア層15、窒化珪素からなるフィールド絶縁膜35、SiNや酸化アルミニウムからなるゲート絶縁膜40からなり、ゲート電極の下方のバリア層15及びバリア層15近傍のチャネル層10に設けられたp型領域20を有するヘテロ接合電界効果トランジスタが示されている。

(3)刊行物3には、図1とともに、次の記載がある。
ア.「【0016】
同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板101と、サファイア基板101上に設けられた厚さ100nmのAlNバッファ層102と、AlNバッファ層102の上に設けられた厚さ2μmのアンドープGaN層103と、アンドープGaN層103の上に設けられた厚さ25nmのアンドープAlGaN層104と、アンドープAlGaN層104の一部の上に設けられた厚さ100nmのp型GaN層105と、p型GaN層105の上に設けられ、p型GaN層105よりも高濃度のp型不純物を含む厚さ5nmの高濃度p型GaN層106とを備えている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。また、本実施形態の電界効果トランジスタでは、アンドープAlGaN層104は例えばアンドープのAl_(0.25)Ga_(0.75)Nで構成されている。」

イ.【図1】には、サファイア基板101、AlNバッファ層102、アンドープGaN層103、アンドープAlGaN層104、p型GaN層105、p型GaN層105よりも高濃度の高濃度p型GaN層106からなる電界効果トランジスタが示されている。

(4)刊行物4には、図面とともに、次の記載がある。
ア.「【0008】
【発明の実施の形態】
以下、図面を参照しながら実施例に即くして発明の実施の形態を説明する。
(第1の実施例)
図1、図2および図3を参照して本発明の第1の実施例を説明する。
図1は、この実施例によるAlGaN/GaN系ヘテロ接合電界効果トランジスタ(Hetero-Junction Field Effect Transistor ;HJFET)の断面構造を示す図である。このトランジスタは、サファイア基板11上に形成される。図1において、サファイア基板11上に、アンドープのAlNバッファ層12、アンドープのGaNチャネル層13、アンドープのAlGaN電子供給層14の半導体層が順次形成されている。そして、AlGaN電子供給層14に接してソース電極6S、ドレイン電極6Dが形成され、オーム性接触がとられている。さらに、AlGaN電子供給層14と接してNi層171、Mo層172、Au層173の積層構造からなるゲート電極17が形成され、このゲート電極は、ショットキー性接触がとられている。GaNとAlGaNの格子定数差に起因するピエゾ分極効果および自発性分極効果に伴い、GaNチャネル層13のAlGaN電子供給層14との界面近傍には2次元電子ガスが形成される。HJFETは、ゲート電極17の電位で2次元電子ガス濃度を変調することにより、トランジスタとして動作させることができる。
この実施例の半導体装置は、以下のようにして作製される。( 0001) サファイア基板11上に、例えば分子線エピタキシャル成長(Molecular Beam Epitaxy;MBEと略する)法により、次に示す順および膜厚で順次成長させる。
アンドープAlN層(12) ・・・20nm
アンドープGaN層(13) ・・・2μm
アンドープAl_(0.3)Ga_(0.7) N電子供給層(14)・・・30nm」

イ.【図1】には、サファイヤ基板11、AlNバッファ層12、GaNチャネル層13、AlGaN電子供給層14からなるヘテロ接合電界効果トランジスタが示されている。

(5)刊行物5には、図面とともに、次の記載がある。
ア.「●中電力回路ではハーフ・ブリッジ回路
中電力回路では,電源ラインに直列接続された2本のパワーMOSが交互にON/OFFするハーフ・ブリッジ回路が使われています.
図3-13はNチャネル・パワーMOSによるハーフ・ブリッジ回路です.Tr_(1)がONすると負荷に電流を供給し,Tr_(2)がONすると負荷から電流を吸い込みます.」(第65頁第1-5行の記載。)

イ.「Column7
パワーMOSを使う同期整流とは
同期整流動作を示す基本回路を図4-Cに示します.
この基本回路ではTr_(2)がダイオードになっており,ダイオードの順方向電圧V_(F)が0.6?1V程度あります.このため,低出力電圧でしかも大電流出力を目的とする電源では,このダイオードの損失が無視できず電源効率を低下させます.
そこで図4-Dに示すようにパワーMOSを導通させて,低オン抵抗の状態にします.こうすることにより,ソースからドレインに向かって流れる電流は内蔵のボディ・ダイオードを経由せず,オン抵抗とドレイン電流の積だけの損失になります.
回路図だけで見ると標準的なハーフ・ブリッジ回路ですが,Tr_(2)のパワーMOSの動作はアナログ・スイッチになっています.
ただし,スイッチング周波数を上げると,パワーMOSのTr_(1)とTr_(2)が同時ONするようなタイミングが生じて,大きな貫通(シュート)電流が流れます.そのため図4-Cに示すようなデッド・タイムの設定が必要です.デッド・タイムの設定はドライブ回路側の役割です.」(第105頁第1-15行の記載。)

2.本件発明1について
(1)対比
本件発明1と、刊行物1発明とを対比する。
ア.刊行物1発明の「半導体回路」は、「ゲートをただ1つ有するパワー半導体素子101、102」を使用し、「誘導性の負荷104u、104v、104wを、出力端子505に接続したブリッジ回路」を有するものであるから、刊行物1発明の「半導体回路」は、本件発明1の「ゲートをただ1つ有する第1のトランジスタと、ゲートをただ1つ有する第2のトランジスタと、誘導成分とを有する回路」に相当する。

イ.刊行物1発明の「パワー半導体素子102」は、「nチャネル型の接合FETを使用」するものであるから、本件発明1の「前記第2のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないことと、「前記第2のトランジスタはチャネルを有する」点では共通するといえる。

ウ.刊行物1発明は、「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線」するものであるから、刊行物1発明の「誘導性の負荷104u、104v、104wを、出力端子505に接続」することは、本件発明1の「前記誘導成分は、前記第1のトランジスタと前記第2のトランジスタとの間にあ」ることに相当する。

エ.刊行物1発明は、「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線」するものであるから、刊行物1発明の「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続」することは、本件発明1の「前記第1のトランジスタは、電圧源と前記第2のトランジスタとの間にあ」ることに相当する。

オ.刊行物1発明は、「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線」するものであるから、刊行物1発明の「出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線」することは、本件発明1の「前記第2のトランジスタは、グラウンドと前記第1のトランジスタとの間にある」ことに相当する。

カ.刊行物1発明は、「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線し、前記ハイサイドスイッチ用のパワー半導体素子101と前記ローサイドスイッチ用のパワー半導体素子102により電力を制御される誘導性の負荷104u、104v、104wを、出力端子505に接続したブリッジ回路」を有し、「モータやコイルなどの誘導性負荷を低損失で高信頼に駆動する」半導体回路、いわゆる、上記「1.(1)」の摘記事項アにある「インバータ回路」であるから、「ハイサイドスイッチ用のパワー半導体素子101」をオン状態とし、「ローサイドスイッチ用のパワー半導体素子102」をオフ状態とすることにより、「高圧電圧端子503」-「ハイサイドスイッチ用のパワー半導体素子101」-「出力端子505」-「誘導性の負荷」の経路で電流を流す期間があり、当該経路で電流を流す期間においては、「ローサイドスイッチ用のパワー半導体素子102」はオフ状態で横切る方向への電圧を阻止していることは、当業者には明らかである。
そして、刊行物1発明が有する上記期間は、本件発明1の「前記第1のトランジスタをオンにバイアスし、前記第2のトランジスタをオフにバイアスし、前記第1のトランジスタ及び前記誘導成分を介して電流を流し、前記第2のトランジスタを横切る第1の方向への電圧を阻止するステップ」に相当する。

キ.上記カで述べたように、刊行物1発明はインバータ回路であるから、刊行物1の上記「1.(1)」の摘記事項アにある「誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになる」なる記載、刊行物1の上記「1.(1)」の摘記事項イにある「前記パワーFETがオフ駆動状態のときに前記パワー半導体FETのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるFET電流の成分の方が大きくなるようにした」なる記載を考慮すれば、刊行物1発明の「ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもFET電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ」るという構成より、刊行物1発明の「還流モード」は、上記カで述べた期間の後に「ハイサイドスイッチ用のパワー半導体素子101」をオフ状態とし、「基準電圧端子504」-「ローサイドスイッチ用のパワー半導体素子102」-「出力端子505」-「誘導性の負荷」の経路で電流を流す期間であり、当該「還流モード」において、オフ駆動状態「パワー半導体素子」のチャネルにも電流が流れることは、当業者には明らかである。
したがって、刊行物1発明の「還流モード」は、本件発明1の「前記第2のトランジスタをオフバイアスにした状態のまま前記第1のトランジスタをオフバイアスに変更し、前記第2のトランジスタの前記チャネルを介して第2の方向に電流を流すステップ」に相当する。

ク.刊行物1発明の「半導体回路を動作させる方法」は本件発明の「回路を動作させる方法」に相当する。

したがって、本件発明1と刊行物1発明との一致点・相違点は次のとおりである。

〈一致点〉
「ゲートをただ1つ有する第1のトランジスタと、ゲートをただ1つ有する第2のトランジスタと、誘導成分とを有する回路であって、前記第2のトランジスタはチャネルを有し、前記誘導成分は、前記第1のトランジスタと前記第2のトランジスタとの間にあり、前記第1のトランジスタは、電圧源と前記第2のトランジスタとの間にあり、前記第2のトランジスタは、グラウンドと前記第1のトランジスタとの間にある回路を動作させる方法において、
前記第1のトランジスタをオンにバイアスし、前記第2のトランジスタをオフにバイアスし、前記第1のトランジスタ及び前記誘導成分を介して電流を流し、前記第2のトランジスタを横切る第1の方向への電圧を阻止するステップと、
前記第2のトランジスタをオフバイアスにした状態のまま前記第1のトランジスタをオフバイアスに変更し、前記第2のトランジスタの前記チャネルを介して第2の方向に電流を流すステップと
を有する方法。」

〈相違点1〉
本件発明1では、「前記第2のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないのに対して、刊行物1発明では、「パワー半導体素子102」は、チャネルに対して逆並列の寄生ダイオードを有していないとは特定されていない点。

〈相違点2〉
本件発明1は、「前記第1のトランジスタをオフバイアスに変更した後に、前記第2のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第2のトランジスタの前記チャネルを介して前記第2の方向に流れ続けるステップ」を有するのに対して、刊行物1発明は、そのようなステップを有するものではない点。

(2)判断
〈相違点1〉及び〈相違点2〉について検討する。
ア.刊行物2ないし4の各図1に示されるように、チャネルに対して逆並列の寄生ダイオードを有していない電界効果トランジスタ自体は本件の優先日前周知のものであると認められる。

イ.また、刊行物5に記載されるように、パワーMOSを導通させて,低オン抵抗の状態にすることにより,ソースからドレインに向かって流れる電流を内蔵のボディ・ダイオード(寄生ダイオード)を経由せずに流し、パワーMOSのTr_(1)とTr_(2)が同時ONするようなタイミングが生じないように,デッド・タイムを設定する同期整流は、本件の優先日前周知技術であったものと認められる。

ウ.しかしながら、刊行物1発明のパワー半導体素子102として、上記周知の「チャネルに対して逆並列の寄生ダイオードを有していない電界効果トランジスタ」を用いることは当業者が容易になし得るとしても、刊行物1発明のパワー半導体素子102として、チャネルに対して逆並列の寄生ダイオードを有していない電界効果トランジスタを用いた回路では、寄生ダイオードを経由する電流経路は存在せず、また、パワー半導体素子102がオフ駆動状態でも、「還流モード」において電流がチャネルのみを介して流れるものとなるから、「パワーMOSを導通させて,低オン抵抗の状態にすることにより,ソースからドレインに向かって流れる電流を内蔵のボディ・ダイオード(寄生ダイオード)を経由せずに流す」ものである周知の同期整流の技術を適用する必要は無く、当該周知技術を適用する動機はない。
また、本件発明1は、「前記第2のトランジスタをオフバイアスにした状態のまま前記第1のトランジスタをオフバイアスに変更し、前記第2のトランジスタの前記チャネルを介して第2の方向に電流を流すステップ」と、「前記第1のトランジスタをオフバイアスに変更した後に、前記第2のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第2のトランジスタの前記チャネルを介して前記第2の方向に流れ続けるステップ」とを有するもの、すなわち、オフバイアスの第2のトランジスタのチャネルを介して既に第2の方向に電流が流れる状態において、第2のトランジスタをオンバイアスに変更するものであるから、本件発明1の上記相違点2に係る、「前記第1のトランジスタをオフバイアスに変更した後に、前記第2のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第2のトランジスタの前記チャネルを介して前記第2の方向に流れ続けるステップ」は、トランジスタがオフバイアスでチャネルに電流が流れていない状態において、トランジスタをオンバイアスに変更しチャネルに電流を流すものである周知の同期整流の技術とは、その作用効果も異なるものである。

エ.したがって、刊行物1-刊行物5の記載より、本件発明1の上記相違点2に係る構成とすることが、当業者が容易になし得ることであるとはいえない。
よって、本件発明1は、当業者が刊行物1-刊行物5に記載された発明に基づいて容易に発明をすることができたとはいえない。

3.本件発明2-9について
本件発明2-9は、本件発明1を直接又は間接的に引用し、本件発明1をさらに限定したものであるので、本件発明1と同じ理由により、当業者が刊行物1-刊行物5に記載された発明に基づいて容易に発明をすることができたとはいえない。

4.本件発明10について
(1)対比
本件発明10と、刊行物1発明とを対比する。
ア.刊行物1発明の「半導体回路」は、「ゲートをただ1つ有するパワー半導体素子101、102」を使用し、「誘導性の負荷104u、104v、104wを、出力端子505に接続したブリッジ回路」を有するものであるから、刊行物1発明の「半導体回路」は、本件発明10の「誘導成分と、ゲートをただ1つ有する第1のトランジスタと、ゲートをただ1つ有する第2のトランジスタとを有する回路」に相当する。

イ.刊行物1発明の「パワー半導体素子101」は、「nチャネル型の接合FETを使用」するものであるから、本件発明10の「前記第1のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないことと、「前記第1のトランジスタはチャネルを有する」点では共通するといえる。

ウ.刊行物1発明は、「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線」するものであるから、刊行物1発明の「誘導性の負荷104u、104v、104wを、出力端子505に接続」することは、本件発明10の「前記誘導成分は、前記第1のトランジスタと前記第2のトランジスタとの間に接続」することに相当する。

エ.刊行物1発明は、「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線」することは、本件発明10の「前記第1のトランジスタは、電圧源に接続され、前記第2のトランジスタは、グラウンドに接続されている」ことに相当する。

オ.刊行物1発明は、「高圧電圧端子503と出力端子505との間にはハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504との間には、ローサイドスイッチ用のパワー半導体素子102を配線し、前記ハイサイドスイッチ用のパワー半導体素子101と前記ローサイドスイッチ用のパワー半導体素子102により電力を制御される誘導性の負荷104u、104v、104wを、出力端子505に接続したブリッジ回路」を有し、「モータやコイルなどの誘導性負荷を低損失で高信頼に駆動する」半導体回路、いわゆる、上記「1.(1)」の摘記事項アにある「インバータ回路」であるから、「ハイサイドスイッチ用のパワー半導体素子101」をオフ状態とし、「ローサイドスイッチ用のパワー半導体素子102」をオン状態とすることにより、「誘導性の負荷」-「出力端子505」-「ローサイドスイッチ用のパワー半導体素子102」-「基準電圧端子504」の経路で電流を流す期間があり、当該経路で電流を流す期間においては、「ハイサイドスイッチ用のパワー半導体素子101」はオフ状態で横切る方向への電圧を阻止していることは、当業者には明らかである。
そして、刊行物1発明が有する上記期間は、本件発明10の「前記第1のトランジスタをオフにバイアスし、前記第2のトランジスタをオンにバイアスし、前記誘導成分及び前記第2のトランジスタを介して電流を流すステップであり、前記第1のトランジスタは第1の方向の第1の電圧を阻止するステップ」に相当する。

カ.上記オで述べたように、刊行物1発明はインバータ回路であるから、刊行物1の上記「1.(1)」の摘記事項アにある「誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになる」なる記載、刊行物1の上記「1.(1)」の摘記事項イにある「前記パワーFETがオフ駆動状態のときに前記パワー半導体FETのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるFET電流の成分の方が大きくなるようにした」なる記載を考慮すれば、刊行物1発明の「ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもFET電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ」るという構成より、刊行物1発明の「還流モード」は、上記オで述べた期間の後に「ローサイドスイッチ用のパワー半導体素子102」をオフ状態とし、「誘導性の負荷」-「出力端子505」-「ハイサイドスイッチ用のパワー半導体素子101」-「高圧電圧端子503」の経路で電流を流す期間であり、当該「還流モード」において、オフ駆動状態「パワー半導体素子」のチャネルにも電流が流れること、及び、「ローサイドスイッチ用のパワー半導体素子102」はオフ状態で横切る方向への電圧を阻止していることは、当業者には明らかである。
したがって、本件の発明の詳細な説明の「ダイオードモード」に関する記載(段落【0015】の「 図5bは、・・・(中略)・・・電流がこの方向に素子82を流れる場合、素子82のゲート端子及びソース端子は、何れも0Vであるので、素子82は、事実上、ダイオードとして機能し、これを「ダイオードモード」と呼ぶ。」との記載)を考慮すれば、刊行物1発明の「還流モード」は、本件発明10の「前記第2のトランジスタをオフバイアスに変更し、前記第1のトランジスタをダイオードモードで動作させ、前記第1のトランジスタの前記チャネルを介して還流電流を第2の方向に導通させ、前記第2のトランジスタに第2の電圧を阻止させるステップ」に相当する。

キ.刊行物1発明の「半導体回路を動作させる方法」は本件発明の「回路を動作させる方法」に相当する。

したがって、本件発明10と刊行物1発明との一致点・相違点は次のとおりである。

〈一致点〉
「誘導成分と、ゲートをただ1つ有する第1のトランジスタと、ゲートをただ1つ有する第2のトランジスタとを有する回路であって、前記第1のトランジスタはチャネルを有し、前記誘導成分は、前記第1のトランジスタと第2のトランジスタとの間に接続され、前記第1のトランジスタは、電圧源に接続され、前記第2のトランジスタは、グラウンドに接続されている回路を動作させる方法において、
前記第1のトランジスタをオフにバイアスし、前記第2のトランジスタをオンにバイアスし、前記誘導成分及び前記第2のトランジスタを介して電流を流すステップであり、前記第1のトランジスタは第1の方向の第1の電圧を阻止するステップと、
前記第2のトランジスタをオフバイアスに変更し、前記第1のトランジスタをダイオードモードで動作させ、前記第1のトランジスタの前記チャネルを介して還流電流を第2の方向に導通させ、前記第2のトランジスタに第2の電圧を阻止させるステップと
を有する方法。」

〈相違点1〉
本件発明1では、「前記第1のトランジスタはチャネルを有するが、前記チャネルに対して逆並列の寄生ダイオードを有して」いないのに対して、刊行物1発明では、「パワー半導体素子102」は、チャネルに対して逆並列の寄生ダイオードを有していないとは特定されていない点。

〈相違点2〉
本件発明1は、「前記第2のトランジスタをオフバイアスに変更した後に、前記第1のトランジスタをオンバイアスに変更するステップであり、前記還流電流は前記第1のトランジスタの前記チャネルを介して前記第2の方向に流れ続けるステップ」を有するのに対して、刊行物1発明は、そのようなステップを有するものではない点。

(2)判断
〈相違点1〉及び〈相違点2〉について検討する。
ア.本件発明10の上記相違点1及び2に係る構成は、実質的に、第1のトランジスタと第2のトランジスタを入れ換えた、本件発明1の相違点1及び2に係る構成と同一である。

イ.したがって、上記「第4.2.(2)」の本件発明1についての判断と同様に、刊行物1-刊行物5の記載より、本件発明10の上記相違点2に係る構成とすることが、当業者が容易になし得ることであるとはいえない。
よって、本件発明10は、当業者が刊行物1-刊行物5に記載された発明に基づいて容易に発明をすることができたとはいえない。

5.本件発明11-16について
本件発明11-16は、本件発明10を直接又は間接的に引用し、本件発明10をさらに限定したものであるので、本件発明10と同じ理由により、当業者が刊行物1-刊行物5に記載された発明に基づいて容易に発明をすることができたとはいえない。

6.本件発明24について
(1)対比
本件発明24と、刊行物1’発明とを対比する。
ア.刊行物1’発明の「半導体回路」は、「ゲートをただ1つ有するパワー半導体素子101、102」を使用し、「パワー半導体素子」は、「nチャネル型の接合FETを使用」するものであるから、刊行物1’発明の「半導体回路」は、本件発明24の「ただ1つのゲート端子と、ソース端子と、ドレイン端子と、チャネルとを有するトランジスタを含む回路」に相当する。

イ.刊行物1’発明の「パワー半導体素子」は、「nチャネル型の接合FETを使用」するものであるから、本件発明24の「前記トランジスタはチャネルを有し、前記チャネルに逆並列の寄生ダイオードを有しないものであ」ることと、「前記トランジスタはチャネルを有」する点では共通するといえる。

ウ.刊行物1の上記「1.(1)」の摘記事項アにある「誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになる」なる記載、刊行物1の上記「1.(1)」の摘記事項イにある「前記パワーFETがオフ駆動状態のときに前記パワー半導体FETのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるFET電流の成分の方が大きくなるようにした」なる記載を考慮すれば、刊行物1’発明が「ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもFET電流が流れ、このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができ」るという構成より、刊行物1’発明の「還流モード」は、オフ駆動状態「パワー半導体素子」のチャネルにも電流が流れるモードであることは、当業者には明らかである。
したがって、刊行物1’発明の「還流モード」は、本件発明24の「前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの閾値電圧より高い電圧でバイアスされている場合と、前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合の両方で、前記トランジスタは、前記チャネルを介して第1の方向に実質的な電流を流すよう構成されている」ことと、「前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合に、前記トランジスタは、前記チャネルを介して第1の方向に実質的な電流を流すよう構成されている」点で共通するといえる。

したがって、本件発明24と刊行物1’発明との一致点・相違点は次のとおりである。

〈一致点〉
「ただ1つのゲート端子と、ソース端子と、ドレイン端子と、チャネルとを有するトランジスタを含む回路において、前記トランジスタはチャネルを有するものであり、
前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合に、前記トランジスタは、前記チャネルを介して第1の方向に実質的な電流を流すよう構成されている、回路。」

〈相違点1〉
本件発明24では、「前記トランジスタはチャネルを有し、前記チャネルに逆並列の寄生ダイオードを有しないもの」であるのに対して、刊行物1’発明では、「パワー半導体素子」は、チャネルに対して逆並列の寄生ダイオードを有していないとは特定されていない点。

〈相違点2〉
本件発明24は、「前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの閾値電圧より高い電圧でバイアスされている場合と、前記ただ1つのゲート端子が前記ソース端子に対して前記トランジスタの前記閾値電圧より低い電圧でバイアスされている場合の両方で、前記トランジスタは、前記チャネルを介して第1の方向に実質的な電流を流すよう構成されている」のに対して、刊行物1’発明は、そのように構成されたものではない点。

(2)判断
〈相違点1〉及び〈相違点2〉について検討する。
ア.本件発明24の相違点1に係る構成は、本件発明1の相違点1に係る構成と、実質的に同一のものである。

イ.本件発明24の相違点2に係る構成は、要するに、ゲート端子がソース端子に対してトランジスタの閾値電圧より高い電圧でバイアスされている場合および低い電圧でバイアスされている場合の両方で、チャネルを介して同一方向へ電流を流す構成であるが、当該構成は、本件発明1の相違点2に係る構成のうち「第2のトランジスタをオンバイアスに変更するステップであり、前記電流は前記第2のトランジスタの前記チャネルを介して前記第2の方向に流れ続ける」構成と、実質的に同一のものである。

ウ.したがって上記「第4.2.(2)」の本件発明1についての判断と同様に、刊行物1-刊行物5の記載より、本件発明24の上記相違点2に係る構成とすることが、当業者が容易になし得ることであるとはいえない。
よって、本件発明24は、当業者が刊行物1-刊行物5に記載された発明に基づいて容易に発明をすることができたとはいえない。

7.本件発明25-28について
本件発明25-28は、本件発明24を直接又は間接的に引用し、本件発明24をさらに限定したものであるので、本件発明24と同じ理由により、当業者が刊行物1-刊行物5に記載された発明に基づいて容易に発明をすることができたとはいえない。

(4)小括
以上のとおり、本件特許発明1-16,24-28は、刊行物1-刊行物5の発明に基づいて、当業者が容易に発明をすることができたとはいえないから、その特許は、特許法第29条第2項の規定に違反してなされたものでない。

第5.むすび
したがって、特許異議申立ての理由及び証拠によっては、請求項1-16、24-28に係る特許を取り消すことはできない。
また、他に請求項1-16、24-28に係る特許を取り消すべき理由を発見しない。
よって、結論のとおり決定する。
 
異議決定日 2018-12-18 
出願番号 特願2014-219833(P2014-219833)
審決分類 P 1 652・ 121- Y (H02M)
最終処分 維持  
前審関与審査官 河村 勝也  
特許庁審判長 千葉 輝久
特許庁審判官 山田 正文
稲葉 和生
登録日 2018-03-30 
登録番号 特許第6314073号(P6314073)
権利者 トランスフォーム インコーポレーテッド
発明の名称 回路を動作させる方法及び回路  
代理人 松丸 秀和  
代理人 平木 祐輔  
代理人 渡辺 敏章  
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