• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1349925
審判番号 不服2018-7752  
総通号数 233 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-05-31 
種別 拒絶査定不服の審決 
審判請求日 2018-06-05 
確定日 2019-04-02 
事件の表示 特願2014-126260「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成28年 1月12日出願公開,特開2016- 4966,請求項の数(7)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年6月19日の出願であって,平成29年9月22日付け拒絶理由通知に応答して同年11月27日に意見書,手続補正書が提出されたが,平成30年2月26日付けで拒絶査定(以下「原査定」という。)がなされ,これに対して,同年6月5日に拒絶査定不服審判の請求がなされると同時に手続補正書(以下,この手続補正書による手続補正を「本件補正」という。)が提出された。

第2 原査定の概要
原査定の概要は次のとおりである。
本願請求項1-7に係る発明は,本願出願前に頒布された以下の引用文献1-3に記載され又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,本願出願前にその発明の属する技術の分野における通常の知識を有する者(以下「当業者」という。)が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2013-247252号公報
2.国際公開第2013/080641号
3.国際公開第2011/135995号

第3 本件補正について
本件補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
本件補正による請求項1,6に発明特定事項を追加する補正は,出願当初明細書段落【0027】,【0030】,【図2A】-【図2C】の記載からみて,新規事項を追加するものではなく,特許請求の範囲の減縮を目的とするものである。
そして,下記第4ないし第6までに示すように,補正後の請求項1-7に係る発明は,独立特許要件を満たすものである。
また,本件補正による,明細書段落【0014】及び【0019】についての補正は,上記と同様新規事項を追加するものではない。

第4 本願発明
本願請求項1ないし7に係る発明(以下,それぞれ「本願発明1」ないし「本願発明7」という。)は,平成30年6月5日付けの手続補正で補正された特許請求の範囲の請求項1ないし7に記載された事項により特定されるものであるところ,その本願発明1は,その請求項1に記載された事項により特定される次のとおりのものである。
「【請求項1】
シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第1導電型の半導体基板と,
前記半導体基板上に形成された,シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり,かつ前記半導体基板よりも不純物濃度の低い第1導電型の半導体堆積膜と,
前記半導体堆積膜の表面層に選択的に形成された第2導電型の半導体層と,
前記半導体堆積膜と前記半導体層の上に形成された,前記半導体層よりも不純物濃度の低い第2導電型のベース層と,
前記ベース層の表面層に選択的に形成された第1導電型のソース領域と,
前記ベース層に形成された,前記ベース層よりも不純物濃度の高い第2導電型のコンタクト領域と,
表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第1導電型のウェル領域と,
前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と,
前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と,
前記半導体基板の裏面に設けられたドレイン電極と,
を備え,
前記半導体層の平面形状が方形で周期的に配置され,前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し,複数の該連結した前記半導体層が離間して配置され,隣り合う前記半導体層の辺は平行であり,
前記ベース層,前記ソース領域と前記コンタクト領域が複数のセルに分かれ,異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し,前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする半導体装置。」

第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1(特開2013-247252号公報,平成25年12月9日出願公開)には,図面とともに次の事項が記載されている(下線は当審で付与した。以下同じ。)。
「【特許請求の範囲】
【請求項1】
半導体基板内部に半導体装置構造が作り込まれ,前記半導体装置構造に電気的接触をとるための電極と,外部から前記電極と電気的接触をとるための電極パッドとを備え,前記電極パッドの下部の前記半導体基板にも前記半導体装置構造が作成された炭化珪素半導体装置であって,
前記半導体装置構造は,
第1導電型の半導体基板と,前記半導体基板上に形成された低不純物濃度の第1導電型の半導体層と,前記第1導電型の半導体層に選択的に形成された高不純物濃度の第2導電型の半導体層と,前記第2導電型の半導体層の表面に形成された低不純物濃度の第2導電型のベース層と,前記ベース層の表面層に選択的に形成された第1導電型のソース領域と,表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように形成された第1導電型のウェル領域と,前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極とを具備し,
異なるセルのそれぞれの前記第2導電型の半導体層の一部同士が,前記ウェル領域の下の領域で互いに結合されていることを特徴とする炭化珪素半導体装置。
【請求項2】
前記電極パッドがゲートパッドであることを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項3】
前記第1導電型の半導体基板の結晶学的面指数は(000-1)面に対して平行な面もしくは10度以内に傾いた面であることを特徴とする請求項1または2に記載の炭化珪素半導体装置。
【請求項4】
前記第1導電型の半導体基板の結晶学的面指数は(0001)面に対して平行な面もしくは10度以内に傾いた面であることを特徴とする請求項1または2に記載の炭化珪素半導体装置。
【請求項5】
前記ゲートパッド部分の前記ソース領域が前記ウェル領域によって,前記ゲートパッドの部分以外の前記半導体装置構造のソース領域と電気的に結合されていることを特徴とする請求項1?4のいずれか一つに記載の炭化珪素半導体装置。
【請求項6】
前記ソース領域が第2導電型領域に挟まれてなることを特徴とする請求項5に記載の炭化珪素半導体装置。
【請求項7】
前記ゲートパッド部分の前記ソース領域が直線状に形成されたことを特徴とする請求項5に記載の炭化珪素半導体装置。
【請求項8】
前記ゲートパッド部分の前記ソース領域が多角形の網の目状に形成されたことを特徴とする請求項5に記載の炭化珪素半導体装置。
【請求項9】
第1導電型の半導体基板と,前記半導体基板上に形成された低不純物濃度の第1導電型の半導体層と,前記第1導電型の半導体層に選択的に形成された高不純物濃度の第2導電型の半導体層と,前記第2導電型の半導体層の表面に形成された低不純物濃度の第2導電型のベース層と,前記ベース層の表面層に選択的に形成された第1導電型のソース領域と,表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように形成された第1導電型のウェル領域と,前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極と,を具備し,異なるセルのそれぞれの前記第2導電型の半導体層の一部同士が,前記ウェル領域の下の領域で互いに結合された炭化珪素半導体装置であって,
前記半導体基板上に前記第1導電型の半導体層をエピタキシャル成長により形成し,
前記第1導電型の半導体層の表面に前記第2導電型の半導体層をイオン注入法により選択的に形成し,
前記第1導電型の半導体層と前記第2導電型の半導体層の上に,前記ベース層をエピタキシャル成長法により形成し,
前記ベース層の表面層に前記ソース領域と,表面から前記ベース層を貫通して前記第1導電型の半導体層に達する前記ウェル領域とをイオン注入法により選択的に形成した
ことを特徴とする炭化珪素半導体装置の製造方法。」
「【発明の詳細な説明】
【技術分野】
【0001】
本発明は,ワイドバンドギャップ材料のひとつである炭化珪素を半導体として用い高耐圧大電流を制御する炭化珪素半導体装置およびその製造方法に関する。」
「【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら,SiCは,半導体の破壊電界強度がシリコン素子に比べて10倍高くなることから,特に,高電圧印加時の酸化膜への電界の負荷もシリコン素子に比べて大きくなる。このため,シリコンパワーデバイスでは酸化膜に大きな電界が加わる前にシリコンの破壊電界強度に達するために問題にならなかったことがSiCでは新たに生じる。すなわち,SiCでは大きな電界が加わることにより,酸化膜が破壊されることが問題となる。図12に示すSiC-MOSFETのゲート酸化膜106に大きな電界強度が印加されることとなり,ゲート酸化膜106が破壊されると信頼性に大きな問題が生じる。これは,SiC-MOSFETだけでなく,SiC-IGBTでも同様である。
【0012】
また,上述したゲートパッド下の素子は,ゲートパッドと素子外部を接続する際に損傷を受けやすいことから,低オン抵抗化のための構造は具体化されていない。
【0013】
本発明は,上記課題に鑑み,高電圧印加時においても,ゲート酸化膜が破壊されることがなく信頼性を有し,低オン抵抗を有する炭化珪素半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
<<途中省略>>
【0023】
上記構成によれば,ソース・ドレイン間に高電圧を印加しても,n型半導体ウェル領域の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。同様に,n型半導体層ならびにn型半導体ウェル領域の不純物濃度を大きく上げて,オン抵抗を十分下げた場合でも十分な素子耐圧を保持することができる。
【発明の効果】
【0024】
本発明によれば,高電圧印加時においても,ゲート酸化膜が破壊されることがなく信頼性を有し,低オン抵抗化できるという効果を奏する。」
「【発明を実施するための形態】
【0026】
以下に添付図面を参照して,この発明にかかる炭化珪素半導体装置およびその製造方法の好適な実施例を詳細に説明する。
【0027】
(実施例1)
図1は,本発明の第1実施例のSiC-MOSFETの製造工程を示す断面図である。図1の(a)はp^(+)層が結合していない部分の断面図,(b)は,p^(+)層が結合している部分の断面図である。
【0028】
本実施例では,縦型プレーナーゲートMOSFETとして,半導体材料として炭化珪素素(SiC)を用い,素子耐圧1200VのMOSFETを示している。はじめに,(1)に示すように,n^(+)(第1導電型)のSiC半導体基板1を用意する。IGBTの場合には,p^(+)の半導体基板1を用いる。ここでは,不純物として窒素を2×10^(19)cm^(-3)程度含む低抵抗のSiC半導体基板1とした。このn^(+)型半導体基板1の結晶学的面指数が(000-1)面に対して,4度傾いた面の上に,窒素を1.8×10^(16)cm^(-3)程度含むn^(-)型(第1導電型)のSiC層2を10μm程度エピタキシャル成長により積層する。
【0029】
次に,(2)に示すように,SiC層2の上に幅13μmで深さ0.5μmの第2導電型のp^(+)層3をイオン注入法により形成する。その際のイオンは,例えばアルミニウムを用いる。また,不純物濃度は,1.0×10^(18)cm^(-3)となるようにドーズ量を設定した。その際,後述する第1導電型のn打ち返し層6の下でp^(+)層3の一部を他のセル20との間で互いに結合するようにする(図1(b)の(4)参照,および平面図は図2参照)。また,p^(+)層3間において結合していない箇所の距離は2μmとした。
【0030】
その後,(3)に示すように,第2導電型のpベース層4をエピタキシャル成長法により0.5μm厚で前記p^(+)層3ならびにn^(-)型のSiC層2上に形成する。その際の不純物は,アルミニウムとし,不純物濃度は2.0×10^(16)cm^(-3)となるようにした。
【0031】
その後,(4)に示すように,n打ち返し層6として,窒素イオンが5.0×10^(16)cm^(-3),深さ1.5μm,幅2.0μmになるように選択的に注入する。そして,(5)に示すように,pベース層4内に第1導電型のn^(+)ソース層7と,第2導電型のp^(+)コンタクト層8を選択的に形成する。
【0032】
その後,活性化アニールを実施する。熱処理温度・時間は1620℃・2分である。これにより,(6)に示すように,ゲート酸化膜を100nmの厚さで熱酸化により形成し,水素雰囲気中にて1000℃付近でアニールする。そして,リンがドープされた多結晶シリコン層をゲート酸化膜上にゲート電極9として形成し,パターニングする。
【0033】
この後,(7)に示すように,層間絶縁膜10としてリンガラスを1.0μm厚で成膜後,パターニングしてから熱処理する。また,1%シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ5μmで成膜し,表面電極(ソース電極)11を形成する。素子裏面にはニッケルを成膜し970℃で熱処理後,チタン,ニッケル,金からなる裏面電極12を成膜した。この後,保護膜を表面に付加して素子は完成する。
【0034】
図2は,本発明の第1実施例のSiC-MOSFETのp^(+)層とセルの配置を表す平面図である。図2の例では,n打ち返し層6の下でp^(+)層3の各角部から他のセル20の角部に向けて互いに結合部3aにより結合している。図2の例では,各セル20を6角形セルパターンにて作成した。これに限らず,各セル20を4角形セルとしてもよい。
【0035】
図3は,本発明の各実施例により作成したSiC-MOSFETの電気特性の測定結果を示す図表である。本発明の実施例のチップサイズは3mm角であり,活性面積は5.27mm^(2)であり,定格電流は25Aである。オン抵抗(RonA)は2.8mΩcm^(2)と十分低い値を示し,初期の素子耐圧も1450Vとなり,1200V素子として十分良好な特性を示している。
【0036】
また,比較例(従来技術)として,p^(+)層3同士をまったく結合させないようにして作成したSiC-MOSFETを測定した。この比較例の場合,オン抵抗は,同等の2.8mΩcm^(2)と十分低い値を示したが,ソース・ドレイン間に880Vを印加したところで,ゲート酸化膜が破壊した。このことから,本発明は十分な素子耐圧を維持しながら,極めて小さいオン抵抗を示していることが分かる。
【0037】
図4は,実施例1と比較例の素子耐圧およびn打ち返し層の幅を変えた時の素子耐圧の実測結果を示す図表である。比較例は,上述したように,p^(+)層3をセル間で全く結合させないSiC-MOSFETである。素子の各層の濃度厚さは上述のとおりである。その結果,本発明の実施例1の方が,1200Vデバイスとして十分な耐圧特性である1400V以上の高耐圧特性を実現していることが分かる。なお,オン抵抗は実施例1および比較例共に同一であり,実施例1のようにゲートパッド下にセルを作り込むことは,オン抵抗低減に効果があることが分かった。
【0038】
比較例のSiC-MOSFETで本実施例1と同等の1400V以上の高耐圧特性を満足させるには,p^(+)層3の間の距離を1.0μm以下にし,かつn打ち返し層6の打ち返し濃度を5分の1まで低減させなくてはならないことが分かった。また,この条件の比較例におけるオン抵抗は10.8mΩcm^(2)と極めて高い値を示した。これにより,本発明は,比較例に比してオン抵抗が小さく,同時に素子耐圧特性を高めることができる。」

ア 引用文献1の図面の【図1】には,ソース電極11が,pベース層4内の,第2導電型のp^(+)コンタクト層8と第1導電型のn^(+)ソース層7との表面に共通に接触していることが示されている。

イ 引用文献1の図面の【図2】には,各セル20が6角形セルパターンであり,各セル20が,第2導電型のpベース層4,第1導電型のn^(+)ソース層7,第2導電型のp^(+)コンタクト層8とが複数のセルに分かれており,異なるセル20のpベース層4同士の間に,n打ち返し層6を有し,pベース層4の周囲がn打ち返し層6で取り囲まれていることが示されている。

ウ 引用文献1の図面の【図4】には,p^(+)層間隔(μm)が拡がっていくに従い,実施例では素子耐圧(V)が維持されるのに対して,比較例においては素子耐圧が下がっていくグラフが示されている。

エ 本願明細書の段落【0024】にもあるように,炭化珪素半導体装置の技術分野において,「本明細書および添付図面においては,nまたはpを冠記した層や領域では,それぞれ電子または正孔が多数キャリアであることを意味する。また,nやpに付す+および-は,それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する」ことは技術常識である。

(2)引用発明
したがって,上記引用文献1には次の発明(以下「引用発明」という。)が記載されていると認められる。
「半導体基板内部に半導体装置構造が作り込まれ,前記半導体装置構造に電気的接触をとるための電極と,外部から前記電極と電気的接触をとるための電極パッドとを備え,前記電極パッドの下部の前記半導体基板にも前記半導体装置構造が作成された炭化珪素半導体装置であって,
前記半導体装置構造は,
第1導電型の半導体基板と,前記半導体基板上に形成された低不純物濃度の第1導電型の半導体層と,前記第1導電型の半導体層に選択的に形成された高不純物濃度の第2導電型の半導体層と,前記第2導電型の半導体層の表面に形成された低不純物濃度の第2導電型のベース層と,前記ベース層の表面層に選択的に形成された第1導電型のソース領域と,表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように形成された第1導電型のウェル領域と,前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極とを具備し,
異なるセルのそれぞれの前記第2導電型の半導体層の一部同士が,前記ウェル領域の下の領域で互いに結合されており,
ここで,第1導電型の半導体基板は,不純物として窒素を2×10^(19)cm^(-3)程度含む低抵抗のn^(+)(第1導電型)のSiC半導体基板であり,
前記半導体基板上に形成された低不純物濃度の第1導電型の半導体層は,窒素を1.8×10^(16)cm^(-3)程度含むn^(-)型(第1導電型)のSiC層であり,
前記第1導電型の半導体層に選択的に形成された高不純物濃度の第2導電型の半導体層は,イオンとして,アルミニウムを用い,その不純物濃度は,1.0×10^(18)cm^(-3)となるようにドーズ量を設定したイオン注入法により形成された第2導電型のp^(+)層であり,
前記第2導電型の半導体層の表面に形成された低不純物濃度の第2導電型のベース層は,不純物は,アルミニウムとし,不純物濃度は2.0×10^(16)cm^(-3)となるようにした第2導電型のpベース層であり,
前記ベース層の表面層に選択的に形成された第1導電型のソース領域は,第1導電型のn^(+)ソース層であり,
表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように形成された第1導電型のウェル領域は,窒素イオンが5.0×10^(16)cm^(-3)になるように選択的に注入されたn打ち返し層であり,
前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極は,ゲート酸化膜上のゲート電極であり,
pベース層内に,第2導電型のp^(+)コンタクト層が選択的に形成され,第2導電型のpベース層よりも不純物濃度が高いこと,
ソース電極が,pベース層内の,第2導電型のp^(+)コンタクト層と第1導電型のn^(+)ソース層との表面に共通に接触していること,
素子裏面には裏面電極があること,
n打ち返し層の下でp^(+)層の各角部から他のセルの角部に向けて互いに結合部により結合しており,ここで,各セルを4角形セルとしてもよいこと,
各セルが,第2導電型のpベース層,第1導電型のn^(+)ソース層,第2導電型のp^(+)コンタクト層とが複数のセルに分かれており,異なるセルのpベース層同士の間に,n打ち返し層を有し,pベース層の周囲がn打ち返し層で取り囲まれていること,
を特徴とする炭化珪素半導体装置。」

2 引用文献2について
また,原査定の拒絶の理由に引用された引用文献2(国際公開第2013/080641号,2013年6月6日国際公開)には,図面とともに次の事項が記載されている。
「[0056] <平面構造2>
図5は,本発明の縦型MOSFETの活性領域を主面側から見た平面模式図である。簡単のために,ウェル領域30およびソース領域40に着目し,周辺の構成については図示を省略する。
[0057] 図5に示す構造では,図3に示した場合と同様に,ウェル領域Aに対して横の並び方向で隣接するウェル領域Bは,y軸方向に長さLoyだけずれて配置されており,ウェル領域Aに対して縦の並び方向で隣接するウェル領域Cは,x軸方向に長さLoxだけずれて配置されている。図3と異なる点は,長さLoxまたは長さLoyのいずれか,またはその両方が図3における場合より大きいため,ウェル領域Bとウェル領域Cとが互いに重なっており,それぞれのウェル領域の形状が四角形状ではなくなっている点である。これは,ウェル領域Bとウェル領域Cとが重なり,それらの論理和の領域を繋げたウェル領域とすることで実現される。ユニットセルの境界は図示のとおりとなる(図5におけるR)。
[0058] 図6に,図5に示したユニットセルの形状を簡易化したものを示す。図6の場合では,図4の場合に比べ,差し引く直角三角形の面積が大きくなることから,さらにユニットセルを小さくすることができる。チャネル幅はそのままであるから,チャネル幅密度は大きくなる。
[0059] また図5に示すように,隣接するウェル領域30からの距離が最も遠くなるJFET領域上の点Yは,碁盤目配置における点Yよりも,最も近いウェル領域30までの距離が小さくなる(より具体的には後述する)。よって,オフ状態においてゲート絶縁膜50にかかる電界強度の最大値は小さくなり,高い信頼性を得ることができる。
[0060] 以上より,本実施の形態に示すセル配置を用いることで,チャネル幅密度の増加と,信頼性の向上を同時に得ることができる。」
すなわち,引用文献2には,平面視で,四角形状のウェル領域同士を互いに重ね合わせるという技術的事項が記載されている。

3 引用文献3について
また,原査定の拒絶の理由に引用された引用文献3(国際公開第2011/135995号,2011年11月3日国際公開)には,図面とともに次の事項が記載されている。
「[0067] 本発明の特徴的な点は,図22?図25に図示したように,第1ウェル領域41を第2ウェル領域43によって接続することで,帰還容量の低減やゲート絶縁膜30への高電界印加抑止による信頼性向上,さらには,ボディーダイオードの接合面積増加による順方向電流の増加などの効果を奏することである。さらに,図4,図5や図15に示すように,第2ウェル領域43がドリフト層21の最表面に存在していないことで,オン抵抗の大きな増大を生じさせること無く帰還容量の低減を行えることである。
[0068] 図22?図25に示す第2ウェル領域43がドリフト層21の最表面まで延在していると,第1ウェル領域41とソース領域80及びJFET領域によって表面に形成されるチャネルの一部を第2導電型領域で閉塞してしまうことで,単位セル面積当たりのチャネル幅を減少させ,更には,JFET領域にオン動作時にゲート電界によって誘起されるキャリアの生成領域を奪うことで,オン抵抗を増加させる。」
すなわち,引用文献3には,ドリフト層の最表面に存在しない,第2ウェル領域によって,第1ウェル領域を接続するという技術的事項が記載されている。

第6 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。
ア 引用発明における「炭化珪素半導体」,「第1導電型」,「第2導電型」は,本願発明1の「シリコンよりもバンドギャップが広いワイドバンドギャップ半導体」,「第1導電型」,「第2導電型」に相当するので,引用発明の「第1導電型の半導体基板」である「不純物として窒素を2×10^(19)cm^(-3)程度含む低抵抗のn^(+)(第1導電型)のSiC半導体基板」,「窒素を1.8×10^(16)cm^(-3)程度含むn^(-)型(第1導電型)のSiC層」である「半導体基板上に形成された低不純物濃度の第1導電型の半導体層」,「前記第1導電型の半導体層に選択的に形成された高不純物濃度の第2導電型の半導体層」,「前記第2導電型の半導体層の表面に形成された低不純物濃度の第2導電型のベース層」,「前記ベース層の表面層に選択的に形成された第1導電型のソース領域」,「第2導電型のpベース層よりも不純物濃度が高い」「pベース層内に」「選択的に形成され」た「第2導電型のp^(+)コンタクト層」,「表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように形成された第1導電型のウェル領域」,「ゲート酸化膜上のゲート電極」である「前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極」,「pベース層内の,第2導電型のp^(+)コンタクト層と第1導電型のn^(+)ソース層との表面に共通に接触している」「ソース電極」,「炭化珪素半導体装置」は,それぞれ,本願発明1の「第1導電型の半導体基板」,「第1導電型の半導体堆積膜」,「第2導電型の半導体層」,「第2導電型のベース層」,「第1導電型のソース領域」,「コンタクト領域」,「第1導電型のウェル領域」,「ゲート電極層」,「ソース電極」,「半導体装置」に相当する。
イ 引用発明の「素子裏面」は半導体基板の裏面であることから,引用発明の「裏面電極」は,本願発明1の「ドレイン電極」に相当する。
ウ 引用発明において,「各セルを4角形セルとしてもよ」く,「p^(+)層の各角部から他のセルの角部に向けて互いに結合部により結合して」いることから,引用発明の「n打ち返し層の下でp^(+)層の各角部から他のセルの角部に向けて互いに結合部により結合しており,ここで,各セルを4角形セルとしてもよいこと」は,本願発明1の「前記半導体層の平面形状が方形で周期的に配置され,前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し,複数の該連結した前記半導体層が離間して配置され,隣り合う前記半導体層の辺は平行であ」ることとの間で,「前記半導体層の平面形状が方形」「に配置され,前記半導体層の」「角部」「で隣接する前記半導体層と連結」「して配置され」ている点で共通する。
エ また,引用発明の「各セルが,第2導電型のpベース層,第1導電型のn^(+)ソース層,第2導電型のp^(+)コンタクト層とが複数のセルに分かれており,異なるセルのpベース層同士の間に,n打ち返し層を有し,pベース層の周囲がn打ち返し層で取り囲まれている」ことは,本願発明1の「前記ベース層,前記ソース領域と前記コンタクト領域が複数のセルに分かれ,異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し,前記ベース層の周囲が前記ウェル領域で取り囲まれること」に相当する。

したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。
(一致点)
「シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第1導電型の半導体基板と,
前記半導体基板上に形成された,シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり,かつ前記半導体基板よりも不純物濃度の低い第1導電型の半導体堆積膜と,
前記半導体堆積膜の表面層に選択的に形成された第2導電型の半導体層と,
前記半導体堆積膜と前記半導体層の上に形成された,前記半導体層よりも不純物濃度の低い第2導電型のベース層と,
前記ベース層の表面層に選択的に形成された第1導電型のソース領域と,
前記ベース層に形成された,前記ベース層よりも不純物濃度の高い第2導電型のコンタクト領域と,
表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第1導電型のウェル領域と,
前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と,
前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と,
前記半導体基板の裏面に設けられたドレイン電極と,
を備え,
前記半導体層の平面形状が方形に配置され,前記半導体層の角部で隣接する前記半導体層と連結して配置され,
前記ベース層,前記ソース領域と前記コンタクト領域が複数のセルに分かれ,異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し,前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする半導体装置。」

(相違点)
(相違点1)本願発明1においては「前記半導体層の平面形状が方形で周期的に配置され,前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し,複数の該連結した前記半導体層が離間して配置され,隣り合う前記半導体層の辺は平行であ」ると特定されているのに対して,引用発明においては「前記半導体層の平面形状が方形に配置され,前記半導体層の角部で隣接する前記半導体層と連結して配置され」てはいるものの,「半導体層」が「周期的に配置され」ているのか特定されておらず,また,「半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し」てはおらず,また,「複数の該連結した前記半導体層が離間して配置され」てはおらず,また,「隣り合う前記半導体層の辺は平行であ」るのか特定されていない点。

(2)相違点1についての判断
上記第5の1(1)より,引用文献1の段落【0037】,【0038】には,「図4は,実施例1と比較例の素子耐圧およびn打ち返し層の幅を変えた時の素子耐圧の実測結果を示す図表である。比較例は,上述したように,p^(+)層3をセル間で全く結合させないSiC-MOSFETである。素子の各層の濃度厚さは上述のとおりである。その結果,本発明の実施例1の方が,1200Vデバイスとして十分な耐圧特性である1400V以上の高耐圧特性を実現していることが分かる。なお,オン抵抗は実施例1および比較例共に同一であり,実施例1のようにゲートパッド下にセルを作り込むことは,オン抵抗低減に効果があることが分かった。比較例のSiC-MOSFETで本実施例1と同等の1400V以上の高耐圧特性を満足させるには,p^(+)層3の間の距離を1.0μm以下にし,かつn打ち返し層6の打ち返し濃度を5分の1まで低減させなくてはならないことが分かった。また,この条件の比較例におけるオン抵抗は10.8mΩcm^(2)と極めて高い値を示した。これにより,本発明は,比較例に比してオン抵抗が小さく,同時に素子耐圧特性を高めることができる。」と記載され,そして,上記第5の1(1)ウにあるとおり,図4にはp^(+)層間隔(μm)が拡がっていくに従い,実施例では素子耐圧(V)が維持されるのに対して,比較例においては素子耐圧が下がっていくグラフが示されている。
すなわち,引用文献1の実施例1においては,p^(+)層3をセル間で全く結合させないSiC-MOSFETである比較例に対して,「p^(+)層3の間の距離を1.0μm以下に」する必要がなく,「かつn打ち返し層6の打ち返し濃度を5分の1まで低減させ」る必要がないものであり,それにより,「本発明は,比較例に比してオン抵抗が小さく,同時に素子耐圧特性を高めることができる」という効果を奏するものである。
それに対して,比較例においては,「1400V以上の高耐圧特性を満足させるには,p^(+)層3の間の距離を1.0μm以下にし,かつn打ち返し層6の打ち返し濃度を5分の1まで低減させなくてはなら」ず「この条件の比較例におけるオン抵抗は10.8mΩcm^(2)と極めて高い値を示した」とあり,p^(+)層3の間の距離を狭めてしまったがために,「オン抵抗」が高くなってしまうという実験結果が示されている。
そうすると,引用文献2に記載されている技術的事項,すなわち,平面視で,四角形状のウェル領域同士を互いに重ね合わせる(上記第5の2)という技術に接した当業者が,引用発明における4角形セルである第2導電型のp^(+)層3を互いに重ね合わせて,その対向する2箇所の角部のみで連結することを試みるときに,上記比較例との対比で,p^(+)層3の間の距離が狭まった場合に,オン抵抗が極めて高い値になることを当然に想起するものであり,引用文献1に記載された,「低オン抵抗を有する」という目的(上記第5の1(1)【0013】)に反し,引用発明の効果として明記されている「オン抵抗が小さく,同時に素子耐圧特性を高めることができる」点に逆行するものであるために,上記の試み,すなわち,引用発明に引用文献2の技術的事項を採用することに関して阻害要因が存在するといえる。
また,引用文献3にも上記の変更をするための動機付けは存在しない。
したがって,引用発明において,相違点1について本願発明1の構成を採用することは当業者が容易になし得ることとは認められない。

したがって,本願発明1は,当業者であっても,引用発明,引用文献1ないし3に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2 本願発明2ないし5について
本願発明2ないし5は,本願発明1を直接的または間接的に引用するものであるので本願発明1と同じ理由により,当業者であっても,引用発明,引用文献1ないし3に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

3 本願発明6について
本願発明6も,本願発明1の「前記半導体層の平面形状が方形で周期的に配置され,前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し,複数の該連結した前記半導体層が離間して配置され,隣り合う前記半導体層の辺は平行であり」に対応する「前記半導体層の平面形状を方形で周期的に配置し,前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し,複数の該連結した前記半導体層を離間して配置し,隣り合う前記半導体層の辺は平行とし」という構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,引用文献1ないし3に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

4 本願発明7について
本願発明7は,本願発明6を引用するものであるので本願発明6と同じ理由により,当業者であっても,引用発明,引用文献1ないし3に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

第7 原査定について
審判請求時の補正により,本願発明1は「前記半導体層の平面形状が方形で周期的に配置され,前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し,複数の該連結した前記半導体層が離間して配置され,隣り合う前記半導体層の辺は平行であり」という事項を有するものとなり,また,本願発明6は「前記半導体層の平面形状を方形で周期的に配置し,前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し,複数の該連結した前記半導体層を離間して配置し,隣り合う前記半導体層の辺は平行とし」という事項を有するものとなっており,前記第6のとおり,当業者であっても拒絶査定において引用された引用文献1-3に基づいて容易に発明できたものとはいえない。
また,本願発明2ないし7も同様に,前記第6のとおり,当業者であっても拒絶査定において引用された引用文献1-3に基づいて容易に発明できたものとはいえない。
したがって,原査定の理由を維持することはできない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-03-20 
出願番号 特願2014-126260(P2014-126260)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 鈴木 智之綿引 隆正山 旭  
特許庁審判長 深沢 正志
特許庁審判官 梶尾 誠哉
鈴木 和樹
発明の名称 半導体装置および半導体装置の製造方法  
代理人 酒井 昭徳  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ