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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない(前置又は当審拒絶理由) G11C
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) G11C
審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1350253
審判番号 不服2017-4266  
総通号数 233 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-05-31 
種別 拒絶査定不服の審決 
審判請求日 2017-03-07 
確定日 2019-03-29 
事件の表示 特願2014-261218「サイリスタ-を利用したRAMセル」拒絶査定不服審判事件〔平成28年 6月20日出願公開、特開2016-110681〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年12月8日の出願であって,平成28年7月21日付けで拒絶理由の通知がなされ,同年8月16日付けで意見書と手続補正書の提出がなされ,同年11月29日付けで拒絶査定がなされた。これに対して平成29年3月8日付けで拒絶査定不服審判の請求がなされ,当審において,平成30年7月10日付けで拒絶理由の通知がなされ,期間を指定して意見書を提出する機会を与えたが,請求人からは何らの応答もなかったものである。

第2 平成28年8月16日付けの手続補正(以下「本件補正」という。)
本件補正により,特許請求の範囲の【請求項1】及び明細書の【0002】,【0004】,【0005】は,各々次のとおり補正された。
1 本件補正前
(1)特許請求の範囲
「【請求項1】
コンデンサ-等の従来のメモリー素子を使用せず、メモリー素子にサイリスタ素子を使うことで電流モードのメモリー機能を持たせ、抵抗代用のFETで電流-電圧変換を行う事によりスタティック-RAM(以下、S-RAM)より配線を簡素化し、また、センスアンプを使用しない事でダイナミック-RAM(以下、D-RAM)より高速にアクセス出来るようにしたRAMセル。」
(2)明細書
「【0002】
この発明は、コンピューターのメモリーにおいて、コンデンサ-等の従来のメモリー素子を用いず、ゲート電圧で電流を制御できるGTO(GateTurn Off)サイリスタを使用することで電流モードのメモリー機能を持たせ、抵抗によって電流-電圧変換を行い、電圧出力を得られるようにしたものである。」
「【0004】
近年、コンピューターのシステム・クロックは次第に速くなり、CPUがメモリーをアクセスする時にWaitを掛けるのは避けられない状況となっている。それは、D-RAMがメモリーセルからデータを呼び出すのに 60ns?80ns程時間がかかり、この時間がシステム・クロックの一周期の時間より遅いためにこうなるのである。
この発明は、CPUのメモリーへのアクセスにWaitを掛ける為に遅くなる問題点を解決しようとするものである。また、リフレッシュ動作なし、プリチャ-ジタイム無しのためにD-RAMよりも速くアクセス出来るためである。」
「【0005】
この為、この発明においては、CPUのメモリーへのアクセスにおいてWaitを入れないように、メモリーの書き込み、読み出し動作を速くしている。」

2 本件補正後
(1)特許請求の範囲
「【請求項1】
自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のFETに依って電流-電圧変換を行い、しかも、今のCPUのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、S-RAMよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、CPUのメモリーへのデータの入出力に於いて、WAITを入れる事無く、メモリーへの書き込み、読み出し動作を従来のD-RAMよりも高速に出来る様に構成したRAMセル。
サイリスタは高耐圧・高電圧制御用にP型、N型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。
サイリスタと第1のトランジスタと、第2のトランジスタと、第3のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給する第1の配線、I線に接続され、前記サイリスタのゲートは前記第1のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第2のトランジスタのソース又はドレインの一方、及び、前記第3のトランジスタのソース又はドレインの一方に接続され、前記第1のトランジスタのソース又はドレインの他方は、データの読み込み/書き込み用の第2の配線、D線に接続され、前記第1のトランジスタのゲートは読み出し/書き込みの選択に用いる第3の配線、R/W線に接続され、前記第2のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第1のトランジスタのソース又はドレインの一方と接続され、前記第2のトランジスタのゲートは前記第2のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第3のトランジスタのソース又はドレインの他方は接地電位とし、前記第3のトランジスタのゲートは、第2のトランジスタのソース又はドレインの一方及び、第3のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするRAMセル。」
(2)明細書
「【0002】
この発明は、コンピューターのメモリーに於いて、自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のFETに依って電流-電圧変換を行い、しかも、今のCPUのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、S-RAMよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、CPUのメモリーへのデータの入出力に於いて、WAITを入れる事無く、メモリーへの書き込み、読み出し動作を従来のD-RAMよりも高速に出来る様に構成したRAMセル。」
「【0004】
近年、コンピューターのシステム・クロックは次第に速くなり、CPUがメモリーをアクセスする時にWAITを掛けるのは避けられない状況となって来ている。それは、D-RAMのメモリーセルから端子までデータが出力するのに60?80ns程の時間がかかり、このアクセス・タイムがシステム・クロックの一周期の時間より遅い為に、CPUのメモリーアクセスにWAITが入るのである。
この発明は、CPUがメモリーへデータを読み書きする為に、CPUがメモリーにアクセスする毎にWAITを掛ける為に遅くなる問題点を解決しようとする物である。しかも、自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のFETに依って電流-電圧変換を行い、今のCPUのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、S-RAMよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、CPUのメモリーへのデータの入出力に於いて、WAITを入れる事無く、メモリーへの書き込み、読み出し動作を従来のD-RAMよりも高速に出来る様に構成したRAMセル。」
「【0005】
この為、この発明に於いては、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、高電圧制御用のサイリスタを利用して電流モードのメモリー機能を持たせ、抵抗代用のFETに依って電流-電圧変換を行い、しかも、今のCPUのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、S-RAMよりも配線を簡素化し、また、出力電圧が高いので、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、CPUのメモリーへのデータの入出力に於いて、WAITを入れる事無く、メモリーへの書き込み、読み出し動作を従来のD-RAMよりも高速に出来る様に構成したRAMセル。
サイリスタは高耐圧・高電圧制御用にP型、N型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」

第3 本願発明
本願の請求項1に係る発明(以下「本願発明」という。)は,本件補正の特許請求の範囲の請求項1に記載された事項により特定される上記第2の2(1)に記載されたとおりのものである。

第4 当審の拒絶の理由
当審の平成30年7月10日付け拒絶理由通知の理由は,概略,次のとおりのものである。

1 (新規事項)平成28年8月16日付けでした手続補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから、特許法第17条の2第3項に規定する要件を満たしていない。

2 (新規性)この出願の請求項1に係る発明は、その出願前に日本国内又は外国において、頒布された下記の引用文献1に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

3 (進歩性)この出願の請求項1に係る発明は、その出願前に日本国内又は外国において、頒布された下記の引用文献1?3に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

4 (明確性)この出願は,特許請求の範囲の記載が不明なため,特許法第36条第6項第2号に規定する要件を満たしていない。

1 特開2005-222668号公報
2 特開平2-193392号公報
3 特開2007-49113号公報

第5 当審の判断
1 理由1(新規事項)について
(1)特許請求の範囲の請求項1
本件補正により,次の事項が変更または追加された。
ア 「サイリスタ素子」は,「高電圧制御用のサイリスタ」に変更された。
イ 「サイリスタは高耐圧・高電圧制御用にP型、N型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」ことが,新たに追加された。
ウ 「出力電圧が高いので、センス・アンプ等を使用する必要が無」いことが,新たに追加された。
しかしながら,出願当初の特許請求の範囲,明細書,図面(以下「当初明細書等」という)には,「サイリスタ」が「高電圧制御用のサイリスタ」であること,「サイリスタは高耐圧・高電圧制御用にP型、N型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」こと,「出力電圧が高い」ことは,記載されておらず,当初明細書等の記載から自明であるとも言えないから,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入するものである。
(2)明細書
本件補正により,明細書の段落【0002】では,「サイリスタ素子」が「高電圧制御用のサイリスタ」に変更された。段落【0004】では,「出力電圧が高いので、センス・アンプ等を使用する必要が無」いことが新たに追加された。段落【0005】では,「サイリスタは高耐圧・高電圧制御用にP型、N型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」ことが新たに追加された。
しかしながら,上記(1)に記載したように,これらの事項は,出願当初明細書には記載されておらず、当初明細書等の記載から自明であるとも言えないから,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入するものである。
(3)したがって,本件補正は,当初明細書等に記載された事項の範囲内においてするものとはいえず,特許法17条の2第3項に規定する要件を満たしていない。

2 理由2(新規性)について
(1)引用文献1及び引用発明
引用文献1の【特許請求の範囲】の【請求項1】,【発明の詳細な説明】の段落【0001】?【0007】,【図面】の【図1】には,次の事項が記載されている。

「【請求項1】
コンデンサ-等の従来のメモリー素子を使用せず、メモリー素子にサイリスタ素子を使うことで電流モードのメモリー機能を持たせ、抵抗代用のFETで電流-電圧変換を行う事によりスタティック-RAM(以下、S-RAM)より配線を簡素化し、また、センスアンプを使用しない事でダイナミック-RAM(以下、D-RAM)より高速にアクセス出来るようにしたRAMセル。」

「【0001】
この発明はコンピューターのメモリーに関する。
【発明の概要】
【0002】
この発明は、コンピューターのメモリーにおいて、コンデンサ-等の従来のメモリー素子を用いず、ゲート電圧で電流を制御できるGTO(Gate Turn Off)サイリスタを使用することで電流モードのメモリー機能を持たせ、抵抗によって電流-電圧変換を行い、電圧出力を得られるようにしたものである。
【背景技術】
【0003】
コンピュ-タ-のデ-タ処理のスピ-ドはCPUの処理速度によっており、その処理時間の大部分をメモリ-とのデ-タの入出力に取られている。そのメモリ-セルは、D-RAMでのメモリー素子はコンデンサであり、自然放電に対するリフレシュ動作とそのアクセス方法によるセンスアンプの安定化までのプリチャージタイムがメモリーアクセス高速化への問題であった。また、S-RAMでは、メモリー機能がフリップフロップによる結線構造にあり、出力はラインを読むだけで済むのでアクセスは速いのだが、RAMセルの構成素子数が多いのと配線が多少複雑なので占有面積が大きく、また、1ビット当たりのコストもD-RAMよりも大きいので、コスト面からコンピューターへの大量使用は敬遠されていた。
そこで、RAMセルのメモリー素子をサイリスタ素子に変えることでリフレシュ動作とプリチャージタイムにかかる時間を省き、また、S-RAMよりもクロス配線等のRAMセルの配線を簡素化することもできる。
[発明の開示]
【発明が解決しようとする問題点】
【0004】
近年、コンピューターのシステム・クロックは次第に速くなり、CPUがメモリーをアクセスする時にWaitを掛けるのは避けられない状況となっている。それは、D-RAMがメモリーセルからデータを呼び出すのに 60ns?80ns程時間がかかり、この時間がシステム・クロックの一周期の時間より遅いためにこうなるのである。
この発明は、CPUのメモリーへのアクセスにWaitを掛ける為に遅くなる問題点を解決しようとするものである。また、リフレッシュ動作なし、プリチャ-ジタイム無しのためにD-RAMよりも速くアクセス出来るためである。
【問題点を解決するための手段】
【0005】
この為、この発明においては、CPUのメモリーへのアクセスにおいてWaitを入れないように、メモリーの書き込み、読み出し動作を速くしている。
【発明の効果】
【0006】
この発明によりCPUのメモリ-へのアクセスがWait無しで出来るようになり、また、D-RAMのようにリフレシュ動作も必要なく、結果としてCPUは数倍の速さでメモリ-をアクセス出来るようになる。
【図面の簡単な説明】
【0007】
図1が本発明のRAMセルである。
回路図はメモリー機能を持つGTO(Gate Turn Off)サイリスタと電流制限をする抵抗代用のFET、サイリスタのゲ-ト抵抗用のFET、それにメモリ-セルからデ-タの入出力を受け持つトランジスタ(FET)の4チップから構成されている。
このRAMセルに1を書き込むとGTOサイリスタがONとなり、電流を制限する抵抗代用のFETに電圧が発生し、RAMセルのロジックとしては1になる。この1を入出力用のトランジスタ(FET)で読みだす。また、このRAMセルに0を書き込むとGTOサイリスタがOFFとなり、出力線は抵抗代用FETでプル・ダウンされ、RAMセルのロジックとしては0になり、読みだすときはこの0を入出力用のFETで読みだす。電流制限用のFETはディプレッション型を用い、この抵抗値はGTOサイリスタの保持電流と出力レベルに密接な関係がある。さらに、GTOサイリスタに電流を供給するI線が必要となる。しかし、このRAMセルに対しての配線はGTOサイリスタに電流を供給するI線とセルを選択するセレクター線、それにデータを入出力するビット線の3本だけですむ。」


ここで,上記の記載事項について検討する。
引用文献1の明細書には,段落【0003】に「RAMセルのメモリー素子をサイリスタ素子に変えることでリフレシュ動作とプリチャージタイムにかかる時間を省き」,段落【0006】に「この発明によりCPUのメモリ-へのアクセスがWait無しで出来るようになり」と記載されている。
また,引用文献1の図1において,I線に接続されたGTOサイリスタ,D線に接続されたメモリーセルからデータの入出力を受け持つFET,サイリスタのゲート抵抗用のFET,接地電位に接続された電流制限をする抵抗代用のFETをそれぞれ,「サイリスタ」,「第1のトランジスタ」,「第2のトランジスタ」,「第3のトランジスタ」とすると,引用文献1の図1には,
「サイリスタと第1のトランジスタと、第2のトランジスタと、第3のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給するI線に接続され、前記サイリスタのゲートは前記第1のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第2のトランジスタのソース又はドレインの一方、及び、前記第3のトランジスタのソース又はドレインの一方に接続され、前記第1のトランジスタのソース又はドレインの他方は、データの読み込み/書き込み用のD線に接続され、前記第1のトランジスタのゲートは読み出し/書き込みの選択に用いるR/W線に接続され、前記第2のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第1のトランジスタのソース又はドレインの一方と接続され、前記第2のトランジスタのゲートは前記第2のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第3のトランジスタのソース又はドレインの他方は接地電位とし、前記第3のトランジスタのゲートは、第2のトランジスタのソース又はドレインの一方及び、第3のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするRAMセル。」の構成が記載されているといえる。

上記から,引用文献1には,次の発明(以下「引用発明」という。)が記載されているものと認められる。
「コンデンサ-等の従来のメモリー素子を使用せず、メモリー素子にサイリスタ素子を使うことで電流モードのメモリー機能を持たせ、抵抗代用のFETで電流-電圧変換を行う事によりスタティック-RAM(以下、S-RAM)より配線を簡素化し、また、センスアンプを使用しない事でダイナミック-RAM(以下、D-RAM)より高速にアクセス出来,プリチャージタイムにかかる時間を省くことが出来,CPUのメモリ-へのアクセスがWait無しで出来る様に構成したRAMセルであって,
サイリスタと第1のトランジスタと、第2のトランジスタと、第3のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給するI線に接続され、前記サイリスタのゲートは前記第1のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第2のトランジスタのソース又はドレインの一方、及び、前記第3のトランジスタのソース又はドレインの一方に接続され、前記第1のトランジスタのソース又はドレインの他方は、データの読み込み/書き込み用のD線に接続され、前記第1のトランジスタのゲートは読み出し/書き込みの選択に用いるR/W線に接続され、前記第2のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第1のトランジスタのソース又はドレインの一方と接続され、前記第2のトランジスタのゲートは前記第2のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第3のトランジスタのソース又はドレインの他方は接地電位とし、前記第3のトランジスタのゲートは、第2のトランジスタのソース又はドレインの一方及び、第3のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするRAMセル。」

(2)対比
本願発明と引用発明とを対比すると次のことがいえる。

コンデンサーが自然放電する素子であること及びサイリスタがゲート電圧で電流を制御する素子であることは技術常識であり,引用発明ではメモリー素子に「サイリスタ」を用いていることから,本願発明と引用発明は,「自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、サイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ」ている点で共通する。

引用発明は,「センスアンプを使用しない事でダイナミック-RAM(以下、D-RAM)より高速にアクセス出来,プリチャージタイムにかかる時間を省くことが出来,CPUのメモリ-へのアクセスがWait無しで出来る」ものであるから,本願発明と引用発明は,「センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、CPUのメモリーへのデータの入出力に於いて、WAITを入れる事無く、メモリーへの書き込み、読み出し動作を従来のD-RAMよりも高速に出来る様に構成したRAMセル。」である点で共通する。

引用発明のRAMセルは,「CPUのメモリ-へのアクセスがWait無しで出来る」ものであるから,「今のCPUのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成」しているといえる。

そうすると,本願発明は引用発明と次の点で一致し,また相違する。

[一致点]
自然放電性の有るコンデンサー等の従来のメモリー素子を使用せず、電流モードのメモリー機能の有る、ゲート電圧で電流を制御できる、サイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ、抵抗代用のFETに依って電流-電圧変換を行い、しかも、今のCPUのアーキテクチャ・動作に合う様にサイリスタでラムセルを構成し、S-RAMよりも配線を簡素化し、また、センス・アンプ等を使用する必要が無く、プリ・チャージタイムが無くなり、CPUのメモリーへのデータの入出力に於いて、WAITを入れる事無く、メモリーへの書き込み、読み出し動作を従来のD-RAMよりも高速に出来る様に構成したRAMセル。
サイリスタと第1のトランジスタと、第2のトランジスタと、第3のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給する第1の配線、I線に接続され、前記サイリスタのゲートは前記第1のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第2のトランジスタのソース又はドレインの一方、及び、前記第3のトランジスタのソース又はドレインの一方に接続され、前記第1のトランジスタのソース又はドレインの他方は、データの読み込み/書き込み用の第2の配線、D線に接続され、前記第1のトランジスタのゲートは読み出し/書き込みの選択に用いる第3の配線、R/W線に接続され、前記第2のトランジスタのソース又はドレインの他方はサイリスタのゲート及び、第1のトランジスタのソース又はドレインの一方と接続され、前記第2のトランジスタのゲートは前記第2のトランジスタのソース又はドレインの他方に接続されて抵抗の代用となり、前記第3のトランジスタのソース又はドレインの他方は接地電位とし、前記第3のトランジスタのゲートは、第2のトランジスタのソース又はドレインの一方及び、第3のトランジスタのソース又はドレインの一方と接続されて抵抗の代用となる事を特徴とするRAMセル。」

[相違点]
本願発明の「サイリスタ」は,「高電圧制御用のサイリスタ」であり,「サイリスタは高耐圧・高電圧制御用にP型、N型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い。」ものであり,本願発明の「RAMセル」は,「出力電圧が高い」ものであるのに対し,引用発明では「サイリスタ」がどのような用途向けのサイリスタであるか特定されておらず,「RAMセル」が出力電圧の高いものであることが特定されていない点。

(3)判断
本願の出願当初の【特許請求の範囲】には【請求項1】のみが記載され,本願の出願当初の明細書には【発明の詳細な説明】?【0007】のみが記載され,本願の出願当初の【図面】には【図1】のみが記載されているところ,引用文献1の【請求項1】,段落【0001】?【0007】,【図1】のそれぞれの内容は,本願の出願当初の【請求項1】,段落【0001】?段落【0007】,【図1】のそれぞれの内容と同一である。
そして,相違点の構成は,理由1(新規事項)の拒絶理由にも該当するものであるところ,理由1の新規事項の追加には該当しないというのであれば,相違点の構成は引用文献1に記載されているに等しいことになるから,本願発明は,引用文献1に記載された発明である。

3 理由3(進歩性)について
引用文献1には,上記2(1)に記載した引用発明が記載されており,本願発明は上記2(2)に記載した点で引用発明と一致しまた相違する。
そこで,相違点について以下に検討する。
(1)引用文献2および3の記載
引用文献2には,以下の事項が記載されている。
「【0010】
近年、上述した構成のサイリスタをメモリーに用いる素子構成が提案されている。これは、サイリスタのオフ状態を”0“、オン状態を”1“としてメモリー動作させるものである。そして、このような素子を実現するにあたり、メモリーとして用いられるサイリスタのスイッチング速度にさらなる高速化が求められている。
【0011】
そこで本発明は、スイッチング速度、とくにオン状態からオフ状態への高速でのスイッチングが可能なサイリスタ構成の半導体装置を提供すること、さらにはこのような半導体装置の駆動方法および製造方法を提供することを目的とする。」
引用文献3には,以下の事項が記載されている。
「本発明では、メモリセルとして記憶保持用のPNPN素子(いわゆるサイリスタ)、検出用のMOSトランジスタおよび記憶保持電流を制御する電流制御素子(例えば、抵抗)が用いられ、データの読出し時はMOSトランジスタを介して検出電流がPNPN素子に流れる/流れないによってそれぞれ“1”/“0”が検出される。一方、データの書込み時はビット線電位が読出し時より低くなってPNPN素子がオンし、該ビット線電位が読出し時より高くなるとオフし、これらが“1”/“0”の書込み状態に対応する。
したがって、メモリセル面積が従来のフリップフロップ型に比べて半分以下となり、また、データの保持電流は電流制御素子によって小さくなる。さらに、データの読出しはビット線電位の変化でなくPNPN素子におけるNPNトランジスタのコレクタ電位を変えて行っているので、大容量になって多くのセルがビット線に接続されても、大きい読出し電流を実現して高速動作が可能となる。」(公報3頁右上欄14行?左下欄12行)
引用文献2及び3の記載から,
「サイリスタでメモリーを構成すること。」
は,周知技術である。

(2)相違点について
サイリスタでメモリーを構成することは,上記(1)に記載したように周知技術であるところ,一般にメモリーは高速動作が求められるものであるから,電力制御を主用途とするサイリスタをメモリーに用いる際には,電力制御のような高電圧を扱うサイリスタを高速動作を実現出来るように設計することは当業者が容易に想到し得ることであり,また,「センスアンプを使用しない」ものであり,かつ,「メモリーへの書き込み、読み出し動作を従来のD-RAMよりも高速に出来る」ものである引用発明では,RAMセルからの出力電圧を高くする必要があることは,当業者が普通に考えることである。

(3)作用効果について
上記1(3)に記載したように,そもそも,引用文献1の【請求項1】,段落【0001】?【0007】,【図1】のそれぞれの内容は,本願の出願当初の【請求項1】,段落【0001】?段落【0007】,【図1】のそれぞれの内容と同一であるから,本願発明の奏する作用効果は,引用文献1に記載された技術の奏する作用効果から予測される範囲内のものに過ぎず,格別顕著なものということはできない。

4 理由4(明確性)について
請求項1には,「高電圧制御用のサイリスタをメモリー素子として利用する事で電流モードのメモリー機能を持たせ」ることと、「サイリスタは高耐圧・高電圧制御用にP型、N型の半導体層が厚く設計されているので、これを高速スイッチング用に設計し直せば良い」ことが記載されている。
前者の記載から判断すると,「サイリスタ」は「高電圧制御用」に設計されたものであると認められものの,後者の記載から判断すると,「サイリスタ」は「高電圧制御用」に設計されたものを「高速スイッチング用」に設計し直したものであると認められる。
そうすると,請求項1の記載では,「サイリスタ」が「高電圧制御用のサイリスタ」であるのか「高速スイッチング用のサイリスタ」であるのか依然として不明である。

第6 むすび
以上のとおり、本件補正は,特許法17条の2第3項に規定する要件を満たしておらず,また,本願は,特許請求の範囲の記載が特許法第36条第6項2号に規定する要件を満たしていない。
さらに,本願発明は,特許法第29条第1項第3号に該当し、または、特許法第29条第2項の規定により特許を受けることができない。
したがって、本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2019-01-16 
結審通知日 2019-01-22 
審決日 2019-02-06 
出願番号 特願2014-261218(P2014-261218)
審決分類 P 1 8・ 121- WZ (G11C)
P 1 8・ 537- WZ (G11C)
P 1 8・ 113- WZ (G11C)
P 1 8・ 561- WZ (G11C)
最終処分 不成立  
前審関与審査官 後藤 彰  
特許庁審判長 深沢 正志
特許庁審判官 飯田 清司
小田 浩
発明の名称 サイリスタ-を利用したRAMセル  

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