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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1350324
審判番号 不服2017-15302  
総通号数 233 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-05-31 
種別 拒絶査定不服の審決 
審判請求日 2017-10-13 
確定日 2019-04-19 
事件の表示 特願2015-547497「メモリファーストプロセスフロー及び装置」拒絶査定不服審判事件〔平成26年 6月19日国際公開、WO2014/093490、平成27年12月24日国内公表、特表2015-537395、請求項の数(22)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年12月11日(パリ条約による優先権主張外国庁受理2012年12月14日,米国)を国際出願日とする出願であって,平成28年12月9日に手続補正書とともに上申書の提出がなされ,平成29年1月19日付けで拒絶理由の通知がなされ,同年6月5日に意見書及び手続補正書の提出がなされ,同年6月9日付けで拒絶査定がなされた。
これに対して,平成29年10月13日に拒絶査定不服審判の請求がなされ,同年10月19日に手続補正書の提出がなされ,当審において,平成30年10月3日付けで拒絶理由が通知され,平成31年2月14日に意見書及び手続補正書の提出がなされたものである。

第2 本願発明
本願請求項1-22に係る発明(以下、それぞれ「本願発明1」-「本願発明22」という。)は、平成31年2月14日の手続補正書で補正された特許請求の範囲の請求項1-22に記載された事項により特定される発明であり、本願発明1-22は以下のとおりの発明である。

「 【請求項1】
半導体装置であって、
前記半導体装置の第1の領域に配設され、電荷トラップ誘電体に重なるように配設された第1のゲート導体層を含む第1のメモリゲートと、
前記第1の領域に、前記第1のメモリゲートの側壁に隣接して配設された第1の選択ゲートと、
前記第1の領域に、前記第1の選択ゲートに隣接して配設された第2の選択ゲートであって、前記第1の選択ゲートが前記第1のメモリゲートと該第2の選択ゲートの間に配設される、該第2の選択ゲートと、
前記第1のメモリゲートの前記側壁と前記第1の選択ゲートとの間に配設された側壁誘電体と、
前記第1の選択ゲート及び前記第2の選択ゲートの下に配設された誘電体層であって、該誘電体層は、前記側壁誘電体によって、前記電荷トラップ誘電体及び前記第1のメモリゲートから分離されるように配設される、該誘電体層と、
前記半導体装置の第2の領域に配設され、第1の論理ゲート誘電体を含む第1の論理ゲートと、
前記半導体装置の第3の領域に配設され、第2の論理ゲート誘電体を含む第2の論理ゲートと、
を備え、
前記誘電体層、前記第1の論理ゲート誘電体、及び前記第2の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する、
半導体装置。
【請求項2】
前記第1の選択ゲートが第2のゲート導体層を備える、
請求項1の半導体装置。
【請求項3】
前記誘電体層が前記電荷トラップ誘電体と重ならないように配設される、
請求項1の半導体装置。
【請求項4】
前記第2の論理ゲートが前記第1のゲート導体層を備える、
請求項1の半導体装置。
【請求項5】
前記電荷トラップ誘電体が1つ以上の他の電荷トラップ誘電体から電気的に絶縁されている、
請求項1の半導体装置。
【請求項6】
前記電荷トラップ誘電体が窒化物層と誘電体層とを備える、
請求項1の半導体装置。
【請求項7】
前記窒化物層がシリコンリッチ窒化物を備える、
請求項6の半導体装置。
【請求項8】
前記第1の論理ゲートと前記第2の論理ゲートは、異なる幅を有する、
請求項1の半導体装置。
【請求項9】
前記誘電体が前記電荷トラップ誘電体と不連続の窒化物層を備える、
請求項1の半導体装置。
【請求項10】
前記窒化物層が前記電荷トラップ誘電体とは別個の層を備える、
請求項9の半導体装置。
【請求項11】
前記第1の選択ゲート及び前記第2の選択ゲートが前記第2のゲート導体層を備える、
請求項1の半導体装置。
【請求項12】
前記第2の選択ゲートに隣接して配設された第2のメモリゲートをさらに備える、
請求項1の半導体装置。
【請求項13】
前記第2の選択ゲートが前記第2のメモリゲートの側壁上に配設される、
請求項12の半導体装置。
【請求項14】
前記第2のメモリゲートが前記第1のゲート導体層を備える、
請求項12の半導体装置。
【請求項15】
半導体装置であって、
前記半導体装置の第1の領域に配設された第1のメモリゲート、及び、該第1のメモリゲートの側壁上に配設された第1の選択ゲートを有しており、前記第1のメモリゲートが第1の電荷トラップ誘電体に重なるように配設され、側壁誘電体が前記第1のメモリゲートと前記第1の選択ゲートとの間に配設された、第1のメモリセルと、
前記半導体装置の第1の領域に配設された第2のメモリゲート及び第2の選択ゲートを有しており、前記第2の選択ゲートが前記第2のメモリゲートの側壁上に、かつ、前記第1の選択ゲートに隣接して配設され、前記第2のメモリゲートが第2の電荷トラップ誘電体に重なるように配設され、前記第1の選択ゲート及び前記第2の選択ゲートが前記第1のメモリゲートと前記第2のメモリゲートとの間に配設された、 第2のメモリセルと、
前記第1のメモリゲートと前記第2のメモリゲートとの間に、かつ、前記第1の選択ゲート及び前記第2の選択ゲートの下に配設された誘電体層であって、該誘電体層が前記第1の選択ゲート及び前記第2の選択ゲートによって共有されており、かつ、前記側壁誘電体によって該誘電体層が層内における電荷トラップ、及び、前記第1のメモリゲートから分離されている、該誘電体層と、
前記半導体装置の第2の領域に配設され、第1の論理ゲート誘電体を含む第1の論理ゲートと、
前記半導体装置の第3の領域に配設され、第2の論理ゲート誘電体を含む第2の論理ゲートと、
を備え、
前記誘電体層、前記第1の論理ゲート誘電体、及び前記第2の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する、
半導体装置。
【請求項16】
前記第1のメモリゲート及び前記第2のメモリゲートが第1のゲート導体層を備える、
請求項15の半導体装置。
【請求項17】
前記第1の選択ゲート及び前記第2の選択ゲートが第2のゲート導体層を備える、
請求項15の半導体装置。
【請求項18】
前記第1のメモリセル及び前記第2のメモリセルがメモリ領域である前記第1の領域に配設される、
請求項15の半導体装置。
【請求項19】
前記第2の領域及び前記第3の領域は、論理領域を画定する、
請求項15の半導体装置。
【請求項20】
前記第1の論理ゲートと前記第2の論理ゲートは、異なる幅を有する、
請求項15の半導体装置。
【請求項21】
前記第1のメモリゲートと前記第1の選択ゲートとの間に配設された第1の側壁誘電体と、
前記第2のメモリゲートと前記第2の選択ゲートとの間に配設された第2の側壁誘電体と、をさらに備える、
請求項15の半導体装置。
【請求項22】
前記第1の電荷トラップ誘電体及び前記第2の電荷トラップ誘電体が前記誘電体層と重なっていない、
請求項15の半導体装置。」

第3 引用文献、引用発明等
1 引用文献1について
(1)引用文献1の記載事項
原査定の拒絶の理由に引用された引用文献1(特開2011-210969号公報)には、図面とともに次の事項が記載されている。

ア 「【0056】
(実施の形態1)
以下に、本実施の形態1に係る半導体装置について、図1から図10を用いて説明する。
【0057】
図1は、本実施の形態に係る半導体装置のブロック図である。また、図2は、図1におけるメモリセルアレイの一例を示した一部平面図であり、図3から図5はそれぞれ図2におけるA-A’線、B-B’線、C-C’線に沿った一部断面図である。また、図6は、図2のメモリセルアレイに対応する等価回路図である。
【0058】
まず、図1を用いて本実施の形態に係る半導体装置の構成を説明する。本実施の形態の半導体装置Cはロジック部Aとメモリ部Bから構成されている。
【0059】
メモリ部Bは、制御回路1、入出力回路2、アドレスバッファ3、行デコーダ4、列デコーダ5、ベリファイセンスアンプ回路6、高速リードセンスアンプ回路7、書込み回路8、メモリセルアレイ9、および電源回路10などから構成されている。
【0060】
制御回路1は、ロジック部Aから入力される制御用信号を一時的に格納・制御を行う。また、制御回路1はメモリセルアレイ9内のメモリセルのゲート電極の電位の制御を行なう。入出力回路2には、メモリセルアレイ9から読み出しまたはメモリセルアレイ9へ書込むデータやプログラムデータなどの各種データが入出力される。アドレスバッファ3は、ロジック部Aから入力されたアドレスを一時的に格納する。
【0061】
アドレスバッファ3には、行デコーダ4、ならびに列デコーダ5がそれぞれ接続されている。行デコーダ4は、アドレスバッファ3から出力された行アドレスに基づいてデコードを行い、列デコーダ5は、アドレスバッファ3から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路6は、消去/書込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路7は、データリード時に用いられるリード用センスアンプである。
【0062】
書込み回路8は、入出力回路2を介して入力された書込みデータをラッチし、データ書込みの制御を行う。電源回路10は、データ書込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書込み回路に供給する電流トリミング回路11などから構成される。メモリセルアレイ9には、記憶の最小単位であるメモリセルがアレイ状に並べられている。
【0063】
次に、図2を用いて、図1におけるメモリセルアレイの構成を説明する。本実施の形態の半導体装置におけるメモリセルアレイは、メモリゲートMG1と選択ゲートSG1とが並んで配置されている。また、コンタクト配線CL1によって後述するソース領域およびドレイン領域と電気的に接続された配線ML1およびML2がマトリクス状に配置されている。
【0064】
次に、図3を用いて、図2におけるA-A’線に沿った断面構造を説明する。p型およびn型ウェル101が形成されたシリコン基板100上に前記のメモリゲートMG1と選択ゲートSG1が、絶縁膜であるシリコン酸化膜116を介して並んで形成されている。メモリゲートMG1は、半導体基板であるシリコン基板100側から順に、絶縁膜であるシリコン酸化膜105、導電膜であるドープトポリシリコン膜106、絶縁膜であるシリコン酸化膜107、電荷蓄積膜となる絶縁膜であるシリコン窒化膜108、絶縁膜であるシリコン酸化膜109、ゲート電極膜であるポリシリコン膜110および113、絶縁膜であるシリコン窒化膜114からなる積層膜構造となっている。
【0065】
また、図2で述べれば、上記の積層膜、つまり絶縁膜であるシリコン酸化膜105、導電膜であるドープトポリシリコン膜106、絶縁膜であるシリコン酸化膜107、電荷蓄積膜となる絶縁膜であるシリコン窒化膜108、絶縁膜であるシリコン酸化膜109、ゲート電極膜であるポリシリコン膜110および113、絶縁膜であるシリコン窒化膜114からなる積層膜がメモリゲートMG1のパターン形状を有し、重なり合っている。
【0066】
すなわち、MONOS型不揮発性メモリセル構造において、電荷蓄積膜であるシリコン窒化膜とシリコン基板の間が、導電膜をシリコン酸化膜で挟んだようなサンドイッチ構造になっている。また、選択ゲートSG1は、シリコン基板100側から順に、絶縁膜であるシリコン酸化膜117、ゲート電極膜であるポリシリコン膜118からなる積層膜構造となっており、ポリシリコン膜118はサイドウォール形状に加工されている。シリコン基板100上には、ソース領域およびドレイン領域119が、メモリゲートMG1と選択ゲートSG1を挟むように形成されている。
【0067】
メモリゲートMG1と選択ゲートSG1上には層間絶縁膜(図示せず)を介して配線121が形成されており、配線121はコンタクト配線120を介して、ソース領域およびドレイン領域119と電気的に接続されている。
【0068】
次に、本実施の形態1における半導体装置のメモリセルの動作例について説明する。
【0069】
データ書き込み動作時には、メモリゲートMG1に例えば10.3Vの電圧を印加し、選択ゲートSG1に例えば1.0Vの電圧を印加し、メモリゲートMG1側のドレイン領域119に例えば4.4Vの電圧を印加し、選択ゲートSG1側のソース領域119にドレイン領域119より低い電圧、例えば0.4Vの電圧を印加する。これにより、メモリゲートMG1の選択ゲートSG1側端部に集中的に電荷(電子)の注入が行なわれる。
【0070】
また、データ消去動作時には、メモリゲートMG1に例えば-7.2Vの電圧を印加し、選択ゲートSG1に例えば0Vの電圧を印加し、メモリゲートMG1側のドレイン領域119に例えば7.1Vの電圧を印加し、選択ゲートSG1側のソース領域119は電気的にOｐen状態にする。これにより、メモリゲートMG1のドレイン領域側端部に集中的に電荷(ホール)が注入される。」

イ 「【0099】
次に、図18に示すように、不揮発性メモリセル領域のメモリゲート電極および周辺回路領域のMOSトランジスタをリソグラフィとドライエッチングにより形成する。このとき、シリコン酸化膜115はドライエッチング時のハードマスクとなる。
【0100】
次に、図19に示すように、メモリゲート電極と選択ゲート電極を絶縁するためのサイドウォールをシリコン酸化膜116により形成し、(図示しないが)選択ゲート電極のしきい値調整のためのイオン注入を行った後、選択ゲート電極のゲート絶縁膜となるシリコン酸化膜117を熱酸化法によりシリコン基板表面に形成し、続いてシリコン酸化膜117上にポリシリコン膜118を形成する。続いて、異方性ドライエッチングによりシリコン酸化膜117およびポリシリコン膜118をサイドウォール形状に加工し、選択ゲート電極を形成する。このときサイドウォール形状の選択ゲート電極がメモリゲートを挟んで両側に形成されるが、リソグラフィとエッチングによりメモリゲート片側の不要なサイドウォール形状の選択ゲート電極を除去し、片側のみ残すようにする。
【0101】
次に、図20に示すように、ｐ-MOS、n-MOSそれぞれの拡散層イオン注入を行いソース領域およびドレイン領域119を形成する。このとき、選択ゲート電極とソース領域およびドレイン領域を、低抵抗化のためにシリサイド化しても良い。
【0102】
その後、図21に示すように、層間絶縁膜(図示せず)を形成した後、前記層間絶縁膜にコンタクトホールを形成し、前記コンタクトホール内をタングステンやアルミニウムなどの金属膜で埋め込み、コンタクト配線120を形成する。続いて、前記層間絶縁膜上に前記コンタクト配線120と電気的に接続するように、配線121を形成することにより、本実施の形態の半導体装置が完成する。
【0103】
本実施の形態1で説明した半導体装置では、選択ゲート電極をサイドウォール形状に加工しているため、隣接する選択ゲート電極同士の寄生容量を低減できるなどのメリットがあり、メモリセルの高集積化に好適な構造となっている。
【0104】
また、本実施の形態で説明した製造方法では、メモリゲート電極形成工程において、シリコン基板と電荷蓄積膜の間に形成されるシリコン酸化膜105およびシリコン酸化膜107をそれぞれ1.5nmの膜厚、すなわち両者の膜厚の和が3.0nmになるように形成しているのに対し、電荷蓄積膜とゲート電極の間に形成されるシリコン酸化膜109を4.0nmの膜厚で形成している。つまり、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和を、電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも薄く形成している。これにより、本実施の形態1のように導電膜を酸化膜で挟むようなサンドイッチ構造にしても、シリコン基板と電荷蓄積膜の間のシリコン酸化膜の膜厚の和が電荷蓄積膜とゲート電極の間のシリコン酸化膜の膜厚よりも厚い場合に比べて、電荷蓄積膜への電荷の授受を良好に行うことができる。」

ウ 図3




エ 図21



オ 上記イ?エから,半導体装置には,不揮発性メモリセル領域と周辺回路領域のそれぞれにトランジスタが形成され,不揮発性メモリセル領域には,1つのメモリゲートMG1と1つの選択ゲートSG1を並んで配置して1つのメモリセルが形成されたA-A’の領域とそれ以外のB-B’の領域がある。

カ メモリセルの構成について
上記ア及びウから,1つのメモリゲートMG1と1つの選択ゲートSG1を並んで配置することで1つのメモリセルが形成され,また,2つのメモリセルは隣接したものとなっていることから,引用文献には,隣接した2つのメモリセルのうち,一方のメモリセルには「メモリゲートMG1」と「選択ゲートSG1」が形成され,他方のメモリセルにも「メモリゲートMG1」と「選択ゲートSG1」が形成された構成が記載されている。

キ メモリゲートMG1の構成について
上記ア及びウから,一方のメモリセルの「メモリゲートMG1」と他方のメモリセルの「メモリゲートMG1」は,それぞれ,絶縁膜であるシリコン酸化膜105、導電膜であるドープトポリシリコン膜106、絶縁膜であるシリコン酸化膜107、電荷蓄積膜となるシリコン窒化膜108、絶縁膜であるシリコン酸化膜109、ゲート電極膜であるポリシリコン膜110および113、絶縁膜であるシリコン窒化膜114の順に積層した構成である。

ク 選択ゲートSG1の構成について
上記ア及びウから,一方のメモリセルの「選択ゲートSG1」と他方のメモリセルの「選択ゲートSG1」は,それぞれ,絶縁膜であるシリコン酸化膜117、ゲート電極膜であるポリシリコン膜118の順に積層した構成であり,一方のメモリセルの「選択ゲートSG1」と他方のメモリセルの「選択ゲートSG1」の間にはコンタクト配線120が形成されており,一方のメモリセルの「選択ゲートSG1」と他方のメモリセルの「選択ゲートSG1」はシリコン酸化膜117を共有しない構成である。

ケ メモリゲートMG1と選択ゲートSG1の間の構成について
上記ア及びウから,一方のメモリセルの「メモリゲートMG1」と「選択ゲートSG1」の間には,絶縁膜であるシリコン酸化膜116が形成され,「メモリゲートMG1」のシリコン酸化膜105、ドープトポリシリコン膜106、シリコン酸化膜107、シリコン窒化膜108、シリコン酸化膜109、ポリシリコン膜110および113、シリコン窒化膜114と,「選択ゲートSG1」のシリコン酸化膜117、ポリシリコン膜118とは,シリコン酸化膜116により分離された構成である。

(2)引用文献1に記載された発明
上記オ?ケより,引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。

「不揮発性メモリセル領域と周辺回路領域のそれぞれにトランジスタが形成され,不揮発性メモリセル領域には,メモリゲートMG1と選択ゲートSG1を並んで配置してメモリセルが形成されたA-A’の領域とそれ以外のB-B’の領域がある半導体装置において,
隣接した2つのメモリセルのうち,一方のメモリセルにはメモリゲートMG1と選択ゲートSG1が形成され,他方のメモリセルにもメモリゲートMG1と選択ゲートSG1が形成され,
一方のメモリセルのメモリゲートMG1と他方のメモリセルのメモリゲートMG1は,それぞれ,絶縁膜であるシリコン酸化膜105、導電膜であるドープトポリシリコン膜106、絶縁膜であるシリコン酸化膜107、電荷蓄積膜となるシリコン窒化膜108、絶縁膜であるシリコン酸化膜109、ゲート電極膜であるポリシリコン膜110および113、絶縁膜であるシリコン窒化膜114の順に積層した構成であり,
一方のメモリセルの選択ゲートSG1と他方のメモリセルの選択ゲートSG1は,それぞれ,絶縁膜であるシリコン酸化膜117、ゲート電極膜であるポリシリコン膜118の順に積層した構成であり,一方のメモリセルの選択ゲートSG1と他方のメモリセルの選択ゲートSG1の間にはコンタクト配線120が形成されており,一方のメモリセルの選択ゲートSG1と他方のメモリセルの選択ゲートSG1はシリコン酸化膜117を共有しない構成であり,
一方のメモリセルのメモリゲートMG1と選択ゲートSG1の間には,絶縁膜であるシリコン酸化膜116が形成され,メモリゲートMG1のシリコン酸化膜105、ドープトポリシリコン膜106、シリコン酸化膜107、シリコン窒化膜108、シリコン酸化膜109、ポリシリコン膜110および113、シリコン窒化膜114と,選択ゲートSG1のシリコン酸化膜117、ポリシリコン膜118とは,シリコン酸化膜116により分離された構成である,
半導体装置。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2(米国特許出願公開第2008/0076221号明細書)には、図面とともに次の事項が記載されている。

(1)「[0043] FIG. 16 illustrates the semiconductor device 10 of FIG. 15 after forming silicide regions 82 , 84 , 86 , 88 , 90 , 92 , and 94 . Before forming the silicide regions 82 , 84 , 86 , 88 , 90 , 92 , and 94 , the dielectric regions 42 and 46 are removed. In addition exposed portions of the dielectric regions 44 , 48 and 50 are also removed. The removal can occur using any conventional processing. After removing dielectric regions to expose silicon-containing regions, a salicidation process is performed.
・・・
Because the first gates 22 and 24 have heights that are greater than the second gates 56 and 58 when siliciding the first gates 22 and 24 and the second gates 56 and 58 the silicide will not bridge the first gates 22 and 24 with the second gates 56 and 58 , respectively and thus short the gates together.
」
(当審訳:[0043] 図16は,シリサイド領域82, 84, 86, 88, 90, 92, 94を形成した後の図15の半導体デバイス10を示す。シリサイド領域82, 84, 86, 88, 90, 92, 94を形成する前に誘電体領域42と46が除去される。誘電体領域44, 48及び50の露出部分も除去される。除去は,任意の従来の処理を用いて行うことが出来る。誘電体領域を除去してシリコン含有領域を露出させた後,サリサイドプロセスを行う。
・・・
第1のゲート22, 24及び第2のゲート56, 58をシリサイド化する際に第1のゲート22及び 24は第2のゲート56及び58よりも大きな高さを有しているので,シリサイドは,第1のゲート22及び 24を第2のゲート56及び58のそれぞれとゲートを一緒に短絡することはない。)

(2)図15


(3)図16




3 引用文献3について
原査定の拒絶の理由に引用された引用文献3(特表2009-532911号公報)には、図面とともに次の事項が記載されている。

「【0021】
電荷蓄積領域164A、164Bは、電荷(例えば電子)が電荷蓄積層164A、164Bにだけ注入されることができるように、電荷蓄積領域164A、164Bの間に配置された分離領域170によって、物理的、電気的に分離されている。1つの実施において、制御ゲート168はポリシリコンから成ることができ、電荷蓄積層164A、164Bは、例えばシリコンリッチな窒化物などの窒化物、酸化アルミニウム、ポリシリコン、低k誘電体、又は他の同等の電荷捕獲材料から成ることができ、分離領域170は例えば酸化物から成ることができる。従って、実施に応じて、誘電体の積層は、例えば、酸化物-窒化物-酸化物(ONO)の積層、酸化物-シリコンリッチ窒化物-酸化物(ORO)の積層、酸化物-ポリ-酸化物(OSO)の積層、酸化物-窒化物-酸化物-窒化物-酸化物(ONONO)の積層、酸化物-シリコンリッチ窒化物-酸化物-シリコンリッチ窒化物-酸化物(ORORO)の積層、などから成ることができる。」

4 引用文献4について
原査定の拒絶の理由に引用された引用文献4(特開2008-041832号公報)には、図面とともに次の事項が記載されている。

「【0080】
次に、図7に示されるように、ゲート絶縁膜(ゲート酸化膜)形成工程を行う。この際、高耐圧素子部(高耐圧部)A2で最も厚いゲート絶縁膜が必要となるため、その膜厚(高耐圧素子部A2で必要なゲート絶縁膜の膜厚)にあわせて酸化して高耐圧素子部A2にゲート絶縁膜11を形成する。他の部分(高耐圧素子部A2以外の領域)の酸化膜はフォトリソグラフィ法などを用いて除去する。次に、他の領域A1,A3(で必要なゲート絶縁膜の膜厚)にあわせて酸化を行い、例えば3nmの厚みのゲート絶縁膜12をメモリセル部A1および素子部A3に形成する。この2回目の酸化時(ゲート絶縁膜12形成時)に、最初に形成した高耐圧部A2のゲート絶縁膜11も更に厚くなる。そのため、最初の酸化時には、この(ゲート絶縁膜11の)膜厚変化分を見込んで酸化すればよい。さらに多くの膜厚種が必要な場合には、この工程を繰り返し行うことで形成することができる。」

5 引用文献5について
原査定の拒絶の理由に引用された引用文献5(特開2011-199084号公報)には、図面とともに次の事項が記載されている。

「【0024】
高耐圧トランジスタ3aは、キャパシタ素子3bと同様に周辺回路領域3にあり、例えば、キャパシタ素子3bと隣接またはキャパシタ素子3bから離れて配設されている。高耐圧トランジスタ3aは、選択ゲートトランジスタ1bに比較して、ゲート長、ゲート幅が大きく、より大きな配置面積を占めている。高耐圧トランジスタ3aは、半導体基板11のゲート長方向の両端部にソース/ドレインとなる拡散領域34が配設されている。図示を省略するが、高耐圧トランジスタ3aとキャパシタ素子3bのプラグ38、39は配線層等によって、直接または他の素子等を介して接続される。」

6 引用文献6について
原査定の拒絶の理由に引用された引用文献6(特開2007-318104号公報)には、図面とともに次の事項が記載されている。

「【0143】
導電膜281上にフォトリソグラフィ工程によりレジストを形成し、エッチング装置により導電膜281をエッチングして、図(S10)に示すように、第1導電膜283?286を半導体層273?276上に形成する(図30参照)。第1導電膜283?286はTFTのゲート電極またはゲート配線となる。高耐圧型のnチャネル型TFTでは、他のTFTよりもゲート幅(チャネル長)が広くなるように、導電膜285を形成している。第1導電膜286はコンデンサの一方の電極を構成する。」

第4 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。
ア 引用発明の「一方のメモリセルのメモリゲートMG1」,「一方のメモリセルの選択ゲートSG1」及び「他方のメモリセルの選択ゲートSG1」は,本願発明1の「第1のメモリゲート」,「第1の選択ゲート」及び「第2の選択ゲート」にそれぞれ対応する。

イ 引用発明の「一方のメモリセルのメモリゲートMG1」の電荷蓄積膜となる「シリコン窒化膜108」は,メモリセルへの書込み時に電荷が蓄積されるものであるから,本願発明1の「電荷トラップ誘電体」に相当し,また,引用発明の「一方のメモリセルのメモリゲートMG1」の「ポリシリコン膜110および113」は,シリコン窒化膜108上に積層されているので,本願発明1の「第1のゲート導体層」に相当している。
よって,半導体装置の中の不揮発性メモリセル領域うち,メモリゲートMG1等が形成された領域に形成された引用発明の「メモリゲートMG1」は,本願発明1の「前記半導体装置の第1の領域に配設され、電荷トラップ誘電体に重なるように配設された第1のゲート導体層を含む第1のメモリゲート」に相当している。

ウ 引用発明の「選択ゲートSG1」は,「ゲート電極膜であるポリシリコン膜118」だけでなく「絶縁膜であるシリコン酸化膜117」も含んだものであるのに対し,本願発明1の「選択ゲート」は,「誘電体層」を含むものではないから,引用発明の「一方のメモリセルの選択ゲートSG1」の中のゲート電極膜である「ポリシリコン膜118」が,本願発明1の「第1の選択ゲート」に対応し,引用発明の「他方のメモリセルの選択ゲートSG1」の中のゲート電極膜である「ポリシリコン膜118」が,本願発明1の「第2の選択ゲート」に対応する。

エ 引用発明では,メモリセルは不揮発性メモリセル領域に形成されるものであり,「一方のメモリセルのメモリゲートMG1と選択ゲートSG1の間には,絶縁膜であるシリコン酸化膜116が形成」されていることから,上記ウの事項を踏まえると,引用発明の「一方のメモリセルの選択ゲートSG1」の「ポリシリコン膜118」は,本願発明1の「前記第1の領域に、前記第1のメモリゲートの側壁に隣接して配設された第1の選択ゲート」に相当しており,また,引用発明の「一方のメモリセルの選択ゲートSG1」の「絶縁膜であるシリコン酸化膜116」は,本願発明1の「前記第1のメモリゲートの前記側壁と前記第1の選択ゲートとの間に配設された側壁誘電体」に相当している。

オ 引用発明では,一方のメモリセルの選択ゲートSG1は,一方のメモリセルのメモリゲートMG1と他方のメモリセルの選択ゲートSG1との間に配置されることになるから,上記ウ及びエの事項を踏まえると,引用発明の「他方のメモリセルの選択ゲートSG1」の「ポリシリコン膜118」は,本願発明1の「前記第1の領域に、前記第1の選択ゲートに隣接して配設された第2の選択ゲートであって、前記第1の選択ゲートが前記第1のメモリゲートと該第2の選択ゲートの間に配設される、該第2の選択ゲート」に相当している。

カ 引用発明の,不揮発性メモリセル領域内の「メモリゲートMG1と選択ゲートSG1を並んで配置してメモリセルが形成された領域」,不揮発性メモリセル領域内の「それ以外の領域」,及び「周辺回路領域」は,本願発明1の「半導体装置の第1の領域」,「半導体装置の第2の領域」,「半導体装置の第3の領域」に対応するものであるところ,引用発明ではそれらの領域にそれぞれトランジスタが形成されるものであるから,引用発明も本願発明1の「前記半導体装置の第2の領域に配設され、第1の論理ゲート誘電体を含む第1の論理ゲート」及び「前記半導体装置の第3の領域に配設され、第2の論理ゲート誘電体を含む第2の論理ゲート」を備えているといえる。

キ 引用発明の「一方のメモリセルの選択ゲートSG1」内の絶縁膜である「シリコン酸化膜117」及び「他方のメモリセルの選択ゲートSG1」内の絶縁膜である「シリコン酸化膜117」は,本願発明1の「選択ゲートの下に配設された誘電体層」に対応する。

ク したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

(一致点)
「半導体装置であって、
前記半導体装置の第1の領域に配設され、電荷トラップ誘電体に重なるように配設された第1のゲート導体層を含む第1のメモリゲートと、
前記第1の領域に、前記第1のメモリゲートの側壁に隣接して配設された第1の選択ゲートと、
前記第1の領域に、前記第1の選択ゲートに隣接して配設された第2の選択ゲートであって、前記第1の選択ゲートが前記第1のメモリゲートと該第2の選択ゲートの間に配設される、該第2の選択ゲートと、
前記第1のメモリゲートの前記側壁と前記第1の選択ゲートとの間に配設された側壁誘電体と、
前記第1の選択ゲートの下に配設された誘電体層であって,該誘電体層は,前記側壁誘電体によって、前記電荷トラップ誘電体及び前記第1のメモリゲートから分離されるように配設される、該誘電体層と
前記半導体装置の第2の領域に配設され、第1の論理ゲート誘電体を含む第1の論理ゲートと、
前記半導体装置の第3の領域に配設され、第2の論理ゲート誘電体を含む第2の論理ゲートと、
を備えた、
半導体装置。」

(相違点)
(相違点1)本願発明1の「誘電体層」は,「前記第1の選択ゲート及び前記第2の選択ゲートの下に配設された誘電体層」であるのに対し,引用発明の「誘電体層」に相当する「一方のメモリセルの選択ゲートSG1」の「シリコン酸化膜117」は,「他方のメモリセルの選択ゲートSG1」の「ポリシリコン膜118」の下には配設されていない点。

(相違点2)本願発明1は,「前記誘電体層、前記第1の論理ゲート誘電体、及び前記第2の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する」という構成を備えているのに対し、引用発明の不揮発性メモリセル領域,周辺回路領域にそれぞれ形成されたトランジスタの絶縁膜が互いに異なる厚さを有する構成を備えているか不明である点。

(2)相違点についての判断
引用文献2には,第1のゲート(22,24)と第2のゲート(56,58)を備えたスプリットゲートメモリセルが記載されているところ,該「第1のゲート」及び該「第2のゲート」は本願発明1の「メモリゲート」及び「選択ゲート」に対応しているとして検討する。
引用文献2には,スプリットゲートメモリセルの製造過程について,図15の段階では,隣接する2つのスプリットゲートメモリセルにおいて,一方のスプリットゲートメモリセルの第2のゲート56と他方のスプリットゲートメモリセルの第2のゲート58の下に誘電体領域44が形成されているものの,次の図16の段階では,誘電体領域44は除去され,除去された場所にシリサイド領域88を形成することが記載されている。
そうすると,引用文献2のスプリットゲートメモリセルの構成では,「誘電体領域」が,第2のゲート56だけでなく第2のゲート58の下にも配設されたものとはならないので,引用文献2には相違点1の構成は記載されていない。また,引用文献3?6にも,相違点1に対応する構成は記載も示唆もされていない。
したがって、上記相違点2について判断するまでもなく、本願発明1は、当業者であっても引用発明、引用文献2?6に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2 本願発明2?14について
本願発明2?14も、本願発明1と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2?6に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3 本願発明15について
本願発明15は、本願発明1の「第1の選択ゲート」側を「第1のメモリセル」とし,「第2の選択ゲート」側を「第2のメモリセル」に限定したものであり,本願発明15も,本願発明1と引用発明の相違点1の構成である「前記第1の選択ゲート及び前記第2の選択ゲートの下に配設された誘電体層」を備えているものであるから,本願発明1と同様の理由により、当業者であっても、引用発明、引用文献2?6に記載された技術的事項に基づいて容易に発明できたものとはいえない。

4 本願発明16?22について
本願発明16?22も、本願発明15と同一の構成を備えるものであるから、本願発明15と同じ理由により、当業者であっても、引用発明、引用文献2?6に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は、請求項1-22に係る発明について上記引用文献1に記載された発明及び上記引用文献2?6に記載された技術的事項に基づいて、当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないというものである。しかしながら、上記第4の1に記載したように,引用文献1?6には相違点1の構成は記載も示唆もされていないのであるから,本願発明1-22は、上記引用文献1に記載された発明及び上記引用文献2?6に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。したがって、原査定を維持することはできない。

第6 当審拒絶理由について
当審が通知した特許法第36条第6項第2号の拒絶の理由は,平成31年2月14日付けの補正において、拒絶の理由は解消した。

第7 むすび
以上のとおり、本願発明1-22は、当業者が引用発明及び引用文献2?6に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2019-04-09 
出願番号 特願2015-547497(P2015-547497)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 恩田 春香
特許庁審判官 飯田 清司
梶尾 誠哉
発明の名称 メモリファーストプロセスフロー及び装置  
代理人 内藤 和彦  
代理人 稲葉 良幸  
代理人 江口 昭彦  
代理人 大貫 敏史  

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