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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1350598
審判番号 不服2017-13719  
総通号数 233 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-05-31 
種別 拒絶査定不服の審決 
審判請求日 2017-09-14 
確定日 2019-05-07 
事件の表示 特願2014-148230「混合アナログおよびデジタル集積回路」拒絶査定不服審判事件〔平成26年12月25日出願公開、特開2014-241422、請求項の数(15)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成14年2月22日(パリ条約による優先権主張外国庁受理2001年3月2日(以下「優先日」という。),米国)を国際出願日とする特願2002-570303号(以下「原出願」という。)の一部を平成21年1月5日に新たな特許出願とした特願2009-324号の一部を平成26年7月18日に新たに特許出願したものであって,平成26年8月18日付けで手続補正書の提出がなされ,平成28年3月2日付けで拒絶理由の通知がなされ,同年6月7日付けで意見書及び手続補正書の提出がなされ,同年11月4日付けで最後の拒絶理由の通知がなされ,平成29年4月10日付けで意見書及び手続補正書の提出がなされ,同年5月9日付けで同年4月10日付け手続補正に対して補正の却下の決定がなされるとともに拒絶査定がなされた。これに対して平成29年9月14日付けで拒絶査定不服審判の請求がなされると同時に手続補正書の提出がなされ,平成30年1月24日付けで上申書の提出がなされ,当審において,同年9月25日付けで拒絶理由が通知され,平成31年1月30日付けで意見書及び手続補正書の提出がなされたものである。

第2 本願発明
本願請求項1-15に係る発明(以下、それぞれ「本願発明1」-「本願発明15」という。)は、平成31年1月30日付け手続補正書で補正された特許請求の範囲の請求項1-15に記載された事項により特定される発明であり、本願発明1-15は以下のとおりの発明である。

「 【請求項1】
混合信号集積装置であって、
複数のボンディングパッドを有するパッケージ基板と、
複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第1のダイ、大部分のデジタル回路は、前記第1のダイ上に組み立てられる、と、
複数のボンディングパッドを有し、前記第1のダイの上面に載置される第2のダイ、大部分のアナログ回路は前記第2のダイ上に組み立てられる、と
を具備し、前記第1のダイは、前記第2のダイ上に設けられた第1のセットのボンディングパッドと相互接続するように構成された第2のセットのボンディングパッドと、前記パッケージ基板上に設けられた第3のセットのボンディングパッドと相互接続するように構成された第4のセットのボンディングパッドとを備え、前記第2のセットのボンディングパッドと前記第4のセットのボンディングパッドは、ラインに沿って交互に配置され、前記第2のダイは、前記パッケージ基板上に設けられた第5のセットのボンディングパッドと相互接続するように構成された第6のセットのボンディングパッドを有し、前記第1のセットのボンディングパッドが構成された前記第2のダイの第1のエッジは、前記第1のダイの第2のエッジ近くに載置され、前記第6のセットのボンディングパッドが構成された前記第2のダイの第3のエッジは、前記第1のダイの前記第2のエッジと異なる第4のエッジ近くに載置され、前記第2のエッジは、前記第3のセットのボンディグパッドが構成された前記パッケージ基板の第5のエッジ近くに載置され、前記第4のエッジは、前記第5のセットのボンディングパッドが構成された前記パッケージ基板の第6のエッジ近くに載置される、混合信号集積装置。
【請求項2】
前記第1および第2のダイの各々のための前記複数のボンディングパッドは前記ダイのエッジ付近に位置する、請求項1の集積装置。
【請求項3】
前記第2のセットおよび第4のセット内のボンディングパッドは相互デジタル化されている、請求項1の集積装置。
【請求項4】
前記第1のダイは前記第1のダイのエッジから離れた前記第1のダイ上の場所に位置するボンディングパッドのセットを含む、請求項1の集積装置。
【請求項5】
前記パッケージ基板および第1および第2のダイは単一パッケージ内にカプセル化されている、請求項1の集積装置。
【請求項6】
前記パッケージ基板および第1および第2のダイは標準パッケージに準拠するプロファイルを有する寸法を有し、前記標準パッケージは、既知のサイズと寸法を有するパッケージである、請求項1の集積装置。
【請求項7】
前記標準パッケージはボールグリッドアレイである、請求項6の集積装置。
【請求項8】
前記第1のダイおよび第2のダイは、特定の厚みを達成するように処理されたウエハから派生される、請求項1の集積装置。
【請求項9】
前記特定の厚みは前記ウエハをバックグラインドすることにより得られる、請求項8の集積装置。
【請求項10】
前記第1のダイおよび第2のダイは2つの異なる集積回路プロセステクノロジーを用いて組み立てられる、請求項1の集積装置。
【請求項11】
前記第1のダイはCMOSプロセステクノロジーを用いて組み立てられる、請求項1の集積装置。
【請求項12】
混合信号集積装置:
複数のボンディングパッドを有するパッケージ基板と、
複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第1のダイ、大部分のデジタル回路は前記第1のダイ上に組み立てられる、と、
複数のボンディングパッドを有し、前記第1のダイの一部の上端に載置された第2のダイ、大部分のアナログ回路は前記第2のダイ上に組み立てられる、と、
前記パッケージ基板および前記第1および第2のダイをカプセル化するパッケージと
を具備し、前記第1のダイと第2のダイは2つの異なる集積回路(IC)プロセステクノロジーを用いて組み立てられ、前記第1のダイは、前記第2のダイ上に設けられた第1のセットのボンディングパッドと相互接続するように構成された第2のセットのボンディングパッドと、前記パッケージ基板上に設けられた第3のセットのボンディングパッドと相互接続するように構成された第4のセットのボンディングパッドとを備え、前記第2のセットのボンディングパッドと前記第4のセットのボンディングパッドは、ラインに沿って交互に配置され、前記第2のダイは、前記パッケージ基板上に設けられた第5のセットのボンディングパッドと相互接続するように構成された第6のセットのボンディングパッドを有し、前記第1のセットのボンディングパッドが構成された前記第2のダイの第1のエッジは、前記第1のダイの第2のエッジ近くに載置され、前記第6のセットのボンディングパッドが構成された前記第2のダイの第3のエッジは、前記第1のダイの前記第2のエッジと異なる第4のエッジ近くに載置され、前記第2のエッジは、前記第3のセットのボンディグパッドが構成された前記パッケージ基板の第5のエッジ近くに載置され、前記第4のエッジは、前記第5のセットのボンディングパッドが構成された前記パッケージ基板の第6のエッジ近くに載置される、混合信号集積装置。
【請求項13】
混合信号集積回路であって、
複数のボンディングパッドを有するパッケージ基板と、
前記パッケージ基板の上面に載置され、大部分のデジタル回路が組み立てられた第1のダイと、
大部分のアナログ回路が組み立てられた第2のダイ、前記第2のダイはさらに、インターフェースに接続された制御装置と、前記アナログ回路のための1つ以上の供給信号を受信するための1つ以上のパッドを含み、前記制御装置は、前記第2のダイ上の前記アナログ回路のうちの選択されたアナログ回路の動作モードを制御するように構成され、および前記供給信号のうちの選択された供給信号の電圧はスタンバイ動作モードの期間低減されると
を具備し、前記第1のダイは、前記第2のダイ上に設けられた第1のセットのボンディングパッドと相互接続するように構成された第2のセットのボンディングパッドと、前記パッケージ基板上に設けられた第3のセットのボンディングパッドと相互接続するように構成された第4のセットのボンディングパッドとを備え、前記第2のセットのボンディングパッドと前記第4のセットのボンディングパッドは、ラインに沿って交互に配置され、前記第2のダイは、前記パッケージ基板上に設けられた第5のセットのボンディングパッドと相互接続するように構成された第6のセットのボンディングパッドを有し、前記第1のセットのボンディングパッドが構成された前記第2のダイの第1のエッジは、前記第1のダイの第2のエッジ近くに載置され、前記第6のセットのボンディングパッドが構成された前記第2のダイの第3のエッジは、前記第1のダイの前記第2のエッジと異なる第4のエッジ近くに載置され、前記第2のエッジは、前記第3のセットのボンディグパッドが構成された前記パッケージ基板の第5のエッジ近くに載置され、前記第4のエッジは、前記第5のセットのボンディングパッドが構成された前記パッケージ基板の第6のエッジ近くに載置される、混合信号集積回路。
【請求項14】
前記供給信号のうちの選択された供給信号のための電圧は、前記スタンバイ動作モードの期間ゼロに崩壊される、請求項13の集積回路。
【請求項15】
前記制御装置は、スタンバイ動作モードの期間パワーオンの状態が維持される、請求項13の集積回路。」

第3 引用文献、引用発明等
1 引用文献1について
(1)引用文献1の記載事項
原査定の拒絶の理由に引用された引用文献1(特開平11-204720号公報)には、次の事項が記載されている。(下線は当審において付した。以下同様。)

ア 「【0004】
【発明が解決しようとする課題】上述のスタックドパッケージは小型で、密度の高い半導体装置であるが、より小型化が要求され、スタックドパッケージでもCSP構造で、半導体チップを積層する方法が要求されている。」

イ 「【0020】図1乃至図11において、1、2は半導体チップ、3は絶縁性基板、4は配線層、5は金属バンプを介して接続を行う際に使用する樹脂シート、6は金属バンプ、7は熱圧着シート(接着層)、8はワイヤー、8aは金ボール9は封止樹脂、10は実装用外部端子、11は貫通孔、12は電極パッド、13は支持材、14はソルダーレジスト層、16はランド部、17はダミーパッド、18はガイド穴、19は電極部、20は配線部、21は搭載位置認識用マーク、22は金バンプを示す。
【0021】本発明において、絶縁性基板3は耐熱性に優れた樹脂基板又はフィルムであれば特に限定されず、例えば、ポリイミド、ガラスエポキシ、BT(ビスマレイド・トリアジン)レジン、ポリエステル、ポリアミド、テフロン、セラミック、ガラスポリエステル等の樹脂基板が挙げられ、中でもポリイミドが好ましい。また、図11に示すように、この絶縁性基板3には、その両端において形状の違うガイド穴18が設けられており、このガイド穴18は製造工程において、搬送時に使用される。このとき、半導体チップが搭載されている配線層4の領域に絶縁性樹脂シート、又は絶縁性樹脂コーティング等を施しておくと半導体チップ1と配線層4間の絶縁を確実にすることができる。
【0022】また、配線層4は、図11(b)に示すように、絶縁性基板3上に形成された電極部19、ランド部16、及び電極部19とランド部16とを結ぶ配線部20から構成されている。また、図1や図3に示すようにランド部16の下方の絶縁性基板3には貫通孔11が形成されており、貫通孔11を介して配線層4と接続するように実装用外部端子10が形成されている。
【0023】また、図1や図3を裏面から見ると図10aに示すように、ボール状の実装用外部端子10がエリアアレイ状に配列されている。図10の破線部分は配線層側の配線層を示したものである。図10bは実装用外部端子10がボール状でなく、台形状としたものである。
【0024】また、配線層4に使用できる材料としては、Cu、Al、Au、Ni等が挙げられる。このうち、低コストのCuが好ましい。配線層4の絶縁性基板3上への形成方法としては、例えば、蒸着法、メッキ法等が挙げられる。また、配線層4は所望の形状にパターニングされているが、そのパターニング法は、従来技術である、フォトリソグラフィ法が使用できる。また、電極パッド12を構成する材料としては、通常使用されているAlやAl合金等が挙げられる。
【0025】また、ワイヤー8は金又は銅等の金属の細線からなり、直径十μmのフレキシブルな細線である。このワイヤーによる接続は従来技術であるワイヤーボンディング法を用いる。
【0026】また、樹脂封止法は、金型を利用した樹脂封止法やポッティングのように金型を用いない樹脂封止法を用いても良い。使用する封止樹脂は、エポキシ樹脂等の熱硬化性樹脂を使用する。」

ウ 「【0028】まず、本発明の第1の実施の形態の半導体装置は、図1に示すように、配線層4が形成された絶縁性基板3上に、半導体チップ1と半導体チップ2を積層し、いずれも素子が形成されている主面(以下、「回路形成面」という。)が絶縁性基板3と反対側を向いており、各半導体チップ1、2は絶縁性基板3の電極パッドにワイヤー8で配線されており、封止樹脂9で被覆されている。
【0029】上記のように一の半導体チップの回路形成面上に、他の半導体チップを搭載する構造では、上側の第2半導体チップ2の形状が第1の半導体チップ1の電極パッドを干渉しないような形状であることが必要である。また、配線層4の一端は半導体チップ1や半導体チップ2との電気的接続を行う電極部に至る。これらの電極部は、半導体チップ1及び半導体チップ2が搭載される領域よりも外側にある。
【0030】更に、第1の半導体チップ1の回路形成面上に予め絶縁性樹脂等をコーティングしておく必要がある。このコーティングは半導体チップがダイシングされる前のウエハーの状態でスピンコート法等で形成することができる。この場合、電極パッド12上のコーティング材は開口しておく。」

エ 「【0045】また、半導体チップ1、2をワイヤー8にて電気的に接続をとる際に、電極パッドのレイアウト上ワイヤーが密に集まる場合で、半導体チップ1及び半導体チップ2とは配線層4の同じ電極パッドに接続する場合は図7aや図7bに示すように、配線層4の電極部を2連にするか、半導体チップ2の電極パッド12から半導体チップ1の電極パッド12に接続し、その電極パッド12から絶縁性基板3の電極部にワイヤー配線する方法も考えられる。また、それぞれ接続する電極パッドが違う場合、図8(a)に示すようにそれぞれ直接ワイヤー8を用いて配線層4の電極部と接続するか、図8(b)に示すように、半導体チップ1にダミーパッド17を設けて、そこを介して接続する方法がある。半導体チップ2から絶縁性基板3の電極部へ直接ワイヤー配線するよりも、一旦半導体チップにワイヤー配線して、絶縁性基板3の電極部にワイヤー配線する方が、ワイヤー8の垂れも小さくなる。」

オ 「【0063】
【発明の効果】以上、詳細に説明したように、本発明の半導体装置及びその製造方法を用いることにより、チップサイズパッケージにおいて、従来よりも高集積化された、携帯機器に適した半導体装置を提供することができる。」

カ 図1


キ 図7


ク 図8


ケ 絶縁性基板3の構成について
上記ウには,「配線層4が形成された絶縁性基板3」「各半導体チップ1、2は絶縁性基板3の電極パッドにワイヤー8で配線されており」と記載されており,上記キ及びクには,複数の配線4の面積の大きな部分のそれぞれにワイヤー8がボンディングされる構成が記載されている。そうすると,引用文献1には,「ワイヤー8がボンディングされる複数の電極パッドが形成された絶縁性基板3」が記載されている。

コ 半導体チップの積層構成について
上記ウには,「配線層4が形成された絶縁性基板3上に、半導体チップ1と半導体チップ2を積層」と記載されており,上記キ及びクには,配線4が形成された面の上に半導体チップ1が積層され,半導体チップ1の上に半導体チップ2が積層され,半導体チップ1及び2のそれぞれに,ワイヤー8がボンディングされる複数の電極パッドを有する構成が記載されている。そうすると,引用文献1には,「ワイヤー8がボンディングされる複数の電極パッドを有し,絶縁性基板3上に積層される半導体チップ1」と,「ワイヤー8がボンディングされる複数の電極パッドを有し,半導体チップ1上に積層される半導体チップ2」が記載されている。

サ 半導体チップ1上の電極パッドについて
上記クの図8(b)には,半導体チップ1上の一辺において複数の電極パッドが一列に形成された構成が記載されているので,引用文献1には,「半導体チップ1の複数の電極パッドは,半導体チップ1の一辺において一列に形成され」た構成が記載されている。

シ 半導体チップ2上の電極パッドについて
上記クの図8(b)には,半導体チップ2上の一辺において複数の電極パッドが一列に形成された構成が記載されているので,引用文献1には,「半導体チップ2の複数の電極パッドは,半導体チップ2の一辺において一列に形成され」た構成が記載されている。

ス 絶縁性基板3上の電極パッドについて
上記クの図8(b)には,ワイヤー8がボンディングされる配線4の面積の大きな部分が一列に形成された構成が記載されており,配線4の面積の大きな部分は絶縁性基板3上に形成された電極パッドであることを踏まえると,引用文献1には,「絶縁性基板3上の複数の電極パッドは,絶縁性基板3上において一列に形成され」た構成が記載されている。

セ 半導体チップ1と半導体チップ2の接続構成について
上記クの図8(b)には,半導体チップ1上の電極パッドと半導体チップ2上の電極パッドとがワイヤー8で接続された構成が記載されている。

ソ 半導体チップ1と絶縁性基板3の接続構成について
上記クの8(b)には,半導体チップ1上の電極パッドと絶縁性基板3上の電極パッドとがワイヤー8で接続された構成が記載されている。

(2)引用発明
上記ケ?ソから,引用文献1には,下記の発明(以下「引用発明」という。)が記載されている。

「ワイヤー8がボンディングされる複数の電極パッドが形成された絶縁性基板3と,
ワイヤー8がボンディングされる複数の電極パッドを有し,絶縁性基板3上に積層される半導体チップ1と,
ワイヤー8がボンディングされる複数の電極パッドを有し,半導体チップ1上に積層される半導体チップ2と,
半導体チップ1の複数の電極パッドは,半導体チップ1の一辺において一列に形成され,
半導体チップ2の複数の電極パッドは,半導体チップ2の一辺において一列に形成され,
絶縁性基板3上の複数の電極パッドは,絶縁性基板3上において一列に形成され,
半導体チップ1上の電極パッドと半導体チップ2上の電極パッドとがワイヤー8で接続され,
半導体チップ1上の電極パッドと絶縁性基板3上の電極パッドとがワイヤー8で接続された,
半導体装置。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2(特開平11-135714号公報)には、次の事項が記載されている。

ア 「【0022】図1および図2に良く表れているように、上記第1の半導体チップ3は、主面3aの側縁部に列状に並ぶようにして、たとえばアルミニウム製などの2種類の電極パッド30,31がそれぞれ複数個ずつ形成されており、これらの電極パッド30,31上には、金製バンプ30a,31aがそれぞれ形成されている。これらの金製バンプ30a,31aは、たとえば半導体チップがウエハの段階において金メッキを施すなどして形成される。そして、上記金製バンプ30aと上記フイルム基板2の端子20とがワイヤW1を介して接続されて上記フイルム基板2と上記第1の半導体チップ3とが電気的に導通されている。もちろん、上記各電極パッド30,31は、上記第1の半導体チップ3の主面3aに形成された回路素子(図示略)と導通している。なお、図面上は表れていないが、上記第1の半導体チップ3は、たとえばエポキシなどの樹脂によって上記フイルム基板2と接合されている。
【0023】図1および図2に良く表れているように、上記第2の半導体チップ4は、主面4aの側縁部に列状に並ぶようにして複数の電極パッド40が形成されている。これらの電極パッド40上には、金製バンプ40aがそれぞれ形成されている。そして、これらの金製バンプ40aと上記第1の半導体チップ3の金製バンプ31aとは、電気的に接続されている。これらの電気的な導通には、異方性導電膜やハンダペーストなどが用いられる。もちろん、上記各電極パッド40は、上記第2の半導体チップ4の主面4aに形成された回路素子(図示略)と導通している。
【0024】図1および図2に良く表れているように、上記第3の半導体チップ5は、主面5aの側縁部に列状に並ぶようにして複数の電極パッド50が形成されており、これらの電極パッド50上には、金製バンプ50aがそれぞれ形成されている。そして、金製バンプ50aと上記第1の半導体チップ3の金製バンプ30aとは、ワイヤW2を介して電気的に接続されている。もちろん、上記各電極パッド50は、上記第3の半導体チップ5の主面5aに形成された回路素子(図示略)と導通している。なお、上記第3の半導体チップ5は、その裏面5bが上記第2の半導体チップ4の裏面4bと、たとえばエポキシ樹脂などによって接合されている。
【0025】なお、上記第1ないし第3半導体チップ3,4,5、フイルム基板2、および金線ワイヤW1,W2は、エポキシなどの樹脂を用いた金型成形によって形成された樹脂パッケージ61によって保護されている。」

イ 図1




3 引用文献3について
原査定の拒絶の理由に引用された引用文献3(特開平5-343609号公報)には、次の事項が記載されている。

ア 「【0003】たとえば、バイポーラトランジスタとCMOSトランジスタとを同一基板上に形成したBi-CMOSプロセスにおいて、高速動作が要求されるプリスケーラ部あるいはアナログ部をバイポーラトランジスタで構成し、論理回路部等をCMOSトランジスタで構成している。
・・・中略・・・
【0007】そこで、一つの対策としてCMOS部はCMOSプロセスで1チップに納め、バイポーラ部あるいはEPROM部は、また別のプロセスで1チップに納めるといった方法が採られている。それぞれ個別のプロセスから得られるチップの歩留りは比較的安定だからである。」

イ 図1


4 引用文献4について
原査定の拒絶の理由に引用された引用文献4(特開平7-135468号公報)には、次の事項が記載されている。

「【0002】
【従来の技術】D/Aコンバータ装置の変換方式として、抵抗回路網としていわゆるR-2R方式や抵抗ラダー方式の回路を用いたものがあり、これ等はD/A変換すべきディジタルデータの各ビットの1,0に応じて、夫々重み付けられた抵抗素子に対する電流のオンオフを行って、抵抗回路網に生ずる電圧や電流によりアナログ信号を得るものである。
【0003】この抵抗回路網を用いたD/Aコンバータ装置では、ディジタルデータが入力されないいわゆるスタンバイモード(待機状態)を有するものが多いが、このスタンバイモード時には抵抗回路網にスタンバイ電流が流れて消費電力が生ずることを防止する必要がある。
【0004】このスタンバイ電流をなくす技術として、特開昭60-256229号公報や特開平2-171027号公報等に見られる様に多くの提案がなされている。
【0005】図3はR-2R方式のD/Aコンバータであって、スタンバイ電流を防止した従来例の回路図である。図3において、R-2R抵抗ラダー回路30は、ディジタル入力INのビット数Nに対応するC-MOSインバータ31?3Nの各出力により駆動されるようになっている。これ等各C-MOSインバータ31?3Nはディジタル入力INの各ビットを反転するインバータゲート21?2Nにより夫々に駆動されている。
【0006】各CMOSインバータ31?3Nには高電源電位Hと低電源電位Lとが動作電源として供給されている。高電源電圧Hは制御信号CONTによりオンオフされるスイッチ40を介して各C-MOSインバータへバイアスとして供給されているものとする。
【0007】かかる構成において、通常時にはスイッチ40はオンとなっており、C-MOSインバータ31?3Nの全ては電源が供給されて活性状態にある。従って、ディジタル入力INの各ビットのうち“1”を示すビットに対応するインバータゲートの出力は“0”となり、よってそれに対応するC-MOSイレンバータのPチャンネルMOSトランジスタはオン、NチャンネルMOSトランジスタはオフとなり、それに対応する抵抗網30内の2R抵抗は高電源電位Hに接続される。
【0008】逆に、ディジタル入力INのうち“0”を示すビットに対応する2R抵抗は低電源電位Lに接続されることになる。
【0009】その結果、ディジタル入力データINのビットの組合せに応じて抵抗網30内の各抵抗が高電源電位Hに接続されることになり、出力OUTにはそれに対応したアナログ電圧が得られるようになっている。
【0010】次に、スタンバイモードでは、制御信号CONTによりスイッチ40がオフとされ、従ってC-MOSインバータ31?3Nの全ては非活性状態となり、ディジタル入力INに無関係にR-2R抵抗ラダー回路30には電源は供給されない。よって、出力OUTはゼロスケールとなり、スタンバイモードとなり、消費電力が生じないようになっている。
【0011】図4は従来技術を示す他の回路例であって、図3と同等部分は同一符号にて示している。本例では、スタンバイモード時にオフとなるスイッチ40(図3参照)の代わりに、スタンバイモード時にディジタル入力INをカットすると共にC-MOSインバータ31?3Nへの駆動信号を全て“1”とするオアゲート41?4Nを設けたものである。
【0012】すなわち、ディジタル入力INの各ビット対応に2入力オアゲート41?4Nを設け、各オアゲート41?4Nの1入力には対応ビットをインバータゲート21?2Nを介して供給し、他入力には制御信号CONTを共通に供給している。そして、これ等各オアゲート41?4Nの出力により各C-MOSインバータ31?3Nを駆動するようになっている。
【0013】通常モード時には、制御信号CONTは“0”であるから、各オアゲート41?4Nの出力は各ビットのインバータ21?2Nを経た信号そのままとなり、よって図3の場合と同様にD/Aコンバータ動作をなす。
【0014】スタンバイモード時には、制御信号CONTは“1”であり、よって各オアゲート41?4Nの出力は“1”になり、全C-MOSインバータ31?3Nの出力には低電源電位Lが導出されて、抵抗回路網30には何等電流は流れない。よって、出力OUTはゼロスケールとなりスタンバイモードとなるのである。
【0015】尚、R-2R方式の抵抗回路網に限らず他の抵抗ラダー方式の場合にも同様な構成が採用されるものである。」

5 引用文献5について
原査定の拒絶の理由に引用された引用文献5(特開平11-355387号公報)には、次の事項が記載されている。

「【0008】すなわち、回線を介して入力されたアナログ信号を増幅するアンプと、上記アンプの出力信号を所定の参照電位と比較するための比較回路と、上記比較回路の出力信号をエンコードするエンコーダとを含んで成るA/D変換器(103)を備えた受信部と、上記回線に送信すべき信号を出力するための送信回路(20)と、上記受信部と上記送信回路とを交互にスタンバイ状態に制御可能な制御回路(104)とを含んで半導体集積回路が形成されるとき、通常動作時に入力された信号に応じて出力電圧レベルが変化される場合の出力電圧の中心レベルをスタンバイ時に維持できる範囲内で、上記受信部のスタンバイ時に上記アンプに流れる電流を減少させるための電流調整手段(33)を設ける。
【0009】上記した手段によれば、電流調整手段は、通常動作時に入力された信号に応じて出力電圧レベルが変化される場合の出力電圧の中心レベルをスタンバイ時に維持できる範囲内で、上記受信部のスタンバイ時に上記アンプに流れる電流を減少させるようにしているので、スタンバイ時の消費電流の低減を図ることができ、且つ、スタンバイモードからの復帰の際にセトリング不足が生じないようにすることができる。」

6 引用文献6について
原査定の補正の却下の決定に引用された引用文献6(特開平9-116091号公報)には、次の事項が記載されている。

「【0038】(e)前記能動部品において半導体チップは前記多層配線基板の主面に設けられた窪みに固定され、前記半導体チップの電極面と前記多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤは略直線状に延在している。したがって、ワイヤが短くなり、抵抗が軽減されて高周波特性が良好となる。例えば出力ゲインが大きくなる。」

7 引用文献7について
原査定の補正の却下の決定に引用された引用文献7(特開平8-213419号公報)には、次の事項が記載されている。

「【0003】回路板またはフレックス構造上にある半導体回路上の、すなわち「チップ」上の接点に実装するための周知の技術は、ワイヤ・ボンディング法と呼ばれている。ワイヤ・ボンドは、直径の小さいワイヤ(直径約25ミクロン)および非常に短いワイヤでできている。一般に、ワイヤ・ボンドによって接続されるワイヤは、1ミリメートル(mm)程度の長さである。これらのワイヤの長さは、通常、いくつかの理由で短くする。
1.ワイヤの直径が小さいとワイヤが非常に弱くなる。
2.通常の回路では、多数のボンドが作成され、ワイヤが長いと接続部がショートを起こしやすくなる。
3.ワイヤが長いと、自己インダクタンスおよび相互インダクタンスが増加して、回路の電気的性能が劣化する。」

第4 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。
ア 引用文献1(上記第3の1(1)ア及びオ)には,スタックドパッケージでもCSP構造で、半導体チップを積層する方法が要求されているところ,チップサイズパッケージにおいて、従来よりも高集積化された、携帯機器に適した半導体装置を提供することができることが記載されているから,引用発明は,スタックドパッケージの半導体装置を態様としたものであると認められる。そして,引用発明の「絶縁性基板3」には,ワイヤー8がボンディングされる複数の電極パッドが形成されていることも踏まえると,引用発明の「絶縁性基板3」は,本願発明1の「複数のボンディングパッドを有するパッケージ基板」に相当する。

イ 引用発明の「半導体チップ1」は,「ワイヤー8がボンディングされる複数の電極パッドを有し,絶縁性基板3上に積層される」ものであるから,本願発明1と引用発明は,「複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第1のダイ」を具備している点で共通する。

ウ 引用発明の「半導体チップ2」は,「ワイヤー8がボンディングされる複数の電極パッドを有し,半導体チップ1上に積層される」ものであるから,本願発明1と引用発明は「複数のボンディングパッドを有し、前記第1のダイの上面に載置される第2のダイ」を具備している点で共通する。

エ 引用発明では,「半導体チップ1の複数の電極パッドは,半導体チップ1の一辺において一列に形成」され,「半導体チップ2の複数の電極パッドは,半導体チップ2の一辺において一列に形成」され,「半導体チップ1上の電極パッドと半導体チップ2上の電極パッドとがワイヤー8で接続」されされている。
そうすると,引用発明の「半導体チップ1の一辺において一列に形成」された「半導体チップ1の複数の電極パッド」のうち半導体チップ2の電極パッドに接続される電極パッドは,本願発明1の「第2のセットのボンディングパッド」に相当し,引用発明の「半導体チップ2の一辺において一列に形成」された「半導体チップ2の複数の電極パッドは」は,本願発明1の「第2のダイ上に設けられた第1のセットのボンディングパッド」に相当する。

オ 引用発明では,「絶縁性基板3上の複数の電極パッドは,絶縁性基板3上において一列に形成」され,「半導体チップ1上の電極パッドと絶縁性基板3上の電極パッドとがワイヤー8で接続」されている。
そうすると,引用発明の「半導体チップ1の一辺において一列に形成」された「半導体チップ1の複数の電極パッド」のうち絶縁性基板3の電極パッドに接続される電極パッドは,本願発明1の「第4のセットのボンディングパッド」に相当し,引用発明の「絶縁性基板3上において一列に形成」された「絶縁性基板3上の複数の電極パッド」のうち半導体チップ1の電極パッドに接続される電極パッドは,本願発明1の「パッケージ基板上に設けられた第3のセットのボンディングパッド」に相当する。

カ 本願発明1は,第1のダイの上面に第2のダイを載置した「混合信号集積装置」であるから,本願発明1と引用発明は,半導体装置である点で共通する。

キ 上記の対応関係から,本願発明1と引用発明は,下記の点で一致しまた相違する。

(一致点)
「半導体装置であって、
複数のボンディングパッドを有するパッケージ基板と、
複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第1のダイと、
複数のボンディングパッドを有し、前記第1のダイの上面に載置される第2のダイと
を具備し、前記第1のダイは、前記第2のダイ上に設けられた第1のセットのボンディングパッドと相互接続するように構成された第2のセットのボンディングパッドと、前記パッケージ基板上に設けられた第3のセットのボンディングパッドと相互接続するように構成された第4のセットのボンディングパッドとを備えた、半導体装置。」

(相違点1)本願発明1は,「大部分のデジタル回路は、前記第1のダイ上に組み立てられ」,「大部分のアナログ回路は前記第2のダイ上に組み立てられ」た,「混合信号集積装置」であるの対し,引用発明は,半導体チップ1及び2がどのような回路で構成されたものであるか定かではない点。

(相違点2)本願発明1は,「前記第2のセットのボンディングパッドと前記第4のセットのボンディングパッドは、ラインに沿って交互に配置」しているのに対し,引用発明は,交互に配置された構成とはなっていない点。

(相違点3)本願発明1は,「前記第2のダイは、前記パッケージ基板上に設けられた第5のセットのボンディングパッドと相互接続するように構成された第6のセットのボンディングパッドを有」しているのに対し,引用発明は,半導体チップ2上の電極パッドと絶縁性基板3上の電極パッドとはワイヤー8で接続されていない点。

(相違点4)本願発明1は,「前記第1のセットのボンディングパッドが構成された前記第2のダイの第1のエッジは、前記第1のダイの第2のエッジ近くに載置され、前記第6のセットのボンディングパッドが構成された前記第2のダイの第3のエッジは、前記第1のダイの前記第2のエッジと異なる第4のエッジ近くに載置され、前記第2のエッジは、前記第3のセットのボンディグパッドが構成された前記パッケージ基板の第5のエッジ近くに載置され、前記第4のエッジは、前記第5のセットのボンディングパッドが構成された前記パッケージ基板の第6のエッジ近くに載置」されているのに対し,引用発明では,電極パッドが形成された側の辺(エッジ)間を近づけるように載置する構成とはなっていない点。

(2)相違点についての判断
事案に鑑み,相違点4について検討する。
引用発明では,電極パッドは,半導体チップ1及び2において,それぞれ一辺にしか形成されていない。
また,2つの半導体チップを積層した半導体装置において,それぞれの半導体チップの複数の辺に電極パッドが形成された構成は,引用文献1の図1,引用文献2の図1,及び引用文献3の図1に記載されているものの,2つの半導体チップ及び絶縁性基板に形成されたそれぞれの電極パッドについて,電極パッドが形成された一方向側の辺(エッジ)を相互に近づけるように載置しつつ,電極パッドが形成された他の方向側の辺(エッジ)も相互に近づけるように載置すること,即ち,相違点4の,「前記第1のセットのボンディングパッドが構成された前記第2のダイの第1のエッジは、前記第1のダイの第2のエッジ近くに載置され、前記第6のセットのボンディングパッドが構成された前記第2のダイの第3のエッジは、前記第1のダイの前記第2のエッジと異なる第4のエッジ近くに載置され、前記第2のエッジは、前記第3のセットのボンディグパッドが構成された前記パッケージ基板の第5のエッジ近くに載置され、前記第4のエッジは、前記第5のセットのボンディングパッドが構成された前記パッケージ基板の第6のエッジ近くに載置」することは,引用文献1?7には,記載も示唆もされておらず,本願優先日前において周知技術であるともいえない。
そうすると,他の相違点を検討するまでもなく,本願発明1は,当業者であっても,引用発明、引用文献1?7に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2 本願発明2?15について
本願発明2?15は,上記相違点4に係る本願発明1の発明特定事項と同一の構成を備えるものであるから、上記1と同じ理由により、当業者であっても、引用発明、引用文献1?7に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は、請求項1-15に係る発明について上記引用文献1に記載された発明及び上記引用文献2?5に記載された技術的事項に基づいて、当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものであり,また,請求項4の「前記第1のダイは前記第1のダイから離れた場所に位置するボンディングパッドのセットを含む」の記載では「ボンディングパッド」と「第1のダイ」の位置関係が不明確であり,請求項6の「標準パッケージの仕様に準拠するプロファイルを有する寸法」の記載では「標準パッケージの仕様」が不明確であるから,特許法第36条第6項第2号に規定する要件を満たしていないというものである。
しかしながら,平成31年1月30日付け手続補正書により補正された請求項1,12,13は,それぞれ上記相違点4の構成を有するものであるから,上記第4の1に記載したように,引用文献1?5には相違点4の構成は記載も示唆もされていないので,本願発明1-15は、上記引用文献1に記載された発明及び上記引用文献1?5に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。また,上記手続補正書の記載では,請求項4において「ボンディングパッド」と「第1のダイ」の位置関係が特定されており,請求項6において「標準パッケージの仕様」が特定されていることから,特許請求の範囲は明確であり,本願は,特許法第36条第6項第2号に規定する要件を満たすものである。
したがって、原査定を維持することはできない。

第6 当審拒絶理由について
当審が通知した特許法第36条第6項第1号の拒絶の理由は,平成31年1月30日付けの補正により解消した。

第7 むすび
以上のとおり、本願発明1-15は、当業者が引用発明及び引用文献1?7に記載された技術的事項に基づいて容易に発明をすることができたものではない。また,本願は,特許法第36条第6項第2号に規定する要件を満たすものである。
したがって、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2019-04-15 
出願番号 特願2014-148230(P2014-148230)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 須原 宏光小川 将之  
特許庁審判長 恩田 春香
特許庁審判官 梶尾 誠哉
飯田 清司
発明の名称 混合アナログおよびデジタル集積回路  
代理人 岡田 貴志  
代理人 福原 淑弘  
代理人 井関 守三  
代理人 蔵田 昌俊  
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