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審決分類 審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 H04L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H04L
審判 査定不服 2項進歩性 取り消して特許、登録 H04L
管理番号 1350890
審判番号 不服2018-154  
総通号数 234 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-06-28 
種別 拒絶査定不服の審決 
審判請求日 2018-01-05 
確定日 2019-04-09 
事件の表示 特願2013- 99902「暗号処理装置,半導体メモリ及びメモリシステム」拒絶査定不服審判事件〔平成26年11月20日出願公開,特開2014-220729,請求項の数(10)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1.手続の経緯
本願は,平成25年5月10日の出願であって,
平成28年3月16日付けで審査請求がなされ,平成29年4月21日付けで審査官により拒絶理由が通知され,これに対して平成29年6月12日付けで意見書が提出されると共に手続補正がなされたが,平成29年11月30日付けで審査官により拒絶査定がなされ(謄本送達;平成29年12月5日),これに対して平成30年1月5日付けで審判請求がなされると共に手続補正がなされ,平成30年3月23日付けで審査官により特許法第164条第3項の規定に基づく報告がなされ,平成30年4月12日付けで上申書が提出され,平成30年11月30日付けで当審により拒絶理由が通知され,これに対して平成31年2月1日付けで意見書が提出されると共に手続補正がなされたものである。

第2.本願発明について
本願の請求項1?本願の請求項10に係る発明(以下,これを「本願発明1?本願発明10」という)は,平成31年2月1日付けの手続補正により補正された特許請求の範囲の請求項1?請求項10に記載された事項により特定されるものであり,そのうち,本願発明1は,次のとおりのものである。

「 【請求項1】
暗号処理装置であって,
それぞれが暗号機能を有する複数の暗号処理部から成り,当該複数の暗号処理部の少なくとも一つの暗号処理部の出力データが使用されて,当該複数の暗号処理部の出力データとは別の暗号化対象のデータが暗号化される暗号処理部群と,
前記暗号処理部群について,使用する暗号処理部をどのように組み合わせて使用するかを変化させる処理を実行する制御部と
を備え,
前記制御部は,使用する暗号処理部をどのように組み合わせて使用するかを,複数種類の組み合わせから決定し,
前記暗号処理部群は,第1及び第2暗号処理部を含み,
前記複数種類の組み合わせは,
前記第1暗号処理部から出力されるデータがセッション鍵として前記第2暗号処理部に入力され,前記第2暗号処理部から出力されるデータが,前記暗号化対象のデータを暗号化するためのデータとして使用されるような第1の組み合わせと,
前記第2暗号処理部から出力されるデータがセッション鍵として前記第1暗号処理部に入力され,前記第1暗号処理部から出力されるデータが,前記暗号化対象のデータを暗号化するためのデータとして使用されるような第2の組み合わせと,
前記第1暗号処理部から出力されるデータと,前記第2暗号処理部から出力されるデータとの両方が,前記暗号化対象のデータを暗号化するためのデータとして使用されるような第3の組み合わせと
を含む,暗号処理装置。」

第3.引用文献に記載の事項及び引用文献に記載の発明
1.引用文献に記載の事項
(1)引用文献1について
原審における平成29年4月21日付けの拒絶理由(以下,これを「原審拒絶理由」という)において,引用文献1として引用された,特開2010-263623号公報(2010年11月18日公開)には,関連する図面と共に次の事項が記載されている。

A.「【0014】
図1は,本発明の具体例による再構成可能,及び,拡張可能なマルチプルパス暗号化システム10と対応する方法を示す図である。本例で,暗号化される未加工データはビデオデータであるが,類似の方法,及び,構造は,適当な修正後,その他のタイプのデータに応用されてもよい。図1で示されるように,ビデオデータは,まず,空間/時間冗長性(spatial/temporal redundant)除去部分11により,空間,及び/又は,時間冗長性除去が実行される。データは,その後,暗号化イネーブルエントロピー符号化(encryption enabled entropy encoding)部分12により,エントロピー符号化される。空間/時間冗長性除去とエントロピー符号化は,ビデオデータ処理の領域で既知の圧縮処理である。暗号化イネーブルエントロピー符号化部分12は,エントロピー符号化間,暗号化を応用するが,暗号化はこのステップでは任意的である。例えば,暗号化イネーブルエントロピー符号化部分12は,ランダムハフマンテーブル符号化(randomized Huffman table coding),或いは,ランダム算術符号化(randomized arithmetic coding)により,暗号化を実施する。ランダムハフマンテーブル符号化において,複数の同形(isomorphic)のハフマンテーブルは,プレ保存か動的生成され,ハフマンテーブルの一つは,キーホッピングシーケンス (key hopping sequence)に基づいて選択され,各符号を符号化する。ランダム算術符号化において,複数のコーディング規約 (coding convention)の一つは,キーホッピングシーケンスに基づいて選択され,各符号を符号化する。エントロピー符号化データは,マルチプルパス暗号化を実行するマルチプル暗号化アルゴリズム集合部分13に入力され,即ち,データに対し,若干の暗号化アルゴリズムを順に実行して,暗号化ビデオデータを生成する。もちろん,未加工データがビデオデータ,或いは,イメージデータでない場合,空間/時間冗長性除去部分11と暗号化イネーブルエントロピー符号化部分12は必須のものではなく,未加工データは,直接,マルチプル暗号化アルゴリズム集合部分13に入力される。
【0015】
マルチプル暗号化アルゴリズム集合部分13が再構成されて,選択された順序や序列で,選択された暗号化アルゴリズムを実行する。マルチプル暗号化アルゴリズム集合部分13は,パイプライン化 (空間上,或いは,時間上) される一つ,或いは,それ以上の暗号化ユニットを含み,暗号化アルゴリズムの序列を実行する。各暗号化ユニットは,一つ,或いは,それ以上の暗号化アルゴリズムを実行し,構成,及び,再構成されて,一時 (given time)に,一アルゴリズムを実行する。暗号化ユニットにより実行される暗号化アルゴリズムは,既知のアルゴリズムか,或いは,これから発展するアルゴリズムである。既知の暗号アルゴリズムの例として,選択的暗号化(selective encryption),ビデオ暗号化アルゴリズム(video encryption algorithm,VEA),ランダム回転分割ブロック(random rotation in partitioned blocks,RPB),高度暗号化標準(Advanced Encryption Standard,AES),データ暗号化標準(Data Encryption Standard,DES),等がある。
【0016】
マルチプル暗号化アルゴリズム集合部分13は,クリプトグラフィ集合コントローラー15により構成される。クリプトグラフィ集合コントローラー15は,パイプラインとそれらの順序により,マルチプル暗号化アルゴリズム集合部分13内のどの暗号化ユニットが選択されるかを制御し,また,各選択された暗号化ユニットがどの暗号化ユニットを実行するかを制御する。この制御は,クリプトグラフィ集合コントローラー15に入力される一つ,或いは,それ以上のセキュリティレベルのパラメータに基づく。適当なアルゴリズムがクリプトグラフィ集合コントローラー15で実行されて,与えられたセキュリティレベルのパラメータに対し,どの暗号化アルゴリズムを使用するか,及び,アルゴリズムの順番を決定する。一般に,高いセキュリティレベルは更に多くのパス(更に多くの暗号化アルゴリズム)の応用が要求される。入力されるセキュリティレベルのパラメータは暗号化され,クリプトグラフィ集合コントローラー15はパラメータを復号する。
【0017】
図1で示されるシステム中,暗号化イネーブルエントロピー符号化部分12は,マルチプル暗号化アルゴリズム集合部分13に類似したパイプライン方法で実行され,例えば,DESやAES等,標準の暗号化アルゴリズムに対する差動電力攻撃分析(differential power analysis attack)を防止することができる。上述のように,暗号化イネーブルエントロピー符号化部分12は任意的である。
【0018】
暗号化イネーブルエントロピー符号化部分12とマルチプル暗号化アルゴリズム集合部分13により用いられる暗号化キーは,キープロセッサ14により生成され,クリプトグラフィ集合コントローラー15により部分12と13に提供される。キープロセッサ14は,入力キー集合(一つ,或いは,それ以上のキーを含み,入力キーの数量はフレキシブルである)を受信し,暗号化キーを生成する。暗号化キーは,対応する暗号化アルゴリズムにより要求されるあらゆる形式である。例えば,暗号化イネーブルエントロピー符号化部分12は,キーホッピングシーケンスを必要として,ランダムハフマンテーブル符号化を実行する。特別の定めがない限り,この開示中,アルゴリズムを暗号化,及び,符号化するのに必要な全ての情報は,共同で,暗号化キーとして称される。
【0019】
キープロセッサ14は,適当なアルゴリズムを実行して,暗号化キーを生成する。好ましくは,キープロセッサ14はプログラム可能で,暗号化キーを生成するのに用いられるアルゴリズムは,プログラミングにより変化する。好ましくは,キープロセッサ14はプログラム可能で,入力キー集合中,多くの,或いは,少しの入力キーを必要とし,柔軟性と安全性を向上させる。
【0020】
図1のキープロセッサ14は,セキュリティレベルのパラメータを受信しない。よって,キープロセッサ14は,マルチプル暗号化アルゴリズム集合部分13と暗号化イネーブルエントロピー符号化部分12により提供される全ての暗号化アルゴリズムに,暗号化キーを生成する。セキュリティレベルのパラメータによりどの暗号化アルゴリズムを実行するかを決定し,クリプトグラフィ集合コントローラー15は,暗号化キーを管理し,暗号化キーを選択して,マルチプル暗号化アルゴリズム集合部分13と暗号化イネーブルエントロピー符号化部分12に出力する。
【0021】
代替構造(図示しない)として,キープロセッサ14はセキュリティレベルのパラメータを受信して,入力とし,セキュリティレベルのパラメータに基づいて,マルチプル暗号化アルゴリズム集合部分13と暗号化イネーブルエントロピー符号化部分12により用いられる暗号化キーだけを選択的に生成する。もう一つの代替構造として,キープロセッサ14とクリプトグラフィ集合コントローラー15がクリプトグラフィコントローラー15aに結合され(図1の点線枠で示される),入力キー集合とセキュリティレベルパラメータを受信して,暗号化キー管理とマルチプル暗号化アルゴリズム集合部分13の再構成両方を実行する。コントローラー15aは,セキュリティレベルのパラメータに基づいて,マルチプル暗号化アルゴリズム集合部分13を構成し,入力キー集合とセキュリティレベルパラメータに基づいて,暗号化キーを生成し,それらをマルチプル暗号化アルゴリズム集合部分13と暗号化イネーブルエントロピー符号化部分12に提供する。」

B.「【0028】
図4(a)と図4(b)は,図1のクリプトグラフィ集合コントローラー15とマルチプル暗号化アルゴリズム集合部分13,或いは,図2のクリプトグラフィ集合コントローラー25とマルチプル復号アルゴリズム集合部分23を実行する再構成可能な暗号化モジュール40a/40bの二代替構造を示す図である。図4(a)と図4(b)で,RCU(再構成可能なクリプトグラフィユニット)コントローラー42a/42bは,図1か図2のクリプトグラフィ集合コントローラー15か25に対応し,RCU(再構成可能なクリプトグラフィユニット)44aの集合とマルチプレクサ45と46を有するRCU44bは,図1のマルチプル暗号化アルゴリズム集合部分13か,或いは,図2のマルチプル復号アルゴリズム集合部分23に対応する。」

C.「【0034】
代替機構で,再構成可能なクリプトグラフィモジュールは,混合機構を含み,図4(a)のカスケード構造に物理的に配置されるマルチプルRCUと,図4(b)のループバック構造に配置されるマルチプレクサを有する一つ(或いは,それ以上)のRCU両方を含む。他の代替機構で,再構成可能なクリプトグラフィモジュールは,ある方式で接続されたマルチプルRCUを含み,一RCUからもう一つへのデータフローは,RCUコントローラーにより再構成される。この代替案で,各RCUは,再構成可能,或いは,非再構成可能(つまり,一アルゴリズムだけ実行する)で,RCUコントローラーは,それらの間の接続順序を再構成し,一定順序で,一部のRCUを選択し,要望どおりに,他のRCUを迂回する。」

(2)引用文献2について
原審拒絶理由において,引用文献2として引用された,「SCHNEIER, B., APPLIED CRYPTOGRAPHY, John Wiley & Sons, Inc., 1996年,SECOND EDITION, p.357-368, 419, 420」には,次の事項が記載されている。

D.「Multiple encryption is one combination techinique: using an algorithm to encrypt the same plaintext block multiple times with multiple keys. Cascadeing is like multiple encryption, but uses different algorithms.」(357頁8行?10行)
(多重暗号化は,同じ平文ブロックの暗号化を,複数回,多重の鍵で暗号化するためにアルゴリズムを用いるという,1つの組合せ技術である。カスケーディングは,多重暗号化に似ているが,異なるアルゴリズムを用いている。<当審訳。以下,同じ。>)

E.「If you are going to use any of the techniques in this chapter, make sure the multiple keys are different and independent.」(357頁15行?16行)
(もし,この章において,技術の何れかを用いるのであれば,多重鍵が,異なっていて,かつ,独立であることを確認して下さい。)

F.「15.2 TRIPLE ENCRYPTION
Triple Encryption with Two Keys
A better idea, proposed by Tuchman in [1551], operates on a block three times with two keys: with the first key, then with the second key, and finally with the first key again.」(358頁下から4行?359頁1行)
(15.2 三重暗号化
2つの鍵による三重暗号化
[1551]において,タッチマンによって提案された,より良好なアイデアは,1つのブロックを,2つの鍵によって,3回処理する:第1の鍵で,次いで,第2の鍵で,最後に再び第1の鍵で。)

G.「Double OFB/Counter
This method uses a block algorithm to generate two keystreams.which are then used to encypt the plaintxt.・・・・The two keys, K_(1) and K_(2), are independent. I know of no cryptanalysis of this variant.」(363頁32行?364頁4行)
(二重OFB/カウンタ
この方法は,次に,平文を暗号化するために用いられる,2つのキーストリームを生成するためのブロック・アルゴリズムを用いる。・・・2つのキー,K_(1)とK_(2)は,独立である。私は,この変数の暗号解析方法がないことについて知っている。)

H.「17.11 CASCADING MULTIPLE STREAM CIPHERS
If performance is no issue, there's no reason not to choose multiple stream ciphers and cascade them. Simply XOR the output of each generator with the plaintext to get the cipher text.」(419頁20行?24行)
(17.11 カスケーディング多重ストリーム暗号
能力に問題がなければ,多重ストリーム暗号を選択し,それらを接続しない理由はない。暗号テキストを得るには,各生成器出力と,平文テキストとの,排他的論理和を計算するだけである。)

I.「A clever trick is to use one algorithm,either a block or stream algorithm, to frequently rekey a fast algorithm」(420頁1行?2行)
(巧妙な技は,頻繁に速いアルゴリズムを再生成するために,ブロック,または,ストリーム・アルゴリズムの,1つのアルゴリズムを使用することである。)

(3)引用文献3について
原審拒絶理由において,引用文献3として引用された,「MENEZES, A. J., VAN OORSCHOT, P. C. and VANSTONE, S. A.,HANDBOOK of APPLIED CRYPTOGRAPHY, CRC Press, 1997年, p.234, 235」には,次の事項が記載されている。

J.「7.29 Definition A cascade cipher is the concatenation of L ≧ 2 block ciphers(called stages), each with independent keys. Plaintext is input to first stage;the output of stage i is input to stage i+1;and the output of stage L is the cascade's ciphertext output.
In the simplest case, all stages in a cascade cipher have k-bit keys, and the stage inputs and outputs are all n-bit quantities. The stage ciphers may differ(general cascade of ciphers) or all be identical(cascade of identical ciphers).」(234頁13行?18行)
(7.29 定義 カスケード暗号は,それぞれ異なる鍵を用いた,2以上のブロック暗号(ステージと呼ばれる)の結合である。平文が,最初のステージに入力される;ステージiの出力が,ステージi+1の入力である;そして,ステージLの出力が,カスケードの暗号文出力である。
最も簡単なケースにおいては,カスケード暗号の全てのステージは,kビット鍵を有し,ステージの入力と,出力は,全て,nビット数である。ステージ暗号は,異なるか(通常の暗号のカスケード),全て,同じ(同一の暗号のカスケード)であり得る。)

K.「the subcase K_(1)=K_(3) is often called two-key triple-encyption.」(235頁3行)
(サブケースK_(1)=K_(3)は,しばしば,2キー,三重暗号化と呼ばれる。)

(4)引用文献4について
原審拒絶理由において,引用文献4として引用された,特開昭64-010750号公報(平成元年1月13日公開)には,関連する図面と共に,次の事項が記載されている。

L.「3.発明の詳細な説明
〔産業上の利用分野〕
この発明は,ディジタルデータを暗号化する為のブロック暗号化装置に関するものである。
〔従来の技術〕
第2図は,従来のブロック暗号化方式の一例であり,図において,(1)はKey(鍵)符号の入力端子,(2)は入力レジスタ,(3)はブロック暗号化回路,(4)は出力レジスタ,(5)はパラレル/シリアル(P/S)変換回路,(6)はモジュロ2加算器,(7)はデータ入力端子,(8)は暗号化されたデータの出力端子である。
次に動作について説明する。一般にブロック暗号化方式として代表的なものにDES(Data Encryption Standard)方式がある。これは,米国IBM社が開発し,米国商務省にて標準の暗号化方式として制定されているものである。ここでは,ブロック暗号化方式としてDES方式を例にあげて説明する。第2図において,(3)の部分がブロック暗号化を行う部分であり,一般に第2図に示される暗号化モードをOFB(Output Feed back)モードと呼んでいる。データの暗号化は64ビット毎にブロック化されて行なわれる。まず,データの暗号化の開始時点において,入力レジスタ(2)には,IV(Initial Vector)と呼ばれる初期値がロードされ,ブロック暗号化回路(3)により,Key入力端子(1)から入力される56ビットのKeyを用いて,暗号化されて,出力レジスタ(4)に暗号化されたIV64ビットが出力される。更に,出力レジスタ中の64ビットは,P/S変換器(5)によりシリアルデータとなって,モジュロ2加算器(6)により,入力端子(7)より入力する64ビットの情報データと加算されて,暗号化された64ビットのデータとなって出力端子(8)より出力される。次の64ビットの暗号は,出力レジスタ(4)の中の64ビットを入力レジスタ(2)に入力することにより,上記と全く同様の手順にて行なわれる。以下の暗号化は,手順を64ビット毎に繰り返すことによって行なわれる。
〔発明が解決しようとする問題点〕
従来のブロック暗号化装置は以上のように構成されており,64ビット毎の暗号化データに対し,そのキーは固定されているので,暗号化データの解読が容易であるという問題点があった。
この発明は上記のような問題点を解消するためになされたもので,64ビット毎の暗号化において,暗号化データの解読が困難となるようなブロック暗号化装置を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係るブロック暗号化装置は,マスターキーにより,ブロック毎に暗号化したデータをキーとして,本来のデータのブロック暗号化を行うようにしたものである。
〔作用〕
この発明は,上記のように構成した結果,ブロック暗号化を行う為のキーは,ブロック毎に異なった値となるので,暗号化したデータの解読が困難となる。
〔実施例〕
以下,この発明の一実施例を図について説明する。第1図は本発明の一実施例によるブロック暗号化装置を示し,図において,(20)は暗号化すべきデータを一定のブロックに区切ってキーにより暗号化するデータ暗号化手段であり,入力レジスタ(2),ブロック暗号化回路(3),出力レジスタ(4),パラレル/シリアル変換器(5)及びモジュロ2加算器(6)により構成されている。また,(21)はマスターキー(以下Master Keyと称す)の入力端子,(22)は,暗号化された64ビットのデータを56ビットのキー(以下Keyと称す)に変換する変換回路である。(30)はキーとなるべきデータを固定のマスターキーにより,データ暗号化手段と同一の区切り毎にブロック暗号化するキー暗号化手段であり,入力レジスタ(2′),ブロック暗号化回路(3′),出力レジスタ(4′)及び変換回路(22)により構成されている。
次に動作について説明する。入力レジスタ(2),(2′),ブロック暗号化回路(3),(3′),出力レジスタ(4),(4′)は,前記従来例と同様の動作をする。即ち,まず,暗号化の開始時点においては,入力レジスタ(2′)にKey IVの初期値キー符号64ビットがロードされ,入力端子(21)から入力するMaster Key56ビットにより,ブロック暗号化されて,出力レジスタ(4′)に出力される。この64ビットのデータは,変換回路(22)により56ビットのKeyとなる。変換回路(22)は単に64ビットのデータから8ビットのデータを削除するものでもよいし,ROMテーブル等による非線形変換であってもよい。
この様にして得られた56ビットのKeyにより,入力レジスタ(2)にロードされたIV64ビットが暗号化される。次の64ビットについては,出力レジスタ(4′)の内容を再び入力レジスタ(2′)に戻して,暗号化することにより,上記56ビットのKeyとは異なるKeyを変換回路(22)の出力に作り出し,この新しいKeyを用いて,出力レジスタ(4)の内容を入力レジスタ(2)にロードしたデータに対し暗号化を行う。
以下,64ビット毎に全く同様の繰り返し動作となってデータの暗号化が行なわれる」(1頁右欄3行?2頁右下欄19行)

(5)引用文献5について
原審拒絶理由において,引用文献5として引用された,特開2008-010923号公報(平成20年1月17日公開)には,関連する図面と共に,次の事項が記載されている。

M.「【0020】
[基本的な考え方]
図1はこの発明の一例であるスクランブル/デスクランブル技術が採用されるデータ授受システムの構成を概念的に示すブロック図である。当該システムはホスト機器1と半導体メモリ2とを有しており,両者間においてはスクランブル済みの信号IOが授受される。
【0021】
本実施の形態では8ビットのパラレルデータが扱われる場合が例示され,スクランブル/デスクランブルはその対象となる8ビットのパラレルデータと8ビットのスクランブル用キーとの排他的論理和を採る場合が例示される。ただし,これらの態様は例示であって,本発明がかかる態様に限定される必要はない。
【0022】
ホスト機器1はスクランブル/デスクランブル部11と入出力部(図中ではI/Oと表記)12とを備えている。ホスト機器1はその他にも,半導体メモリ2へ与えるコマンドCmdや書き込みデータDtw及び書き込みデータDtwの格納先を示すアドレスAdrを出力する処理,半導体メモリ2から読み出しデータDtrを入力する処理,これらの処理並びにスクランブル/デスクランブル部11及び出力部12の機能を実行するが,本発明とは直接関係しないので説明は省略する。
【0023】
半導体メモリ2はスクランブル/デスクランブル部21,入出力部(図中ではI/Oと表記)22,メモリアレイ26を備えている。半導体メモリ2は,他に機能を有することもあり得るが,その基本的な機能は以下の二つである。
【0024】
第1の機能:スクランブル済みの信号IOを,入出力部22を介してホスト機器1から得る。スクランブル済みの信号IOをデスクランブルして,メモリアレイ26に対するコマンドCmd,書き込みデータDtw,もしくはアドレスAdrを得る。コマンドCmd,書き込みデータDtw,もしくはアドレスAdrに基づいてメモリアレイ26へとデータDtを入力し,あるいはメモリアレイ26から読み出しデータDtrを読み出す機能;
第2の機能:読み出しデータDtrをスクランブルし,これを入出力部22を介して,ホスト機器1へと出力する機能。
【0025】
図2及び図3は,それぞれ第1の機能及び第2の機能を示すブロック図であり,いずれも半導体メモリ2の構造自体は図1のそれと同じである。但し,図2では第1の機能における,図3では第2の機能における,それぞれ信号やデータの流れを太線で示している。
【0026】
半導体メモリ2はコマンド判定部24を更に備えている。コマンド判定部24は第1の機能においてデスクランブルされた結果がコマンドCmdであるか否かを判定する。コマンドCmdであればそのコマンドを後述するシフトレジスタ制御回路211に与える。
【0027】
半導体メモリ2はメモリ制御部25を更に備えている。メモリ制御部25は,コマンドCmd,書き込みデータDtw,あるいはアドレスAdrをメモリアレイ26に出力する。
【0028】
コマンドCmdは例えば読み出し命令,書き込み命令である。例えばコマンドCmdが読み出し命令である場合,通常はアドレスAdrを伴っている。当該コマンドCmdに基づいて,当該アドレスAdrにおいてメモリアレイ26に格納されていたデータが読み出しデータDtrとして読み出される。読み出しデータDtrはスクランブル/デスクランブル部21に入力する。
【0029】
例えばコマンドCmdが書き込み命令である場合,通常はアドレスAdr及び書き込みデータDtwを伴っている。そして当該コマンドCmdに基づいて,随伴した書き込みデータDtwが,当該アドレスAdrにおいてメモリアレイ26へと書き込まれる。
【0030】
例外的には,前回のコマンドCmdにおいてアドレスAdrが伴われている場合,そのアドレスAdrに対するアドレス値の差分が,今回のコマンドCmdに伴っていてもよい。また前回のコマンドCmdが書き込み命令であって書き込みデータDtwが随伴しており,今回のコマンドCmdも書き込み命令であって前回の書き込みデータDtwに対する値の差分が,今回のコマンドCmdに随伴してもよい。
【0031】
スクランブル/デスクランブル部21はシフトレジスタ制御回路211,セレクタ212,演算部213,キー生成部214を備えている。キー生成部214は,図中では四角の配列で模式的に図示されている)シフトレジスタ群を有しており,これらはスクランブル/デスクランブルに用いられるスクランブル用キー(以下,単に「キー」と称す)q0?q7を生成する。
【0032】
セレクタ212は入出力部22を介して与えられるスクランブル済みの信号IOと,読み出しデータDtrとが与えられる。半導体メモリ2が上述の第1の機能,第2の機能を発揮する場合にそれぞれ対応して,セレクタ212はスクランブル済みの信号IO,読み出しデータDtrを選択し,これらの内で選択されたものが被処理信号p0?p7として演算部213及びシフトレジスタ制御回路211に与えられる。
【0033】
演算部213にはキーq0?q7及び被処理信号p0?p7が与えられる。半導体メモリ2が上述の第1の機能を発揮する場合には被処理信号p0?p7はデスクランブルの対象であり,演算部213の出力データs0?s7はデスクランブルされたコマンドCmd,書き込みデータDtw,あるいはアドレスAdrとなる。半導体メモリ2が上述の第2の機能を発揮する場合には被処理信号p0?p7はスクランブルの対象であり,演算部213の出力データs0?s7は読み出しデータDtrをスクランブルして得ることができ,入出力部22及びシフトレジスタ制御回路211に与えられる。演算部213は8ビットをパラレルで処理し,例えばキーq0?q7及び被処理信号p0?p7のビット毎の排他的論理和を演算する。
【0034】
このように演算部213ではキーq0?q7を用いて排他的論理和を演算することにより,スクランブル処理とデスクランブル処理とで共通のキーq0?q7を用いることができる。
【0035】
半導体メモリ2が上述の第2の機能を発揮する場合には,入出力部22を介して出力データs0?s7はホスト機器1へと与えられる。」

(6)引用文献6について
原審拒絶理由において,引用文献6として引用された,特開平09-270785号公報(平成9年10月14日公開)には,関連する図面と共に,次の事項が記載されている。

N.「【0098】また,暗号化装置313及び復号装置314で用いられる暗号化方法及び復号方法は,他の情報処理装置と共有する必要がないので,暗号化及び復号のアルゴリズムや暗号鍵及び復号鍵を,1つの情報処理装置内だけで独自に設定または更新することが可能である。ある条件(例えば電源オン/オフや1日ごと)で暗号化及び復号のアルゴリズムや暗号鍵及び復号鍵を更新するようにすれば,さらに暗号強度を高めることができる。電源オン/オフ時に暗号鍵及び復号鍵を更新するには,図2に示した鍵テーブル内の鍵の値を電源オン時に変更すればよい。」

(7)引用文献7について
原審拒絶理由において,引用文献7として引用された,特開2003-324423号公報(平成15年11月14日公開)には,関連する図面と共に,次の事項が記載されている。

O.「【0050】次に,安全性強化装置38の構成について,図1を参照して説明する。この例の安全性強化装置38は,SA情報抽出回路41と,入力バッファ42と,出力バッファ43と,セレクタ44と,コントローラ45と,アルゴリズム検索回路46と,メモリ47と,暗号・認証処理回路48とから構成されている。SA情報抽出回路41は,外部から供給される入力パケットP_(IN)の中からSA情報SAIを抽出する。入力バッファ42は,コントローラ45により制御され,外部から供給される入力パケットP_(IN)が一時保持される。出力バッファ43は,コントローラ45により制御され,暗号・認証処理回路48から供給される出力パケットP_(OUT)が一時保持される。セレクタ44は,第1の入力端子に入力バッファ42から供給される入力パケットP_(IN)が入力され,第2の入力端子に出力バッファ43から供給される出力パケットP_(OUT)が入力される。セレクタ44は,コントローラ45から供給される選択信号SELが"L"レベルの場合には,第1の入力端子から入力された入力パケットP_(IN)を暗号・認証処理回路48に供給し,選択信号SELが"H"レベルの場合には,第2の入力端子から入力された出力パケットP_(OUT)を暗号・認証処理回路48に供給する。
【0051】コントローラ45は,安全性強化装置各部を制御するとともに,SA情報抽出回路41から供給される各パケットごとのSA情報SAIに基づいて,対応するパケットを暗号化,復号化,あるいは認証するための暗号化アルゴリズム,復号化アルゴリズム,認証アルゴリズムを検索するアルゴリズム検索データASDを生成する。また,コントローラ45は,出力バッファ43に一時保持されている出力パケットP_(OUT)が暗号化処理を経たが認証処理を経ていないものである場合には,出力パケットP_(OUT)を暗号・認証処理回路48に供給するために,"H"レベルの選択信号SELをセレクタ44に供給する。一方,コントローラ45は,出力バッファ43に一時保持されている出力パケットP_(OUT)が,復号化されかつ認証に成功したものである場合又は暗号化処理が施された後,認証処理を経たものである場合には,"L"レベルの選択信号SELをセレクタ44に供給する。
【0052】アルゴリズム検索回路46は,メモリ,レジスタ,セレクタ等からなり,予め,各々n個(nは自然数)の暗号化アルゴリズムアドレスENCA1?ENCAn,復号化アルゴリズムアドレスDECA1?DECAn及び認証アルゴリズムアドレスAUTA1?AUTAnが記憶されている。ここで,暗号化アルゴリズムアドレスENCA1?ENCAnとは,メモリ47に予め記憶されているn個の暗号化アルゴリズムのマッピングデータオブジェクトEMDO1?EMDOnを読み出すための先頭アドレスをいう。同様に,復号化アルゴリズムアドレスDECA1?DECAnとは,メモリ47に予め記憶されているn個の復号化アルゴリズムのマッピングデータオブジェクトDMDO1?DMDOnを読み出すための先頭アドレスをいう。認証アルゴリズムアドレスAUTA1?AUTAnは,メモリ47に予め記憶されているn個の認証アルゴリズムのマッピングデータオブジェクトAMDO1?AMDOnを読み出すための先頭アドレスをいう。アルゴリズム検索回路46は,コントローラ45から供給されるアルゴリズム検索データASDに基づいて,対応する暗号化アルゴリズムアドレス,復号化アルゴリズムアドレス,あるいは認証アルゴリズムアドレスのいずれか1個を検索し,選択アルゴリズムアドレスSAAとしてメモリ47に供給する。
【0053】メモリ47は,RAM等の半導体メモリ,上記した,FDドライバ,HDドライバ,MOディスクドライバ,あるいはCD/DVDドライバ等からなる。メモリ47には,図1に示すように,n個の暗号化アルゴリズムのマッピングデータオブジェクトEMDO1?EMDOnと,n個の復号化アルゴリズムのマッピングデータオブジェクトDMDO1?DMDOnと,n個の認証アルゴリズムのマッピングデータオブジェクトAMDO1?AMDOnとが各々記憶されている。メモリ47は,アルゴリズム検索回路46から選択アルゴリズムアドレスSAAが供給されると,選択アルゴリズムアドレスSAAを先頭アドレスとするマッピングデータオブジェクトを当該記憶領域から順次読み出して暗号・認証処理回路48に供給する。
【0054】暗号・認証処理回路48は,プログラマブル論理素子49?51からなる。プログラマブル論理素子49?51としては,上記したFPGAやPLD等がある。プログラマブル論理素子49は,メモリ47から供給される1個の暗号化アルゴリズムのマッピングデータオブジェクトが書き込まれることにより配線やロジックが形成され,特定の暗号化回路が作成される。作成された暗号化回路は,セレクタ44から供給される入力パケットP_(IN)を暗号化して出力バッファ43に供給する。同様に,プログラマブル論理素子50は,メモリ47から読み出される1個の復号化アルゴリズムのマッピングデータオブジェクトが書き込まれることにより配線やロジックが形成され,特定の復号化回路が作成される。作成された復号化回路は,セレクタ44から供給される入力パケットP_(IN)を復号化して出力バッファ43に供給する。プログラマブル論理素子51は,メモリ47から読み出される1個の認証アルゴリズムのマッピングデータオブジェクトが書き込まれることにより配線やロジックが形成され,特定の認証回路が作成される。作成された認証回路は,セレクタ44から供給される入力パケットP_(IN)又は出力パケットP_(OUT)についてメッセージ認証して出力バッファ43に供給する。プログラマブル論理素子49?51は,同一構成及び同一機能を有するものであっても良い。また,プログラマブル論理素子49は暗号化回路を作成するのに必要な構成及び機能を有し,プログラマブル論理素子50は復号化回路を作成するのに必要な構成及び機能を有し,プログラマブル論理素子51は,認証回路を作成するのに必要な構成及び機能を有するものであっても良い。なお,安全性強化装置39及び40の構成は,入出力されるデータが異なる以外は,安全性強化装置38と同一構成であり,各々用いる暗号化アルゴリズム,復号化アルゴリズム及び認証アルゴリズムも同一であるので,その説明を省略する。」

2.引用文献1に記載の発明
上記A?Cに引用した記載から,引用文献1には,次の発明(以下,これを「引用発明」という)が記載されているもとの認める。

「再構成可能及び拡張可能なマルチプルパス暗号化システムであって,データがマルチプル暗号化アルゴリズム集合部分に入力され,
マルチプル暗号化アルゴリズム集合部分が再構成されて,選択された順序や序列で,選択された暗号化アルゴリズムを実行し,マルチプル暗号化アルゴリズム集合部分は,空間上,或いは,時間上でパイプライン化される,一つ或いはそれ以上の暗号化ユニットを含み,暗号化アルゴリズムの序列を実行し,各暗号化ユニットは,一つ或いはそれ以上の暗号化アルゴリズムを実行し,構成及び再構成されて,一時に一アルゴリズムを実行し,
マルチプル暗号化アルゴリズム集合部分は,クリプトグラフィ集合コントローラーにより構成され,クリプトグラフィ集合コントローラーは,パイプラインとそれらの順序により,マルチプル暗号化アルゴリズム集合部分内のどの暗号化ユニットが選択されるかを制御し,適当なアルゴリズムがクリプトグラフィ集合コントローラーで実行されて,与えられたセキュリティレベルのパラメータに対し,どの暗号化アルゴリズムを使用するか,及び,アルゴリズムの順番を決定し,
マルチプル暗号化アルゴリズム集合部分により用いられる暗号化キーは,キープロセッサにより生成され,クリプトグラフィ集合コントローラーによりマルチプル暗号化アルゴリズム集合部分に提供され,
クリプトグラフィ集合コントローラーとマルチプル暗号化アルゴリズム集合部分を実行する再構成可能な暗号化モジュールにおいて,RCU(再構成可能なクリプトグラフィユニット)コントローラーが,クリプトグラフィ集合コントローラーに対応し,RCU(再構成可能なクリプトグラフィユニット)の集合が,マルチプル暗号化アルゴリズム集合部分に対応し,
再構成可能なクリプトグラフィモジュールは,ある方式で接続されたマルチプルRCUを含み,一RCUからもう一つへのデータフローは,RCUコントローラーにより再構成され,各RCUは,再構成可能,或いは,一アルゴリズムだけ実行する非再構成可能で,RCUコントローラーは,それらの間の接続順序を再構成し,一定順序で,一部のRCUを選択し,要望どおりに,他のRCUを迂回する,
マルチプルパス暗号化システム」

第4.本願発明と引用発明との対比及び相違点についての判断
1.本願発明1について
(1)対比
本願発明1と,引用発明とを対比すると,本願発明1と,引用発明との一致点,及び,相違点は,次のとおりである。

[一致点]
暗号処理装置であって,
それぞれが暗号機能を有する複数の暗号処理部から成る,暗号処理部群と,
前記暗号処理部群について,使用する暗号処理部をどのように組み合わせて使用するかを変化させる処理を実行する制御部と
を備え,
前記制御部は,使用する暗号処理部をどのように組み合わせて使用するかを,複数種類の組み合わせから決定し,
前記暗号処理部群は,第1及び第2暗号処理部を含む,暗号処理装置。

[相違点1]
“暗号処理部群”に関して,
本願発明1においては,「複数の暗号処理部の少なくとも一つの暗号処理部の出力データが使用されて,当該複数の暗号処理部の出力データとは別の暗号化対象のデータが暗号化される」ものであるのに対して,
引用発明においては,そのような構成について言及がない点。

[相違点2]
本願発明1においては,「複数種類の組み合わせは,
前記第1暗号処理部から出力されるデータがセッション鍵として前記第2暗号処理部に入力され,前記第2暗号処理部から出力されるデータが,前記暗号化対象のデータを暗号化するためのデータとして使用されるような第1の組み合わせと,
前記第2暗号処理部から出力されるデータがセッション鍵として前記第1暗号処理部に入力され,前記第1暗号処理部から出力されるデータが,前記暗号化対象のデータを暗号化するためのデータとして使用されるような第2の組み合わせと,
前記第1暗号処理部から出力されるデータと,前記第2暗号処理部から出力されるデータとの両方が,前記暗号化対象のデータを暗号化するためのデータとして使用されるような第3の組み合わせと
を含む」ものであるのに対して,
引用発明には,そのような構成についての言及がない点。

(2)相違点についての判断
事案に鑑み,上記[相違点2]について検討すると,[相違点2]に係る構成は,上記引用文献1?引用文献7に記載されておらず,本願出願前において周知技術であるともいえない。
したがって,本願発明1は,相違点1を検討するまでもなく,当業者であっても引用発明,引用文献2?引用文献7に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2?本願発明10について
本願の請求項2?本願の請求項10は,本願の請求項1を直接・間接に引用するものであるから,本願発明2?本願発明10は,[相違点2]に係る構成を有するものである。
本願発明1と同じ理由により,当業者であっても,引用発明,及び,引用文献2?引用文献7に記載された技術に基づいて容易に発明できたものとはいえない。

第5.原査定の概要及び原査定についての判断
1.原査定の概要
原審における平成29年11月30日付けの拒絶査定(以下,これを「原査定」という)は,概略,次のとおりである。
「この出願については,平成29年 4月21日付け拒絶理由通知書に記載した理由2,3によって,拒絶をすべきものです。
なお,意見書及び手続補正書の内容を検討しましたが,拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由2(特許法第29条第1項第3号)について
上記拒絶理由通知書において述べたとおり,
・請求項 1,6
・引用文献等 1
補正後の請求項1に係る発明は引用文献1に記載された発明と同一である。請求項6に係る発明も、引用文献1に記載された発明と同一である。
●理由3(特許法第29条第2項)について
・請求項 1-14
・引用文献等 1-7
請求項1,6に記載された発明は,引用文献1に記載された発明と同一であるから,引用文献1に記載された発明に基づいて当業者が容易に相当し得たものでもある。
請求項2-5,7-14に係る発明は,上記拒絶理由通知書において述べたと同様,引用文献1に記載された発明及び引用文献2-7に記載された発明に基づいて当業者が容易に想到し得たものである。」

2.原査定についての判断
平成31年2月1付けの手続補正により,本願発明1?本願発明10は,上記[相違点2]に係る構成を有するものとなっており,当業者であっても,拒絶査定において引用された引用文献1?引用文献7に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。

第6.当審拒絶理由について
1.36条6項2号について
当審では,請求項1の,
「暗号処理部群について,使用する暗号処理部をどのように組み合わせて使用するかを変化させる第1処理と,使用する暗号処理部の数を変化させる第2処理の少なくとも一方を実行する制御部」,
という記載が明確でない旨の拒絶理由を通知したが,平成31年2月1日付けの手続補正により,この拒絶理由は解消した。

2.36条4項1号について
当審では,
(1)本願の請求項1に記載の「第1処理」,及び,「第2処理」に関して,本願明細書の発明の詳細な説明には,「第1処理」,及び,「第2処理」という記載は存在せず,本願の請求項1に記載の「使用する暗号処理部の数を変化させる第2処理」が,本願明細書の発明の詳細な説明における,どの処理に対応しているのか,不明であり,本願の請求項1に記載の「使用する暗号処理部の数を変化させる第2処理」が,どのように実現されているか,本願明細書の発明の詳細な説明に記載された内容からは,不明である。
及び,
(2)本願明細書の段落【0034】に記載の「第1暗号処理部2a」,及び,「第2暗号処理部2b」は,何を“暗号化”の鍵として,暗号化を行っているのか不明であり,また,同じく,段落【0034】に記載の「初期化」とは,どのような状況を表現したものであるのか,不明である旨の拒絶理由を通知したが,平成31年2月1日付けの手続補正により,この拒絶理由は解消した。

第7.むすび
以上のとおり,本願発明1?本願発明10は,当業者が引用発明,及び,引用文献1?引用文献7に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2019-03-25 
出願番号 特願2013-99902(P2013-99902)
審決分類 P 1 8・ 537- WY (H04L)
P 1 8・ 121- WY (H04L)
P 1 8・ 536- WY (H04L)
最終処分 成立  
前審関与審査官 中里 裕正  
特許庁審判長 仲間 晃
特許庁審判官 石井 茂和
山崎 慎一
発明の名称 暗号処理装置、半導体メモリ及びメモリシステム  
代理人 有田 貴弘  
代理人 吉竹 英俊  
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