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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1351012
審判番号 不服2017-12453  
総通号数 234 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-06-28 
種別 拒絶査定不服の審決 
審判請求日 2017-08-23 
確定日 2019-05-15 
事件の表示 特願2015-520493「データ保持フローティングゲートキャパシタを備えるシリサイド化集積回路」拒絶査定不服審判事件〔平成26年 1月 3日国際公開、WO2014/004797、平成27年 8月 3日国内公表、特表2015-522214、請求項の数(21)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2013年(平成25年)6月27日(パリ条約における優先権主張外国受理2012年6月27日,米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成28年 6月16日 手続補正書の提出
平成28年10月 6日付け 拒絶理由通知書
平成29年 3月16日 意見書の提出
平成29年 4月20日付け 拒絶査定
平成29年 8月23日 審判請求書の提出
平成30年 7月30日付け 拒絶理由通知書
平成31年 1月31日 意見書・手続補正書の提出

第2 原査定の概要
原査定(平成29年4月20日付け拒絶査定)の概要は次のとおりである。

この出願の請求項1ないし21に係る発明は,以下の引用文献1ないし3に基づいて,その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
引用文献1 米国特許第8178915号明細書
引用文献2 米国特許出願公開第2006/0163669号明細書
引用文献3 特開平02-203558号公報

第3 当審拒絶理由の概要
当審拒絶理由(平成30年7月30日付け拒絶理由)の概要は次のとおりである。

A.この出願は,特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。

B.この出願の請求項1ないし21に係る発明は,以下の引用文献1ないし3に基づいて,その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
引用文献1 米国特許第8178915号明細書
引用文献2 米国特許出願公開第2006/0163669号明細書
引用文献3 特開平02-203558号公報

第4 本願発明
本願請求項1ないし21に係る発明(以下,それぞれ「本願発明1」ないし「本願発明21」という。)は,平成31年1月31日提出の手続補正書で補正された特許請求の範囲の請求項1ないし21に記載された事項により特定される発明であり,本願発明1ないし21は以下のとおりの発明である。

「【請求項1】
アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む、ボディの半導体表面において形成される集積回路であって、前記集積回路が、
第1のポリシリコン電極と、
前記第1のポリシリコン電極の上に配置されるシリサイドブロック膜であって、窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜と、
前記シリサイドブロック膜の上に配置され、前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する、キャパシタ誘電体膜と、
金属を含み、或る導体レベルに形成される第1の導電プレートであって、前記第1のポリシリコン電極の第1の部分の上に配置され、それとの間に前記キャパシタ誘電体膜を備える、前記第1の導電プレートと、
直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し、前記第1のポリシリコン電極と同じポリシリコン層から形成される、第2のポリシリコン電極と、
金属を含み、前記導体レベルに形成される第2の導電プレートであって、前記第2のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され、それとの間に前記キャパシタ誘電体膜を備え、前記キャパシタ誘電体膜が前記第2のポリシリコン電極の前記被覆部分と直に接する、前記第2の導電プレートと、
を含む、集積回路。
【請求項2】
請求項1に記載の集積回路であって、
前記第1及び第2の導電プレートが金属窒化物で構成される、集積回路。
【請求項3】
請求項2に記載の集積回路であって、
前記金属窒化物が窒化タンタルである、集積回路。
【請求項4】
請求項1に記載の集積回路であって、
前記金属シリサイドがコバルトシリサイドである、集積回路。
【請求項5】
請求項1に記載の集積回路であって、
前記キャパシタ誘電体膜が、窒化ケイ素の第1の層と、前記窒化ケイ素の第1の層に重なる二酸化ケイ素の第1の層と、前記二酸化ケイ素の第1の層に重なる窒化ケイ素の第2の層とを含む、集積回路。
【請求項6】
請求項5に記載の集積回路であって、
前記キャパシタ誘電体膜の前記窒化ケイ素の第1の層が、前記シリサイドブロック膜の前記窒化ケイ素の層に直接的に重なる、集積回路。
【請求項7】
請求項1に記載の集積回路であって、
半導体表面の第1及び第2のアクティブ領域と、
前記半導体表面の前記第1及び第2のアクティブ領域の上に配置されるゲート誘電体膜と、
前記第2のアクティブ領域内に形成されるソース及びドレインのドープされた領域と、
を更に含み、
第1のトンネルキャパシタを形成するように、前記第1のポリシリコン電極が、前記第1のアクティブ領域の上に延び、それとの間に前記ゲート誘電体膜を備える、第2の部分を有し、
前記第1のポリシリコン電極が、前記ソース及びドレインのドープされた領域の間の前記半導体表面の上に延び、トランジスタゲート電極として機能する、第3の部分を有する、集積回路。
【請求項8】
請求項7に記載の集積回路であって、
前記半導体表面の第3のアクティブ領域を更に含み、
第2のトンネルキャパシタを形成するように、前記第1のポリシリコン電極が、前記第3のアクティブ領域の上に延び、それとの間に配置される前記ゲート誘電体膜を備える、第4の部分を有する、集積回路。
【請求項9】
ボディの半導体表面において形成されるアナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を作製する方法であって、
前記半導体表面の位置に隔離誘電体構造を形成することであって、前記隔離誘電体構造が、それら間の前記表面のアクティブ領域を画定する、前記隔離誘電体構造を形成するステップと、
その後、多結晶シリコンで構成される電極層を全体に形成するステップと、
その後、前記電極層上に、窒化ケイ素の第1の層の下にある二酸化ケイ素の第1の層を含むシリサイドブロック膜を堆積するステップと、
露出された表面に前記窒化ケイ素の第1の層を備える第1の電極に対応する前記電極層の一部の上に前記シリサイドブロック膜が残り、第2の電極に対応する前記電極層の一部から前記シリサイドブロック膜が除去されるように、前記電極層の一部から前記シリサイドブロック膜を選択的に除去するステップと、
その後、金属シリサイドを形成するために、前記第2の電極に対応する前記一部を含む、前記多結晶シリコン電極層の露出された部分を金属と反応させるステップと、
その後、キャパシタ誘電体層を全体に堆積するステップと、
その後、金属を含む導体層を堆積するステップと、
隔離誘電体構造に重なる位置において前記第1の電極の一部に重なり、それとの間に前記キャパシタ誘電体層と前記シリサイドブロック膜とを備える、第1の導電プレートを画定するように、及び、前記第2の電極の一部に重なり、それとの間に前記キャパシタ誘電体層を備える、第2の導電プレートを画定するように、前記導体層の一部を除去するステップと、
を含む、方法。
【請求項10】
請求項9に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記反応させるステップの前に、前記金属の層を全体に形成するステップを更に含む、方法。
【請求項11】
請求項10に記載の方法であって、
前記反応させるステップの後に、前記金属の非シリサイド部分を除去するステップを更に含む、方法。
【請求項12】
請求項10に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記金属の層を形成するステップの前に、表面クリーンアップを行なうステップを更に含む、方法。
【請求項13】
請求項9に記載の方法であって、
前記シリサイドブロック層を堆積するステップの前に、前記第1及び第2の電極を画定するように前記電極層の一部を除去するステップを更に含み、前記第1の電極が隔離誘電体構造に重なる一部を含む、方法。
【請求項14】
請求項13に記載の方法であって、
前記シリサイドブロック層を堆積するステップが、
前記第1及び第2の電極の上に前記二酸化ケイ素の第1の層を形成することと、
前記二酸化ケイ素の第1の層の上に前記窒化ケイ素の第1の層を堆積することと、
を含み、
前記選択的に除去するステップが、前記二酸化ケイ素の第1の層と前記窒化ケイ素の第1の層とが前記第1の電極の上に残るように、前記第2の電極から前記二酸化ケイ素の第1の層と前記窒化ケイ素の第1の層とを除去する、方法。
【請求項15】
請求項14に記載の方法であって、
前記二酸化ケイ素の第1の層を形成するステップの後に、前記二酸化ケイ素の第1の層をアニールするステップを更に含む、方法。
【請求項16】
請求項9に記載の方法であって、
前記導体層が金属窒化物を含む、方法。
【請求項17】
請求項16に記載の方法であって、
前記金属窒化物が窒化タンタルである、方法
【請求項18】
請求項9に記載の方法であって、
前記反応させるステップが、コバルトシリサイドを形成するように、前記第2の電極の多結晶シリコンをコバルトと反応させる、方法。
【請求項19】
請求項9に記載の方法であって、
前記アクティブ領域の上にゲート誘電体層を形成するステップと、
アクティブ領域に重なる複数の部分を有する第1の電極を形成するステップと、
第1のアクティブ領域に重なる前記第1の電極の一部の向かい合う両側にソース及びドレイン領域を形成するステップと、
を更に含む、方法。
【請求項20】
請求項19に記載の方法であって、
前記第1の電極の少なくとも一部が、第2及び第3のアクティブ領域に重なり、
前記ソース及びドレイン領域を形成するステップが、前記第2及び第3のアクティブ領域に重なる前記第1の電極の一部の向かい合う両側にもソース及びドレイン領域を形成する、方法。
【請求項21】
請求項9に記載の方法であって、
前記キャパシタ誘電体膜を堆積するステップが、
窒化ケイ素の第2の層を全体に堆積することと、
その後、二酸化ケイ素の第2の層を全体に堆積することと、
その後、窒化ケイ素の第3の層を全体に堆積することと、
を含む、方法。」

第5 引用文献,引用発明等
1 引用文献1記載事項
原査定及び当審の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。

「This invention is in the field of semiconductor integrated circuits. Embodiments of this invention are more specifically directed to structures storing an analog level for application to transistor gates.」(第1欄16行乃至19行)
(当審訳:この発明は,半導体集積回路の分野である。本発明の実施形態は,より具体的には,トランジスタのゲートに印加するためのアナログレベルを記憶する構造に向けられている。)

「FIG. 2 illustrates an electrical schematic incorporating analog floating-gate electrode 2 according to embodiments of this invention. In this example, analog floating-gate electrode 2 is a single electrode serving multiple functions. Electrode 2 serves as the gate electrode for p-channel metal-oxide-semiconductor (MOS) transistor 4p, n-channel MOS transistor 4n, and as a first plate of storage capacitor 6. A second plate of storage capacitor 6 is coupled to a reference voltage, namely ground in this example. In embodiments of this invention, the circuit of FIG. 2 constitutes an analog memory element implemented into an analog memory circuit. Alternatively, transistors 4p, 4n may serve as an input of another type of analog circuit, or another function such as an amplifier or the like. In this example, the drains of transistors 4n, 4p are connected together at common drain node CD, which is forwarded to a downstream circuit such as a sense amplifier. In operation, the voltage stored across storage capacitor 6 determines the voltage at the gate of MOS transistor 4, and thus the extent to which transistors 4p, 4n conduct, relative to one another, for a given bias between source Sp of transistor 4p and source Sn of transistor 4n.
In embodiments of this invention, analog floating-gate electrode 2 can be programmed to a particular analog state by way of tunnel capacitors 8p, 8n. Analog floating-gate electrode 2 serves also as a first plate of each of these tunnel capacitors 8p, 8n. In this example, a second plate of tunnel capacitor 8p is connected to a terminal TP, while a second plate of tunnel capacitor 8n is connected to a terminal TN. The capacitor dielectric for tunnel capacitors 8p, 8n is contemplated to be relatively thin, to allow mechanisms such as Fowler-Nordheim tunneling to transfer charge between terminals TP, TN and analog floating-gate electrode 2, depending on the bias.」(第5欄22行乃至54行)
(当審訳:図2は,本発明の実施の形態の電気回路図を組み込んだアナログフローティングゲート電極2を示している。この例では,アナログフローティングゲート電極2は単一の電極で,複数の機能を果たしている。電極2は,pチャネル金属酸化物半導体(MOS)トランジスタ4Pと,nチャネルMOSトランジスタ4n,およびストレージキャパシタ6の第1のプレートとしてのゲート電極の役割を果たす。ストレージキャパシタ6の第2プレートは基準電圧に結合され,すなわちこの例では接地されている。本発明の実施形態では,図2の回路は,アナログ記憶回路に実施されるアナログメモリ素子を構成している。あるいは,トランジスタ4p,4nは,別のタイプのアナログ回路,増幅器等のような別の機能の入力となることができる。この例では,トランジスタ4n,4pのドレインは,センスアンプなどの後段回路に送る,共通ドレインノードCDとして,一緒に接続されている。動作時に,ストレージキャパシタ6の両端の電圧は,MOSトランジスタ4のゲートの電圧として,互いに相対的に,トランジスタ4pのソースSpとトランジスタ4nのソースSnとの間に所与のバイアスとして,導通するトランジスタ4p,4nの範囲を決定する。
本発明の実施形態では,アナログフローティングゲート電極2は,トンネルキャパシタ8p,8nを介して,特定のアナログ状態にプログラムすることができる。フローティングゲート電極2は,これらのトンネルキャパシタ8p,8nのそれぞれの第1のプレートとしても機能する。この例では,トンネルキャパシタ8pの第2プレートは端子TPに接続され,トンネルキャパシタ8nの第2プレートは端子TNに接続されている。トンネルキャパシタ8p,8nのキャパシタ誘電体は,端子TP,TNとフローティングゲート電極2との間で,バイアスに依存し電荷を転送するファウラー・ノルドハイム・トンネリングのような機構を可能にするために比較的薄いと考えられる。)

「As shown in FIG. 3, analog floating-gate electrode 2 is constructed of polycrystalline silicon (polysilicon) element 36, which extends over the surface of a semiconductor wafer (or, in the silicon-on-insulator context, a support wafer having a semiconductor layer at a surface), to reach multiple devices or components. As will be described in further detail below, polysilicon element 36 includes an n-type doped portion 36n, and a p-type doped portion 36p, at different locations along its length. Polysilicon element 36 has a widened portion at one end, within its n-type doped portion 36n in this example, serving as a lower plate of storage capacitor 6. This lower plate widened portion of polysilicon element 36 may alternatively be p-type doped, if desired. Referring to FIG. 4a, in this example the lower plate portion of polysilicon element 36n overlies isolation dielectric structure 35, which is typically formed of silicon dioxide, deposited into a shallow trench previously etched into the semiconductor surface. Gate dielectric 37, for example formed of deposited silicon dioxide, is disposed between the surface of isolation dielectric structure 35 and polysilicon element 36n. In this example, the surface into which isolation dielectric structure 35 is formed is the top surface of p-type silicon substrate 30. The upper plate of storage capacitor 6 is formed of tantalum nitride (TaN) plate 42, which overlies the widened portion of polysilicon element 36n at this location. In this embodiment of the invention, the capacitor dielectric is formed of silicon dioxide layer 38 disposed at the top surface of polysilicon element 36n, with silicon nitride layer 40 disposed over silicon dioxide layer 38. Sidewall nitride (i.e., silicon nitride) elements 39 are disposed along the sidewalls of polysilicon element 36n, underlying silicon dioxide layer 38.
According to embodiments of this invention, silicon dioxide layer 38 serves as a "silicide-block" dielectric. As known in the art, many integrated circuits are constructed to include a metal silicide cladding at certain silicon structures, such as transistor gate electrodes and polysilicon interconnects, to improve the conductivity of those structures. Conventionally, this metal silicide cladding is performed by direct reaction of a metal (e.g., cobalt, titanium, tungsten) deposited over the silicon structures to be silicide-clad, followed by a high temperature anneal to react the deposited metal with the underlying silicon. An etch is then performed to remove the unreacted metal from those locations at which the metal was not in contact with underlying silicon (e.g., over isolation dielectric structures 35 or gate dielectric 37). As known in the art, a "silicide-block" dielectric film (e.g., silicon dioxide layer 38) can be previously deposited overall, and subjected to a patterned etch so that specific silicon locations, such as the portion of polysilicon element 36 forming analog floating-gate electrode 2 (FIG. 3) will not become silicide-clad.」(第7欄7行乃至56行)
(当審訳:図3に示すように,アナログフローティングゲート電極2は,多結晶シリコン(ポリシリコン)要素36で構成され,半導体ウエハ(又は,シリコンオンインシュレータでは,表面に半導体層を有する支持ウェーハ)の表面にわたって,複数のデバイスあるいは構成要素に到達するように延在するよう構成される。以下にさらに詳細に説明するように,ポリシリコン要素36は,n型ドープ部分36n及びp型ドープ部分36pをその長さに沿って異なる位置に含む。この例では,ポリシリコン要素36は,ストレージキャパシタ6の下側プレートとして機能する,n型ドーピング部分36n内に一方の端部が拡大された部分を有する。ポリシリコン要素36のこの下部プレート拡張部は,代わりにp型にドープされてもよい。図4aを参照すると,この例では,ポリシリコン要素36nの下側プレート部分は,半導体表面にエッチングされた浅いトレンチ内に堆積され,典型的には二酸化ケイ素で形成されている分離誘電体構造35に重なっている。分離誘電体構造35とポリシリコン要素36との間に配置され,例えば,堆積された二酸化ケイ素で形成された,ゲート誘電体37が形成されている。この例では,分離誘電体構造35が形成される面は,p型シリコン基板30の最表面である。ストレージキャパシタ6の上部プレートは,窒化タンタル(TaN)42で形成され,ポリシリコン要素36nの拡大された部分の上に形成されている。本発明のこの実施形態では,キャパシタ誘電体は,ポリシリコン要素36nの上面に堆積された二酸化ケイ素層38の上に設けられ,二酸化ケイ素の層38上に堆積された窒化ケイ素層40から形成されている。窒化膜サイドウォール(窒化ケイ素膜)39は,二酸化ケイ素層38の下にあるポリシリコン素子36nの側壁に沿ってを形成される。
本発明の実施形態によれば,二酸化ケイ素層38は,「シリサイドブロック」誘電体として機能する。当技術分野で知られているように,多くの集積回路は,トランジスタ・ゲート電極及びポリシリコン配線などの特定ののシリコン構造に,金属シリサイド被膜を含むようにし,これらの構造体の導電性を高めるように構成されている。従来,この金属シリサイド被膜は,シリサイドを被膜すべきシリコン構造上に堆積された金属(例えば,コバルト,チタン,タングステン)との直接の反応によりシリサイドで被覆した後,高温アニールを行い,下地となるシリコンと金属を反応させることにより行われる。次いで,エッチングが行われ,金属がその下にあるシリコンと接触していない(例えば,素子分離構造35,ゲート誘電体37の上)位置から,未反応の金属を除去される。当技術分野で知られているように,「シリサイドブロック」誘電体膜(例えば,シリコン酸化層38)は,全面に堆積され,パターン化されエッチングを施し,アナログフローティングゲート電極2(図3参照)を形成するポリシリコン36の一部など,特定のケイ素がシリサイドで被覆されないようになっている。)

「As mentioned above, other structures formed within the same polysilicon level as analog floating-gate electrode 2 in this integrated circuit will be silicide-clad. For example, referring to FIGS. 3 and 4b in combination, capacitor 11 is shown as an element in the same integrated circuit as analog floating-gate electrode 2, but is not electrically connected to analog floating-gate electrode 2. Capacitor 11 may serve, for example, as a capacitor within the same electrical circuit incorporating analog floating-gate electrode 2 or in another circuit. A lower plate of capacitor 11 is formed of another instance of polysilicon element 36 (doped either n-type or p-type), overlying isolation dielectric structure 35 and gate dielectric 37 (FIG. 4b). In this instance of capacitor 11, however, silicon-block silicon dioxide 38 is not present over (i.e., has been removed from) polysilicon element 36. As such, metal silicide 44 has been formed over polysilicon element 36, consuming some of polysilicon element 36 in forming this cladding. Sidewall nitride elements 39 preclude the formation of metal silicide 44 on the sidewalls of polysilicon element 36. Silicon nitride layer 40 is disposed over metal silicide 44, over which metal nitride plate 42 is deposited and patterned as shown.」(第7欄63行乃至第8欄17行)
(当審訳:上述したように,この集積回路において,アナログフローティングゲート電極2と同一のポリシリコン層内に形成される他の構造体はシリサイドで被覆されることとなる。例えば,図3及び図4bを組み合わせて参照すると,キャパシタ11は,アナログフローティングゲート電極2と同じ集積回路の要素として示されるが,アナログフローティングゲート電極2に電気的に接続されない。キャパシタ11は,例えば,アナログフローティングゲート電極2を備えた同じ電気的回路内または別の回路に,キャパシタとして使用することができる。キャパシタ11の下部プレートは,隔離誘電体構造33とゲート誘電体37(図4b)の上に,(n型又はp型としてドープされた)ポリシリコン要素36の別の例として構成される。しかしながら,このときキャパシタ11の例では,シリサイドブロックの二酸化シリコン膜38は,ポリシリコン素子36を覆うようには存在しない(すなわち,除去されている)。このように,金属シリサイド44は,ポリシリコン要素36を覆うように形成され,この被膜を形成する際に,ポリシリコン要素36の一部を消費する。側壁窒化物要素39は,ポリシリコン要素36の側壁上に金属シリサイド44が形成することを妨げる。シリコン窒化膜40は,金属シリサイド44上堆積され,その上に金属窒化プレート42が堆積され,図示のようにパターニングされる。)

「Storage capacitor 6 and capacitor 11, among other elements, are completed with the deposition of silicon nitride layer 40 in process 70. As described above, silicon nitride layer 40 serves as the capacitor dielectric for capacitor 11, and as part of the capacitor electric for storage capacitor 6, and is contemplated to be a relatively high quality dielectric, providing high capacitance per unit area; silicon nitride is thus a good choice for this material. Alternatively, other dielectric materials such as silicon dioxide can be used as this insulating film. In process 72, the upper plate metal or metal compound for storage capacitor 6 and capacitor 11 is deposited overall in process 72. According to one example of embodiments of this invention, the material deposited in process 72 is tantalum nitride (TaN). Alternatively, another conductive material comprised of a metal, including elemental metal and also metal compounds such as metal nitrides, may be deposited in process 72 and serve as the upper plate of these devices. In process 74, this metal or metal compound layer is photolithographically patterned and etched to define the upper plates of storage capacitor 6 and capacitor 11, as well as other elements including metal interconnects, capacitor plates, bond pads, and the like.」(第15欄11行乃至32行)
(当審訳:他の要素の中でもとりわけ,ストレージキャパシタ6およびキャパシタ11は,工程70における窒化ケイ素層40の堆積により完成する。上述したように,窒化ケイ素層40は,キャパシタ11のためのキャパシタ誘電体として,及びストレージキャパシタ6の容量の一部として機能し,比較的高品質の誘電体を想定し,単位面積当たりの高いキャパシタンスを提供する窒化ケイ素は,この材料に適している。これに代えて,二酸化ケイ素などの他の誘電体材料もこの絶縁膜として使用することができる。工程72では,ストレージキャパシタ6とキャパシタ11の上部プレートとなる金属又は金属化合物を全体に堆積される。本発明の実施形態の一例によると,工程72において堆積された材料は,窒化タンタル(TaN)である。あるいは,元素金属および金属窒化物のような金属化合物を含む金属から構成される導電性材料を,工程72で堆積させ,これらのデバイスの上部電極として機能させることができる。工程74において,この金属または金属化合物層は,フォトリソグラフィによりパターニング及びエッチングして,記憶コンデンサ6,およびキャパシタ11の上部プレート,ならびに金属相互接続部,キャパシタ,ボンドパッド等を含む,他の要素を定義する。)

上記記載から,引用文献1には,以下の事項が記載されている。
(1)ストレージキャパシタ6は,ポリシリコン要素36の下側プレートとして機能する部分と,ポリシリコン要素36の上に堆積された二酸化ケイ素層38からなるシリサイドブロック誘電体と,二酸化ケイ素層38の上に堆積された窒化ケイ素層40からなるキャパシタ誘電体膜と,下側プレートの上部に形成され,間にキャパシタ誘電体膜を備える窒化タンタルで形成された上部プレートを有すること。
(2)キャパシタ11は,ポリシリコン要素36の下側プレートとして機能する部分と,ポリシリコン要素36の一部を消費しポリシリコン要素36を覆うように形成された金属シリサイド44と,金属シリサイド上に堆積されたキャパシタ誘電体となるシリコン窒化膜40と,シリコン窒化膜40上にストレージキャパシタ6の上部プレートと同時に堆積された窒化タンタルからなる上部プレートを有すること。

上記記載から,引用文献1には,次の発明(以下,「引用発明」という。)が記載されている。

「ストレージキャパシタ6及びキャパシタ11を備える集積回路であって,
特定のアナログ状態にプログラムすることができるアナログフローティングゲート電極を備え,アナログフローティングゲート電極がストレージキャパシタ6の第1のプレートとして機能し,
ストレージキャパシタ6は,ポリシリコン要素36の下側プレートとして機能する部分と,ポリシリコン要素36の上に堆積された二酸化ケイ素層38からなるシリサイドブロック誘電体と,二酸化ケイ素層38の上に堆積された窒化ケイ素層40からなるキャパシタ誘電体膜と,下側プレートの上部に形成され,間にキャパシタ誘電体膜を備える窒化タンタルで形成された上部プレートを備え,
キャパシタ11は,ポリシリコン要素36の下側プレートとして機能する部分と,ポリシリコン要素36の一部を消費しポリシリコン要素36を覆うように形成された金属シリサイド44と,金属シリサイド上に堆積されたキャパシタ誘電体となるシリコン窒化膜40と,シリコン窒化膜40上にストレージキャパシタ6の上部プレートと同時に堆積された窒化タンタルからなる上部プレートを備える,
集積回路。」

2 引用文献2記載事項
原査定及び当審の拒絶の理由に引用された引用文献2には,図面とともに次の事項が記載されている。

「[0002] The invention relates to a method of fabricating a semiconductor device and a semiconductor device fabricated by the method. More particularly, the invention relates to a method of fabricating a semiconductor device having a silicide layer and a semiconductor device fabricated by the method.」
(当審訳:本発明は,半導体装置の製造方法及び半導体装置の製造方法に関するものである。より詳細には,本発明は,シリサイド層を有する半導体装置の製造方法及び半導体装置の製造方法に関するものである。)

「[0053] As shown in FIG. 10, a wet etching process may be performed on the dry-etched nitride layer 122 (i.e., the intermediate nitride pattern 122b) using the photoresist pattern PR as an etching mask. Although a portion of the nitride layer 122 may remain (i.e., the intermediate nitride pattern 122a), the remaining portion, if any, should have a width that is small enough to avoid covering the upper surface of adjacent ones of the gate patterns 104.
[0054] In embodiments of the invention, the dry etching process and the wet etching process may be performed on the nitride layer 122 to at least remove portions of the nitride layer 122 that may cover the upper surface of the gate patterns 104 (i.e., to form the nitride pattern 122b). In embodiments where there is no misalignment or an insignificant amount of misalignment, the photoresist pattern PR may be formed exactly on the region between adjacent ones of the gate patterns 104 such that the photoresist pattern PR and the intermediate nitride pattern 122b do not to cover the upper surfaces of adjacent ones the gate patterns 104. In such embodiments, it may be possible to not perform the wet etching process.
[0055] As shown in FIG. 11, the photoresist pattern PR may be removed. A cleaning process may be performed on the entire surface of the semiconductor substrate 100 as part of the process of forming the suicide layer on the low resistance device forming region B. During the cleaning process, the oxide layer 121 that may be formed on the upper surface of the gate pattern 104, on which the nitride layer 122 is not formed, and an upper surface of the semiconductor substrate 100 may be removed to form the oxide pattern 121a. The silicide blocking layer pattern 120a having the oxide pattern 121a and the nitride pattern 122a may be formed on the high resistance device forming region A and the region between the gate patterns 104 on the field region 102. During the cleaning process, a recess may be created on the surface of the field region 102 formed of an oxide layer.
[0056] Next, as shown in FIG. 12, the silicide layer 130 may be formed. The silicide layer 130 may be formed by stacking a metal layer and performing a thermal process to encourage the silicon on the surface of the active region 101 and on the surface of the gate pattern 104 to react with a metal material of the metal layer, to form the silicide layer 130 in a self-aligned manner.
(当審訳:[0053]図10に示すように,フォトレジストパターンPRをエッチングマスクにしたドライエッチングされた窒化物層122(すなわち,中間窒化膜122b)上で実行する,ウェット・エッチング・プロセスである。窒化物層122の一部が残存していてもよい(すなわち,中間窒化膜122a)が,残りの部分(もしあれば)は,ゲートパターン104の上面を覆うことを回避すべく十分に小さい幅を有するべきである。
[0054]本発明の実施形態では,ドライエッチングプロセス及びウェットエッチングプロセスを窒化物層122上で実行して,少なくともゲートパターン104の上面を覆うことができる窒化物層122の一部を除去する(すなわち,窒化膜122bを形成する)。合わせずれがない,もしくは,合わせずれがわずかな量である実施形態では,フォトレジストパターンPRは,隣接するゲートパターン104の間の領域に正確に形成することができ,中間窒化膜122bをゲートパターン104の上面を覆わないようにすることができる。そのような実施形態では,ウエットエッチング処理を行わないようにしてもよい。
[0055]図11に示すように,フォトレジストパターンPRは除去することができる。低抵抗素子形成領域B上にシリサイド層を形成する工程の一部として,半導体基板100の全面に対してクリーニングプロセスを行う。クリーニングプロセスの間,ゲートパターン104の上面の窒化物層122が形成されていない面と,半導体基板100の上面に形成される酸化層121は,酸化膜パターン121aを形成するように除去される。酸化物パターン121aと窒化膜122aを有するシリサイドブロック層パターン120aは,高抵抗素子形成領域Aとフィールド領域102上のゲートパターン104の間の領域に形成される。クリーニングプロセス時には,凹部が酸化物層の形成されたフィールド領域102の表面上に作成する。
[0056]次に,図12に示すように,シリサイド層130を形成する。シリサイド層130は,金属層を積層し,活性領域101の表面上と,ゲートパターン104の表面のシリコンが金属層の金属材料と反応し,自己整合的にシリサイド層130を形成するために熱処理を行うことにより形成することができる。)

3 引用文献3記載事項
原査定及び当審の拒絶の理由に引用された引用文献3には,図面とともに次の事項が記載されている。

「産業上の利用分野
この発明は集積回路の分野、特に、集積回路にキャパシタを形成することに関する。
」(第1頁右下欄17行乃至19行)

「次にキャパシタ誘電体材料を集積回路の表面の上にデポジットし、第2d図に示す様に、キャパシタ2を形成しようとする場所で、珪化物被膜14と接触させる。この実施例では、キャパシタ誘電体は厚さ25nmの二酸化シリコン層20の上に厚さ25nmの窒化シリコン層22を形成することによって構成される。層20及び層22の両方が、比較的低い温度(例えば800℃程度)で行なうことが出来る低圧化学反応気相成長によって形成されることが好ましい。層20,22を形成する方法の1例が、出願人に譲渡された1987年10月6日に付与された米国特許第4,697,330号に記載されている。CVDによる層20,22のデポジッションの後、800℃程度度の温度に於ける不活性又は酸素雰囲気中での稠密化を行なうことが出来る。LPCVDによって層20,22を形成する温度が低いことにより、拡散部6の追加の垂直方向及び横方向の拡散が少なくなる。
この代りに、キャパシタ2の誘電体に対し、二酸化シリコンの1層又は酸化した窒化シリコン層の様な誘電体材料の1層を用いてもよいことに注意されたい。1988年3月29日に出願された係属中の米国特許出願第174,751号に記されている酸化物/窒化物/酸化物層状誘電体又は窒化物/酸化物/窒化物層状誘電体の様な誘電体材料の追加の層をこの代りにキャパシタ誘電体として使ってもよい。」(第5頁左下欄7行乃至右下欄14行)

第6 対比・判断
1 本願発明1について
(1)本願発明1と引用発明を対比する
ア 引用発明は「特定のアナログ状態にプログラムすることができるアナログフローティングゲート電極を備え,アナログフローティングゲート電極がストレージキャパシタ6の第1のプレートとして機能し」ているから,アナログ半導体集積回路を備え,また,電気的にプログラム可能なキャパシタ構造を備えていると認められる。
そうすると,引用発明の「集積回路」は,本願発明1の「アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む、ボディの半導体表面において形成される集積回路」に相当する。

イ 引用発明の「ストレージキャパシタ6」の「ポリシリコン要素36の下側プレートとして機能する部分」は,本願発明1の「第1のポリシリコン電極」に相当する。

ウ 引用発明の「ポリシリコン要素36の上に堆積された二酸化ケイ素層38からなるシリサイドブロック誘電体」と,本願発明1の「前記第1のポリシリコン電極の上に配置されるシリサイドブロック膜であって、窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜」は,「前記第1のポリシリコン電極の上に配置されるシリサイドブロック膜」である点で共通する。
また,引用発明の「二酸化ケイ素層38の上に堆積された窒化ケイ素層40からなるキャパシタ誘電体膜」と,本願発明1の「前記シリサイドブロック膜の上に配置され、前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する、キャパシタ誘電体膜」は,「前記シリサイドブロック膜の上に配置された,キャパシタ誘電体膜」である点で共通する。

エ 引用発明の「ストレージキャパシタ6」の「下側プレートの上部に形成され,間にキャパシタ誘電体膜を備える窒化タンタルで形成された上部プレート」は,本願発明1の「金属を含み、或る導体レベルに形成される第1の導電プレートであって、前記第1のポリシリコン電極の第1の部分の上に配置され、それとの間に前記キャパシタ誘電体膜を備える、前記第1の導電プレート」に相当する。

オ 引用発明の「キャパシタ11」の「ポリシリコン要素36の下側プレートとして機能する部分」は,「ストレージキャパシタ6」の「ポリシリコン要素36の下側プレートとして機能する部分」と同じく,「ポリシリコン要素36」からなるから,引用発明の「キャパシタ11」の「ポリシリコン要素36の下側プレートとして機能する部分」は,本願発明1の「前記第1のポリシリコン電極と同じポリシリコン層から形成される、第2のポリシリコン電極」に相当する。
また,引用発明の「金属シリサイド44」は,「ポリシリコン要素36の一部を消費しポリシリコン要素36を覆うように形成され」ているから,「金属シリサイド44」は「ポリシリコン要素36」と直接反応している。
そうすると,「キャパシタ11」の「ポリシリコン要素36の下側プレートとして機能する部分」は,本願発明1の「直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し」ていると認められる。

カ 引用発明の「キャパシタ11」の「上部プレート」は,「ストレージキャパシタ6の上部プレートと同時に堆積された窒化タンタルからなる」から,本願発明1の「金属を含み、前記導体レベルに形成される第2の導電プレート」に相当する。
また,引用発明の「キャパシタ11」の「上部プレート」は,「金属シリサイド上に堆積されたキャパシタ誘電体となるシリコン窒化膜40」の上に形成されているから,本願発明1の「前記第2のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され、それとの間に前記キャパシタ誘電体膜を備え、前記キャパシタ誘電体膜が前記第2のポリシリコン電極の前記被覆部分と直に接する、前記第2の導電プレート」に相当する。

キ そうすると,本願発明1と引用発明は以下の点で一致し,又相違する。
[一致点]
「アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む,ボディの半導体表面において形成される集積回路であって,前記集積回路が,
第1のポリシリコン電極と,
前記第1のポリシリコン電極の上に配置されるシリサイドブロック膜と,
前記シリサイドブロック膜の上に配置されるキャパシタ誘電体膜と,
金属を含み,或る導体レベルに形成される第1の導電プレートであって,前記第1のポリシリコン電極の第1の部分の上に配置され,それとの間に前記キャパシタ誘電体膜を備える,前記第1の導電プレートと,
直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し,前記第1のポリシリコン電極と同じポリシリコン層から形成される,第2のポリシリコン電極と,
金属を含み,前記導体レベルに形成される第2の導電プレートであって,
前記第2のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され,それとの間に前記キャパシタ誘電体膜を備え,前記キャパシタ誘電体膜が前記第2のポリシリコン電極の前記被覆部分と直に接する,前記第2の導電プレートと,
を含む,集積回路。」

[相違点1]
「シリサイドブロック膜」について,本願発明1は「窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜」であるのに対して,引用発明はそのようになっていない点。

[相違点2]
「キャパシタ誘電体膜」について,本願発明1は「前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する」のに対して,引用発明はそのようになっていない点。

(2)相違点についての判断
ア 以下,[相違点1]について検討する。
「キャパシタ構造」を構成する「シリサイドブロック膜」について,「窒化ケイ素の層の下にある二酸化ケイ素の層を含む」ものとすることは,引用文献2及び3には記載されておらず,又,周知の構成であるとも認められない。
そうすると,引用文献2及び3に記載された事項から,引用発明に[相違点1]に係る構成を採用することが,当業者に容易であったとは言えない。

イ そして,本願発明1は[相違点1]に係る構成を設けることにより,
「この図6に示すように、ポリシリコン電極36から二酸化ケイ素層22を介して移動する電子は、上にある窒化ケイ素層24及び下部窒化ケイ素層26aに対応するエネルギートラフ80にトラップされやすい。金属窒化物層42へ移動するためには、トラップされたそれらの電子は、キャパシタ誘電体層40内の、窒化ケイ素層26aと上にある二酸化ケイ素層27との間のインタフェースにおける付加的なエネルギーバリアを克服しなければならない。・・・ 中 略 ・・・データ保持性能における対応する改善が実験によって認められている。」(本願明細書段落【0060】)
という格別の効果を有する。

ウ したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても引用発明及び引用文献2,3に記載された事項に基づいて容易に発明できたものあるとは言えない。

2 本願発明2ないし8について
本願発明2ないし8は,本願発明1を引用するものであり,本願発明1の発明特定事項を全て備えるから,前記1と同様の理由により,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明することができたものではない。

3 本願発明9について
本願発明9は,本願発明1に対応する方法の発明であり,本願発明1の「窒化ケイ素の層の下にある二酸化ケイ素の層を含む、前記シリサイドブロック膜」に対応する構成を備えるものであるから,本願発明1と同様の理由により,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明することができたものではない。

4 本願発明10ないし21について
本願発明10ないし21は,本願発明9を引用するものであり,本願発明9の発明特定事項を全て備えているから,前記3と同様の理由により,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明することができたものではない。

第7 原査定について
前記第6のとおりであるから,本願発明1ないし21は,拒絶査定において引用された引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
したがって,原査定の理由によって,本願を拒絶することはできない。

第8 当審拒絶理由について
1 特許法第36条第6項第第2号について
平成31年1月31日にされた手続補正により,特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていないとの拒絶の理由は解消した。

2 特許法第29条第2項について
前記第6のとおりであるから,本願発明1ないし21は,当審拒絶理由において引用された引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

第9 むすび
以上のとおり,本願発明1ないし21は,当業者が引用文献1ないし3に記載された発明に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-04-22 
出願番号 特願2015-520493(P2015-520493)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 宇多川 勉戸次 一夫  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
加藤 浩一
発明の名称 データ保持フローティングゲートキャパシタを備えるシリサイド化集積回路  
代理人 片寄 恭三  

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