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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1352186
審判番号 不服2018-4886  
総通号数 235 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-07-26 
種別 拒絶査定不服の審決 
審判請求日 2018-04-10 
確定日 2019-06-06 
事件の表示 特願2016-135834「公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル」拒絶査定不服審判事件〔平成28年11月 4日出願公開、特開2016-189489〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年(2014年)4月25日(パリ条約による優先権主張 2013年5月2日(以下,「本願優先日」という。),米国及び2014年4月15日,米国)の出願である特願2014-091435号の一部を平成28年7月8日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成29年 4月24日付け 拒絶理由通知
平成29年 7月24日 意見書・手続補正
平成29年12月 7日付け 拒絶査定(以下,「原査定」という。)
平成30年 4月10日 審判請求・手続補正

第2 補正の却下の決定
[補正却下の決定の結論]
審判請求と同時にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。(当審注。補正個所に下線を付した。)
(1)本件補正前
「【請求項1】
金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって,
第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に,所定半導体製造プロセスの1つ以上の特徴に従って決定される,複数の金属線,および,
前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル,を含み,
前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され,
前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され,
前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離され,
前記所定半導体製造プロセスの特徴は,リソグラフプロセスの波長,エッチングプロセスの選択性,金属線の材料,エラーの合理的な許容差,および,所定半導体製造プロセスの予期される歩留まり率の少なくとも1つを含むことを特徴とする集積回路。」
(2)本件補正後
「【請求項1】
金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって,
第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に,所定半導体製造プロセスの1つ以上の特徴に従って決定される,複数の金属線,および,
前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍で,前記セル高さ対前記公称最小ピッチの比率は7.5?16である複数のスタンダードセル,
を含み,
前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され,
前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され,
前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離され,
前記所定半導体製造プロセスの特徴は,リソグラフプロセスの波長,エッチングプロセスの選択性,金属線の材料,エラーの合理的な許容差,および,所定半導体製造プロセスの予期される歩留まり率の少なくとも1つを含むことを特徴とする集積回路。」
(3)補正事項
本件補正は,本件補正前の請求項1に「前記セル高さ対前記公称最小ピッチの比率は7.5?16」を付加する補正(以下,「本件補正事項」という。)を含むものである。
2 補正の適否
当初明細書の段落0024の記載からみて,本件補正事項は,当初明細書等に記載した事項の範囲内においてされたものであるから,特許法17条の2第3項の規定に適合する。
また,本件補正事項は,特許請求の範囲の減縮を目的とするから,特許法17条の2第4項の規定に適合し,同条5項2号に掲げるものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,更に検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって,
第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に,所定半導体製造プロセスの1つ以上の特徴に従って決定される,複数の金属線,および,
前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍で,前記セル高さ対前記公称最小ピッチの比率は7.5?16である複数のスタンダードセル,
を含み,
前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され,
前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され,
前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離され,
前記所定半導体製造プロセスの特徴は,リソグラフプロセスの波長,エッチングプロセスの選択性,金属線の材料,エラーの合理的な許容差,および,所定半導体製造プロセスの予期される歩留まり率の少なくとも1つを含むことを特徴とする集積回路。」
(2)引用文献及び引用発明
ア 引用文献1について
(ア)引用文献1
原査定の拒絶の理由に引用された,特開2010-141187号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。
a 「【技術分野】
【0001】
本発明は,半導体集積回路装置に関し,特に,スタンダードセルを複数配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置に適用して有効な技術に関するものである。」
b 「【発明が解決しようとする課題】
【0004】
セルの高さ(タップと直交する方向のセルの長さ)は,スタンダードセル上をタップと平行する方向に通過できる配線の本数によって決められている。特に,第2層目以上の配線の配線ピッチ(グリッド,トラック)を基準にして,配線との整合性からセルの高さは決まっている。配線ピッチとは配線の幅と配線の間隔とを足したものであり,配線の整合性が良く,また配線との間で無駄なギャップも生じることがないことから,配線ピッチの整数倍をセルの高さとする概念が用いられている。
【0005】
図10に,配線ピッチの整数倍をセルの高さとするスタンダードセルの要部平面図を示す。このスタンダードセルでは7配線ピッチを例として挙げる。すなわち,上下に配置されたタップ100間を6本の第2層目の配線M2が通過可能であり,片方のタップ100上の第2層目の配線M2を加えて,7本の第2層目の配線M2が通過可能なスタンダードセルとして認識される。
【0006】
しかしながら,この手法では,スタンダードセル内の原始的回路がレイアウトルール上ではもっと小さく形成できるにもかかわらず,配線ピッチの整数倍で規定される領域に原始的回路を配置しなければならない。従って,スタンダードセルが必ずしも最小単位で設計されているとは言えない。すなわち,スタンダードセルに形成される半導体素子自体は,さらに微細化が可能であるのに,配線ピッチでセルの高さを定義しているため,必ずしも最小単位で微細化できているとは言えない。
【0007】
本発明の目的は,スタンダードセルを小型化することのできる技術を提供することにある。」
c 「【0023】
半導体集積回路装置1は,ALUまたはMULなどの複数の機能装置2によって構成されている。これら機能装置2は,複数のスタンダードセル3が配置および配線されることによって形成されたセルアレイを含んでいる。スタンダードセル3は1つまたは複数の原始的回路4からなる標準化された回路ブロックであり,セルの高さ(回路ブロックの高さ)を揃えることでスタンダードセル3の配置および配線を容易とすることができる。そのスタンダードセル3の相互間の結線には2層目以上の配線が用いられる。そのスタンダードセル3内の原始的回路4の相互間の結線および原始的回路4内の結線には第1層目の配線が用いられる。
【0024】
図2に,本実施の形態1による1つのスタンダードセル(1row)の要部平面図を示す。また,図3は,図2を簡略化したもので,第1層目の配線M1およびコンタクトホール7を削除したものを示しており,素子分離領域8で区画される活性領域とゲート電極GEのみを示したものである。また,図4に,本実施の形態1による隣接する2つのスタンダードセル(2row)の要部平面図を示す。スタンダードセルを構成する原始的回路として,図2では3入力NAND回路を例示し,図4では2つの3入力NAND回路を例示しているが,これに限定されるものではない。また,図2および図4の左側に示すパターンは,タップ100と平行する方向に通過可能な第2層目の配線の本数を示している。図2に示すように,3入力NAND回路は,半導体基板に形成されたn型ウェル領域NWに3つのpMIS5a,5b,5cが形成され,p型ウェル領域PWに3つのnMIS6a,6b,6cが形成されている。pMIS5aのゲート電極とnMIS6aのゲート電極とは共通の導体膜から形成され,その導体膜に接して形成されたコンタクトホール7を介して第1層目の配線M1と電気的に接続されている。同様に,pMIS5bのゲート電極とnMIS6bのゲート電極とは共通の導体膜から形成されて第1層目の配線M1と電気的に接続され,pMIS5cのゲート電極とnMIS6cのゲート電極とは共通の導体膜から形成されて第1層目の配線M1と電気的に接続されている。
(中略)
【0033】
従って,3入力NAND回路を構成する3つのpMIS5a,5b,5cおよび3つのnMIS6a,6b,6cの相互間の結線には第1層目の配線M1が用いられている。また,第1層目の配線M1は,層間絶縁膜12に形成された溝内に,バリアメタル膜および銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は,タンタル,窒化タンタルまたはそれらの積層膜からなる。また,第2層目の配線以降についても,同様の構成である。また,本実施の形態1では,配線とプラグとを別々に形成しているが,先にコンタクトホールと配線用の溝を形成し,その後,バリアメタル膜および銅を主体とする導電性膜を埋め込むことで,一体化して形成しても良い。
(中略)
【0035】
上述のように,本実施の形態1で説明するスタンダードセル3のセルの高さは,第1タップと第2タップとの間(スタンダードセル3上)を通過できる第2層目以上の配線の本数によって決められる。
【0036】
ここで,セルの高さとは,第1方向と直交する第2方向のセルの長さであって,電源電位Vddを供給する給電用の半導体領域(第1タップ)の中心から,電源電位Vssを供給する給電用の半導体領域(第2タップ)の中心までの距離Lを言う。言い換えれば,第1タップに配置されたコンタクトホールの中心から,第2タップに配置されたコンタクトホールの中心までの距離である。
【0037】
しかし,前述した図10に示すスタンダードセルとは異なり,セルの高さは配線ピッチの整数倍ではない。具体的には,セルの高さは(整数+整数分の1)×配線ピッチの高さである。本実施の形態1によるセルの高さは,(整数+0.5)×配線ピッチとしている。ここで整数とは第1タップと第2タップとの間を通過できる第2層目以上の配線の本数であり,特に第2層目の配線M2の本数である。また,このときの配線ピッチとは,第2層目の配線層のピッチである。例えば図2に示すスタンダードセル3では,第1タップと第2タップとの間を通過できる第2層目の配線M2の本数は6本であることから,上記整数は6となり,(6+0.5)×配線ピッチ=6.5配線ピッチがセルの高さとなる。また配線ピッチとは配線の幅と配線の間隔とを足した値である。本実施の形態1で示す配線ピッチは,最小加工寸法で形成された配線の幅と最小加工寸法で形成された配線の間隔とを足した最小配線ピッチを用いている。」
(イ)引用発明1
前記(ア)より,「配線」は銅を主体とする導電性膜で形成される(c【0033】)から,「金属配線」であり,引用文献1には,次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「半導体集積回路装置であって,複数のスタンダードセルが配置及び結線され,スタンダードセルの相互間の結線には第2層目の金属配線が用いられ,そのスタンダードセル内の結線には第1層目の金属配線が用いられ,スタンダードセルの高さは,スタンダードセル上をタップと平行する方向に通過できる第2層目の金属配線の本数によって決められ,セルの高さは配線ピッチの整数倍ではなく(整数+0.5)×配線ピッチとし,スタンダードセル上を通過できる第2層目の金属配線の本数が6本であれば,6.5配線ピッチとなり,配線ピッチは,最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いていること。」
イ 引用文献2について
(ア)引用文献2
原査定の拒絶の理由に引用された,特開2007-273762号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
「【技術分野】
【0001】
本発明は,半導体集積回路装置のレイアウトにおける基本単位を構成するユニットセル,更にこのユニットセルを使用した配線方法および配線プログラムに関するものであり,特に,ゲートアレイ方式やスタンダードセル方式の半導体集積回路装置に使用されるユニットセル,そしてこのユニットセルを使用した配線方法および配線プログラムに関するものである。」
「【0021】
半導体集積回路装置は,計算機等を用いた自動配置配線装置によって設計されることが行われている。自動配置配線方式については,代表的なものとしてスタンダードセル(標準セル)方式がある。スタンダードセル方式では,まず基本ゲートや使用頻度の高い論理回路のパターンを予めユニットセルとしてセルライブラリに登録する。そして,半導体集積回路装置のネットリストに基づき,ユニットセルの配置とセル間の多層配線が行われることで,自動配置設計が完了する。
(中略)
【0023】
図1は本発明に基づいた2入力NAND回路のユニットセル1のレイアウト図である。ユニットセル1は,1組のP型拡散領域34とN型拡散領域35を2本のポリシリコンゲート36,37が分割することにより,2本のポリシリコンゲート36,37で挟まれた領域を共通のソースあるいはドレイン領域として,2つのPMOSトランジスタ及びNMOSトランジスタを構成している。
【0024】
入力信号端子AT1およびBT1,出力信号端子YT1,電源端子VDD1およびVSS1が,第1メタル配線層M1によって形成される。電源端子VDD1,VSS1は,N型及びP型ウェル領域への電源電位および接地電位を供給するための接続端子である。そして後述するように,ユニットセル1がマトリクス状に配置されたときに,隣接するユニットセル間において電源端子VDD1およびVSS1が互いに接触することにより,帯状の電源配線が形成される。そして図示していないが,Y方向の配線が第2メタル配線層M2および第4メタル配線層M4で行われ,X方向の配線が第3メタル配線層M3で行われる。そして第1メタル配線層M1によって形成される入力信号端子AT1などの各種端子は,これらの上層の配線層とビアを介して接続される。
(中略)
【0027】
また,X軸と平行に伸びるグリッドである垂直グリッドY1ないしY10が,グリッド幅GWYで配置されている。グリッド幅GWYは,X方向の配線の配線幅と配線間隔により定まるピッチである。そして垂直グリッドY1ないしY10によって,ユニットセル1のY軸方向の寸法であるセル高さCH,および各種端子のY軸方向の位置が定められる。ここでセル高さCHは,グリッド幅GWYの整数倍(9倍)の値とされる。そしてX軸方向に配置される他の全てのユニットセルのセル高さも,同一のセル高さCHに統一される。
(中略)
【0030】
配線接続部は,上層配線とのビアが形成される部位である。入力信号端子AT1は,水平グリッドX4と垂直グリッドY4との交点に配線接続部を一つ備える。また入力信号端子BT1は,水平グリッドX2と垂直グリッドY5との交点に配線接続部を一つ備える。また出力信号端子YT1は,水平グリッドX3と垂直グリッドY3ないしY7との交点,および水平グリッドX4と垂直グリッドY3との交点に,配線接続部を合計6つ備える。ここで,入力信号端子AT1,BT1および出力信号端子YT1は,補助電源配線用領域TA1aおよびTA1bの領域外に,配線接続部を少なくとも一つ備えている。」
(イ)公知技術2
前記(ア)より,引用文献2には次の技術的事項(以下,「公知技術2」という。)が記載されていると認められる。
「半導体集積回路装置の設計であるスタンダードセル方式において,入力信号端子及び出力信号端子が第1メタル配線層によって形成され,X方向の配線が第3メタル配線層で行われ,そして第1メタル配線層によって形成される入力信号端子などの各種端子は,これらの上層の配線層とビアを介して接続され,また,X軸と平行に伸びるグリッドである垂直グリッドが,グリッド幅で配置され,グリッド幅は,X方向の配線の配線幅と配線間隔により定まるピッチであり,そして,垂直グリッドによって,ユニットセルのY軸方向の寸法であるセル高さ,及び各種端子のY軸方向の位置が定められ,配線接続部は上層配線とのビアが形成される部位であり,出力信号端子は水平グリッドと垂直グリッドの交点に配線接続部を合計6つ備えること。」
ウ 引用文献3について
(ア)引用文献3
原査定に引用された,特表2010-536176号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
「【0002】
[技術分野]
本発明の実施形態は,概して,集積回路製造技術に関する。より詳細には,本発明の実施形態は,縮小されたピッチあるいは「緊密な」ピッチのコンタクトを組み込む半導体構造体の製造に関し,それらの縮小されたピッチあるいは「緊密な」ピッチのコンタクトは,活性領域(active area)のフィーチャ,ならびに任意的にはそれらの上方の関連する導電線と位置合わせ(alignment)される。
【背景技術】
(中略)
【0005】
前述の素子が作られるフィーチャの継続的な小型化は,それらのフィーチャを形成するために用いられる技術に益々大きな要求を突きつける。例えば,基板上のフィーチャをパターニングするために,フォトリソグラフィが一般的に使用される。これらのフィーチャのサイズ設定を表現するためには,「ピッチ」という概念が使用可能である。ピッチは,反復的な2つの隣接するフィーチャ中の同一点間の距離である。隣接するフィーチャ間の隙間は,誘電体などの別の材料により充填され得る。結果として,例えば,フィーチャの1つのアレイ中に生じ得るように,隣接するフィーチャが反復的あるいは周期的なパターンの一部であるときには,ピッチは,フィーチャの幅と,そのフィーチャを隣接するフィーチャから分離する隙間の幅との合計とみなすことが可能である。
【0006】
フォトレジスト材料は,通常,選択された波長の光にのみ反応するように調整され得る。使用可能な1つの一般的な波長の領域は,紫外線(UV)領域に位置する。多くのフォトレジスト材料は,特定の波長に選択的に反応するので,フォトリソグラフィ技術にはそれぞれ,その波長により決められる最小ピッチがあり,この最小ピッチ未満においては,その特定のフォトリソグラフィ技術では,フィーチャを確実に形成することは不可能である。したがって,特定のフォトレジストを使用して達成可能な最小ピッチは,フィーチャ・サイズの縮小可能性を限界付けることがある。」
(イ)周知技術3
前記(ア)より,「背景技術」として記載されている,次の技術的事項(以下,「周知技術3」という。)は,周知と認められる。
「集積回路製造技術において,フォトリソグラフィが一般的に使用され,最小ピッチはその波長により決められること。」
(3)本願補正発明と引用発明1との対比
ア 引用発明1の「半導体集積回路装置」において「配線ピッチは,最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いている」から,これは,本願補正発明の「金属線の公称最小ピッチを有するプロセスにより製造される集積回路」に相当する。
イ 引用発明1の「第2層目の金属配線」は,「タップと平行する方向に通過できる」から本願補正発明の「第一方向に沿って延伸し」た構成を備えており,その「配線ピッチ」は,前記アのとおり「最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いて」いることから,本願補正発明の「前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである」に相当する。そうすると,引用発明1の「第2層目の金属配線」は,本願補正発明の「第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである」,「複数の金属線」を満たすと認められる。
ウ 引用発明1は,「複数のスタンダードセルが配置」されるものであり,「スタンダードセルの高さは,スタンダードセル上をタップと平行する方向に通過できる第2層目の金属配線の本数によって決められ,セルの高さは配線ピッチの整数倍ではなく(整数+0.5)×配線ピッチとし,スタンダードセル上を通過できる第2層目の金属配線の本数が6本であれば,6.5配線ピッチとな」るから,引用発明1における「スタンダードセル」は,本願補正発明の「前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である」「複数のスタンダードセル」を満たすと認められる。
エ してみると,本願補正発明と引用発明1とは,下記カの点で一致し,下記キの点で相違すると認められる。
オ 一致点
「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって,
第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである複数の金属線,および,
前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である,複数のスタンダードセル,
を含む,
ことを特徴とする集積回路。」
カ 相違点
(ア)相違点1
本願補正発明では,「公称最小ピッチ」が「所定半導体製造プロセスの1つ以上の特徴に従って決定され」,「前記所定半導体製造プロセスの特徴は,リソグラフプロセスの波長,エッチングプロセスの選択性,金属線の材料,エラーの合理的な許容差,および,所定半導体製造プロセスの予期される歩留まり率の少なくとも1つを含む」のに対し,引用発明1では,この旨が特定されない点。
(イ)相違点2
本願補正発明では,「前記セル高さ対前記公称最小ピッチの比率は7.5?16である」のに対し,引用発明1では,「スタンダードセルの高さは,スタンダードセル上をタップと平行する方向に通過できる第2層目の金属配線の本数によって決められ,セルの高さは配線ピッチの整数倍ではなく(整数+0.5)×配線ピッチとし,スタンダードセル上を通過できる第2層目の金属配線の本数が6本であれば,6.5配線ピッチとな」るものである点。
(ウ)相違点3
本願補正発明では,「前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され,前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され,前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離され」るのに対し,引用発明1では,この旨が特定されない点。
(4)判断
ア 相違点1について
引用発明1では「配線ピッチは,最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いている」ところ,周知技術3に示されるように,集積回路を加工するためにフォトリソグラフィが一般的に使用され,最小ピッチはフォトリソグラフィの波長により決められるから,周知技術3を参照して,最小ピッチをフォトリソグラフィの波長により決定するものとすることは,当業者が容易になし得ることである。
イ 相違点2について
引用発明1では「スタンダードセルの高さは,スタンダードセル上をタップと平行する方向に通過できる第2層目の金属配線の本数によって決められる」ところ,第2層目の金属配線が「スタンダードセルの相互間の結線」に用いられることから,それぞれのスタンダードセルの入出力を互いに結線するために適当な本数を設定し,これを具体的に7本から15本の間とし「セルの高さは,(整数+0.5)×整数ピッチ」であることから7.5?15.5という数値を得ることは,当業者の通常の創作能力の発揮にすぎない。
ウ 相違点3について
引用発明1は,「複数のスタンダードセルが配置」されるものであり「グリッドを基準」とすることが前提とされており(前記(2)ア(ア)b【0004】),さらに「スタンダードセルの相互間」が「結線」されることから,各スタンダードセルに「入力信号端子」及び「出力信号端子」を備えることは自明のことである。してみると「スタンダードセル方式」で「グリッド」を基準として「入力信号端子」及び「出力信号端子」を備える公知技術2を採用して,引用発明1における「結線」を実現することは,当業者が容易になしうることである。
エ 効果について
本願補正発明の「公称最小ピッチの非整数倍であるセル高さを有するスタンダードセルが提供される」(本願明細書段落0005)という効果は,引用発明1も対応する構成を有することから,引用発明1が当然奏する効果と変わりがない。
(5)まとめ
よって,本願補正発明は,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について
1 本願発明
審判請求と同時にされた手続補正は前記第2のとおり却下された。
そして,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成29年7月24日にされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。
「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって,
第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に,所定半導体製造プロセスの1つ以上の特徴に従って決定される,複数の金属線,および,
前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル,を含み,
前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され,
前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され,
前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離され,
前記所定半導体製造プロセスの特徴は,リソグラフプロセスの波長,エッチングプロセスの選択性,金属線の材料,エラーの合理的な許容差,および,所定半導体製造プロセスの予期される歩留まり率の少なくとも1つを含むことを特徴とする集積回路。」
2 原査定の拒絶の理由
原査定の拒絶の理由の概要は次のとおりである。
本願発明は,本願優先日前に日本国内において頒布された引用文献1ないし3に記載された発明に基いて,本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。
3 引用文献
引用文献1ないし3の記載及び引用発明1は,前記第2の2(2)のとおりである。
4 判断
本願発明は,本願補正発明から「前記セル高さ対前記公称最小ピッチの比率は7.5?16」という発明特定事項を取り除いたものである。
そうすると,本願発明にさらに前記発明特定事項を付加したものに相当する本願補正発明が,前記第2の2(1)ないし(4)のとおり,引用文献1ないし3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様に,引用文献1ないし3に記載された発明に基づいて当業者が容易に発明をすることができたものである。
5 まとめ
以上のとおり,本願発明は,引用文献1ないし3に記載された発明に基づいて当業者が容易に発明することができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
別掲
 
審理終結日 2018-12-19 
結審通知日 2019-01-08 
審決日 2019-01-21 
出願番号 特願2016-135834(P2016-135834)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 市川 武宜辻 勇貴棚田 一也  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
小田 浩
発明の名称 公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル  
代理人 池田 憲保  

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