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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特174条1項 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1352622
審判番号 不服2018-2555  
総通号数 236 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-08-30 
種別 拒絶査定不服の審決 
審判請求日 2018-02-22 
確定日 2019-07-02 
事件の表示 特願2015-107486「絶縁ゲート型スイッチング素子の製造方法」拒絶査定不服審判事件〔平成28年12月28日出願公開、特開2016-225351、請求項の数(3)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成27年5月27日の出願であって,その手続の経緯は以下のとおりである。
平成29年 6月 9日付け 拒絶理由通知
平成29年 8月24日 意見書・手続補正
平成29年12月 8日付け 拒絶査定(以下,「原査定」という。)
平成30年 2月22日 審判請求
平成31年 1月 9日付け 拒絶理由通知
平成31年 2月28日 意見書・手続補正
平成31年 4月 9日付け 最後の拒絶理由通知
令和 1年 5月23日 意見書・手続補正

第2 原査定の概要
原査定の概要は次のとおりである。
この出願の請求項1-3に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
1.特開2010-103326号公報
2.特開2004-103764号公報
3.特開2009-238872号公報

第3 当審拒絶理由の概要
平成31年1月9日付け及び同年4月9日付け拒絶理由の概要は次のとおりである。
1(明確性要件)この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第2号に規定する要件を満たしていない。(「当審拒絶理由1」という。)

・請求項1-3
請求項1の「下地層」は,「ゲート絶縁膜」又は「半導体基板」と同じものなのか,その関係が不明である。
また,上記不明な請求項1を引用する請求項2-3も不明である。
2(進歩性)この出願の請求項1-3に係る発明は,その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前に当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。(「当審拒絶理由2」という。)
<引用文献等一覧>
A.特開2005-093773号公報
3.特開2009-238872号公報
3(新規事項)平成31年2月28日付け手続補正書でした補正は,下記の点で願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから,特許法第17条の2第3項に規定する要件を満たしていない。(「当審拒絶理由3」という。)

この補正により,請求項1に記載された「不純物を注入する工程」が「前記半導体基板の前記表面が露出している状態で,・・・不純物を注入する工程」に補正されたが,この補正後の工程は出願当初の明細書に記載されていない。

第4 本願発明
本願の請求項1-3に係る発明(以下,それぞれ「本願発明1」-「本願発明3」という。)は,令和1年5月23日に補正された特許請求の範囲の請求項1-3に記載された事項により特定される次のとおりのものと認められる。
「【請求項1】
絶縁ゲート型スイッチング素子の製造方法であって,
半導体基板の表面にトレンチを形成する工程と,
前記トレンチ内に,ゲート絶縁膜を形成する工程と,
前記ゲート絶縁膜の形成後に,前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程と,
前記電極層を研磨することによって,前記半導体基板の前記表面上の前記電極層を除去して前記半導体基板の前記表面を露出させる工程と,
前記研磨によって露出させた前記半導体基板の前記表面が露出している状態で前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程と,
前記キャップ絶縁膜の形成後に,前記研磨によって露出させた前記半導体基板の前記表面に絶縁膜が形成された状態で,前記半導体基板の前記表面側から,前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程,
を有する製造方法。
【請求項2】
開口部の輪郭が前記キャップ絶縁膜の表面から前記半導体基板の前記表面に跨るように伸びるマスク層を形成する工程をさらに有し,
前記不純物を注入する工程では,前記マスク層を介して不純物を注入する請求項1の製造方法。
【請求項3】
前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入した後に,前記キャップ絶縁膜の表面から前記半導体基板の前記表面に跨って伸びるNSG膜を形成する工程をさらに有する請求項1または2の製造方法。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1の記載
原査定に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)
「【0001】
本発明は,IGBT,及び,IGBTの製造方法に関する。」
「【発明が解決しようとする課題】
【0004】
IGBTは,半導体基板に不純物を注入することでN型又はP型の不純物領域を形成するため,半導体基板内部の不純物濃度には製造ばらつきが生ずる。フローティング領域を有するIGBTでは,フローティング領域内の不純物濃度の製造ばらつきによって,フローティング領域の幅(深さ方向の幅)が変動する。フローティング領域の幅がばらつくと,IGBTのチャネル長がばらつく。その結果,IGBTのオン電圧のばらつきが大きくなるという問題があった。」
「【0032】
次に,IGBT10の製造方法について説明する。IGBT10は,図6に示すように,上面70aが100結晶方位に対して垂直な100面であり,ドリフト領域30と等しいN型不純物濃度を有する半導体ウエハ70から製造される。
(中略)
【0034】
(トレンチ形成工程)
次に,RIE法を用いたエッチングによって,図8に示すように,半導体ウエハ70の上面70aにトレンチ35を形成する。なお,トレンチ35は,図9に示すように,半導体ウエハ70の上面70aにおいて,半導体ウエハ70の011結晶方位に対して垂直に伸びるように(すなわち,0-11結晶方位に沿って伸びるように)形成する。
【0035】
(トレンチ絶縁膜・ゲート電極形成工程)
トレンチ35を形成したら,半導体ウエハ70を熱処理して,半導体ウエハ70の表面とトレンチ35の内面に犠牲酸化膜を形成する。その後,犠牲酸化膜をエッチングで除去する。犠牲酸化膜を除去したら,再度,半導体ウエハ70を熱処理し,半導体ウエハ70の表面とトレンチ35の内面にシリコン酸化膜を形成する。トレンチ35内のシリコン酸化膜が,トレンチ絶縁膜37となる。トレンチ絶縁膜37を形成したら,CVD法によって半導体ウエハ70上にポリシリコンを堆積させる。このとき,トレンチ35内にポリシリコンが充填される。ポリシリコンを堆積させたら,トレンチ35の外部のポリシリコンをCDE法等のエッチングによって除去する。これによって,トレンチ35内に残存させたポリシリコンがゲート電極36となる。ゲート電極36を形成したら,半導体ウエハ70を熱処理することによって,ゲート電極36の上面にキャップ絶縁膜39を形成する。これによって,半導体ウエハ70の断面構造が,図10に示す構造となる。
図11は,図10の断面図のゲート電極36の上面近傍の拡大図を示している。図11に示すように,ゲート電極36は,その上面36aが半導体ウエハ70の上面70aから凹んだ位置に存在するように形成する。本実施例では,ゲート電極36の上面36aと半導体ウエハ70の上面70aとの間の段差の高さH1(以下,トレンチリセス深さH1という)が約0.3μmとなるように,ゲート電極36を形成する。
【0036】
(イオン注入工程)
次に,図12に示すように,半導体ウエハ70の上面70a上の外周耐圧領域38より外側にレジスト72を形成する。すなわち,IGBT領域が開口しているレジスト72を形成する。そして,上面70a側から半導体ウエハ70にイオンを注入する。
まず,ボトムボディ領域28に対応する深さにP型不純物を注入する(ボトムボディ領域注入工程)。すなわち,注入したP型不純物がボトムボディ領域28に対応する深さ範囲内で停止するように,加速電圧を調整して注入する。より詳細には,注入されたP型不純物の停止位置のピークが,図2の極大値P3の深さとなるように注入する。
次に,フローティング領域26に対応する深さにN型不純物を注入する(フローティング領域注入工程)。すなわち,注入したN型不純物がフローティング領域26に対応する深さ範囲内で停止するように,加速電圧を調整して注入する。より詳細には,N型不純物の停止位置のピークが,図2の極大値N2の深さとなるように注入する。
次に,トップボディ領域24に対応する深さにP型不純物を注入する(トップボディ領域注入工程)。すなわち,注入したP型不純物がトップボディ領域24に対応する深さ範囲内で停止するように,加速電圧を調整して注入する。より詳細には,P型不純物の停止位置のピークが,図2の極大値P1の深さとなるように注入する。なお,トップボディ領域注入工程では,ボトムボディ領域注入工程よりも高濃度にP型不純物を注入する。
次に,レジスト72を除去し,図13に示すように新たにレジスト74を形成する。レジスト74は,外周耐圧領域38より外側の領域と,ボディコンタクト領域22に対応する領域をカバーするように形成する。そして,上面70a側からエミッタ領域20に対応する深さ(すなわち,最表層部)にN型不純物を注入する(エミッタ領域注入工程)。
次に,レジスト74を除去し,図14に示すように新たにレジスト76を形成する。レジスト76は,外周耐圧領域38より外側の領域と,エミッタ領域20に対応する領域をカバーするように形成する。そして,上面70a側からボディコンタクト領域22に対応する深さ(すなわち,最表層部)にP型不純物を注入する(ボディコンタクト領域注入工程)。」
「【0041】
なお,上述した実施例のように,トレンチ絶縁膜・ゲート電極形成工程の実施後にイオン注入工程を実施すると,トレンチ絶縁膜37近傍のトップボディ領域24(すなわち,チャネル40)へのイオン注入濃度がゲート電極36の形状の影響を受ける。上述したトレンチリセス深さH1には製造ばらつきが生じるため,トレンチリセス深さH1のばらつきによってトレンチ絶縁膜37近傍のトップボディ領域24へのイオン注入濃度がばらつく。これによって,IGBT10のゲート閾値電圧にばらつきが生じるという問題がある。しかしながら,本実施例の製造方法では,トレンチリセス深さH1のばらつきに起因するゲート閾値電圧のばらつきを最小限に抑制している。以下にその理由について説明する。
図16は,トレンチリセス深さH1(図11参照)を0μmとした場合のトップボディ領域注入工程前の半導体ウエハ70の断面図を示している。図16の範囲24は,この場合(トレンチリセス深さH1が0μmの状態でイオン注入工程,熱拡散工程を行った場合)に,トップボディ領域24が形成される範囲を示している。この場合,トレンチリセス部分に凹みが形成されていないため,トップボディ領域注入工程では,トレンチ絶縁膜37近傍とその他の部分とで注入されたP型不純物の停止位置がほとんど変わらない。したがって,図16に示すように,トップボディ領域24は略一定の深さに,一定の幅で形成される。
上述したように,本実施例の製造方法では,図11に示すように,トレンチリセス深さH1を約0.3μmとする。図11の領域24は,トレンチリセス深さH1を0.3μmとしてIGBT10を形成した場合に,トップボディ領域24が形成される範囲を示している。トレンチリセス深さH1が0.3μmである場合は,トップボディ領域注入工程においてトレンチリセス部分の形状の影響を受ける。したがって,トレンチ絶縁膜37に近い位置ほど注入されたP型不純物が深い位置に停止し易くなる。このため,図11に示すように,トップボディ領域24は,トレンチ絶縁膜37に近い位置ほど深い位置に変位した形状で形成される。このように,トップボディ領域24がトレンチ絶縁膜37近傍で変位しているため,トレンチ絶縁膜37近傍のトップボディ領域24の幅D1が,その他の部分のトップボディ領域24の幅D2より広くなる。このため,幅D1の部分(すなわち,図1のチャネル40が形成される領域(以下,チャネル領域40という))のP型不純物濃度が低くなる。
図17は,トレンチリセス深さH1を0.6μmとした場合のトップボディ領域注入工程前の半導体ウエハの断面図を示している。図17の範囲24は,この場合に,トップボディ領域24が形成される範囲を示している。図11と図17を比較すると明らかなように,トレンチリセス深さH1を0.3μmから0.6μmに大きくすると,トップボディ領域24の幅D1の部分が広くなる(図17の横方向に広くなる)が,幅D1はそれほど拡大しない。したがって,トレンチリセス深さH1が0.6μmである場合は,トレンチリセス深さH1が0.3μmである場合と比べて,幅D1の部分(すなわち,図1のチャネル領域40)のP型不純物濃度がそれほど低下しない。
図18は,トレンチリセス深さH1を種々に変化させてIGBTを製造した場合における,トレンチ絶縁膜37近傍のトップボディ領域24(すなわち,図1のチャネル領域40)のP型不純物濃度のピーク値を示している。また,図19は,トレンチリセス深さH1を種々に変化させてIGBTを製造した場合における,IGBTのゲート閾値電圧を示している。図18に示すように,トレンチリセス深さH1が0.2μmより小さい区間ではグラフの傾きが大きいが,トレンチリセス深さH1が0.2μm以上の区間ではグラフの傾きが小さくなる。このため,図19においても,トレンチリセス深さH1が0.2μmより小さい区間ではグラフの傾きが約-6.3V/μmであるのに対し,トレンチリセス深さH1が0.2μm以上の区間においてはグラフの傾きが約-0.39V/μmである。すなわち,0.2μmのトレンチリセス深さH1を境にして,グラフの傾きが急に変化する。以上に説明したように,トレンチリセス深さH1が0.2μm以上であれば,トレンチリセス深さH1のばらつきが生じても,チャネル40のP型不純物濃度にばらつきが生じ難い。このため,ゲート閾値電圧のばらつきが生じ難い。
上述したように,本実施例の製造方法では,トレンチリセス深さH1を約0.3μmとする。したがって,本実施例の製造方法によれば,ゲート閾値電圧のばらつきを抑制しながら,IGBT10を製造することができる。なお,図19に示すように,トレンチリセス深さH1を0.3μm以上とすると,グラフの傾きが略一定となるためより好ましい。」
図12には,半導体ウエハの上面70a全面がキャップ絶縁膜39と連続した絶縁膜で覆われていることが記載されていると認められる。
(2)引用発明1
前記(1)より,引用文献1には,次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「IGBTの製造方法であって,
半導体ウエハの上面にトレンチを形成し,
半導体ウエハを熱処理し,トレンチの内面にトレンチ絶縁膜を形成し,半導体ウエハ上にポリシリコンを堆積させ,このとき,トレンチ内にポリシリコンが充填され,トレンチ外部のポリシリコンをエッチングによって除去し,半導体ウエハを熱処理することによって,ゲート電極の上面にキャップ絶縁膜を形成し,ゲート電極の上面と半導体ウエハの上面との間の段差の高さが約0.3μmとなるようにし,
半導体ウエハの上面全面がキャップ絶縁膜と連続した絶縁膜で覆われている状態で,上面側から半導体ウエハにイオンを注入すること。」
2 引用文献2について
原査定に引用された引用文献2には,図面とともに次の事項が記載されている。
「【0001】
【発明の属する技術分野】
この発明は,トレンチゲート構造を有する半導体装置とその製造方法に係わり,特に,トレンチに形成されるゲート電極とゲート引き出し線の平坦化に関する。
【0002】
【従来の技術】
高耐圧半導体装置の1つとしてトレンチゲート構造を持つMOSFETやIGBT(絶縁ゲートバイポーラトランジスタ)などがある。
図33は,従来のトレンチゲート型MOSFETの構成図で,同図(a)は要部斜視断面図,同図(b)は同図(a)の矢印Fから見た要部平面図である。同図(b)は層間絶縁膜70とソース電極71を省いている。」
「【0018】
つぎに,厚い絶縁膜21およびゲート絶縁膜4をストップ層として,ゲート電極5とゲート引き出し線6となる多結晶シリコンに平坦化工程を施す。本工程にはCMP(Chemical Mechanical Polishing)装置またはCDE(Chemical Dry Etching)装置やRIE(Reactive Ion Etching)装置などを利用するのが良い。特にCMP装置を用いて行うCMP法は多結晶シリコン膜25と酸化膜(ゲート絶縁膜4,厚い絶縁膜21)との研磨レートの選択比が100以上500前後であるため,制御性の高い加工ができる。本工程において,開口部23に形成されたゲート引き出し線6となる多結晶シリコンは除去されずに残り,ゲート引き出し線6として有効に利用できる。このとき,平坦化処理後のゲート電極5の表面高さを,厚い絶縁膜21上のゲート絶縁膜4の表面高さと同等とする(図6)。」
3 引用文献3について
当審拒絶理由2及び原査定に引用された引用文献3には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,半導体装置及びその製造方法に関し,特に,ドレインを構成する半導体基板と,上記半導体基板の表面に形成されたトレンチと,上記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と,上記半導体基板の表面側に上記トレンチに隣接して上記トレンチよりも浅く形成されたボディ拡散層と,上記半導体基板の表面に上記トレンチ及び上記ボディ拡散層に隣接して上記ボディ拡散層よりも浅く形成されたソース拡散層をもつパワーMOSトランジスタを同一半導体基板上に複数備えた半導体装置及びその製造方法に関するものである。」
「【0035】
図4から図12は,図1から図3に示した半導体装置を製造するための製造工程の一例を説明するための概略的な工程断面図である。図4から図12のかっこ数字は以下に説明する製造工程に対応している。
図2,図3及び図4から図12を参照して製造方法の一実施例を説明する。
(中略)
【0040】
(5)N型エピタキシャル層3上及びトレンチ5の肩部5a上のゲート絶縁膜7を除去する。熱酸化処理を施して,N型エピタキシャル層3表面及びゲート電極9上面にキャップ酸化膜23を25nm程度の膜厚に形成する。ここで,ゲート絶縁膜7を除去せずに追加酸化処理によってキャップ酸化膜23を形成してもよい。
(中略)
【0043】
(8)CVD法により,熱酸化膜25上全面にNSG(Non-dope Silicon Glass)膜を250nm程度の膜厚に形成し,熱酸化膜25とNSG膜の積層膜からなるシリコン酸化膜18aを形成する。CVD法により,シリコン酸化膜18a上にシリコン窒化膜18bを30nm程度の膜厚に形成する。これにより,シリコン酸化膜18aとシリコン窒化膜18bの積層膜からなる層間絶縁膜18が形成される。」
「【0054】
例えば,上記実施例ではNチャネル型のパワーMOSFETに本発明を適用しているが,P型半導体基板を用い,実施例とは反対導電型でパワーMOSFETを作成するようにすれば,Pチャネル型パワーMOSFETにも本発明を適用できる。そして,シリコン基板とエピタキシャル成長層が互いに異なる導電型のものを使用すれば,IGBT(Insulated gate bipolar mode transistor)にも適用できる。」
4 引用文献Aについて
(1)引用文献Aの記載
当審拒絶理由2に引用された引用文献Aには,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,トレンチゲート型半導体装置およびトレンチゲート型半導体装置の製造方法に関し,特に電気特性のバラツキを抑えたトレンチゲート型半導体装置およびトレンチゲート型半導体装置の製造方法に関する。」
「【0024】
以下に,本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態1.
図1,図2は,本発明の実施の形態1に係るトレンチゲート型半導体装置を示す要部断面図である。図3は,トレンチ形成時のマスクの平面図であり,図3のA-A´に対応する位置に形成される半導体装置の断面図が図1であり,図3のB-B´に対応する位置に形成される半導体装置の断面図が図2である。図4?図10および図12は,図1に記載のトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。図11は,図1に記載のトレンチゲート型半導体装置の製造に用いるマスクの平面図である。なお,以下の説明では,nチャネル型のトレンチゲート型MOSFETを例示しているが,本発明はゲート構造とゲート電極の加工方法に係わるもので,ソース構造およびドレイン構造は任意である。従って,MOSFETだけでなく,表面にトレンチゲート構造を持つIGBTや絶縁ゲート型サイリスタなどの各デバイスにも適用される。また,トレンチパターンはストライプ形状のものを例示しているが,全てのトレンチがつながってさえいれば,ドーナツ状パターン,格子状パターン,円形パターンであっても構わない。」
「【0028】
以下,図4?図12を用いて上記半導体装置の製造方法を説明する。
【0029】
まず,裏面に低抵抗のn+型半導体領域2を持つ高抵抗のn型半導体基板1を準備する。
(中略)
【0031】
ウェル領域2形成後,図3に示す,トレンチパターンが全て接続され,ゲート電極配線15に接続するゲート引き出し部20が形成された開口部18を有するマスク19を使って酸化膜3に窓開けを行う。最終的にゲート電極配線15を形成する部分は,コンタクトを取るためにトレンチ4の幅が広くなるように格子状に形成されている。その際のトレンチ4内壁の間隔は,トレンチ内に充填するゲート電極8の成長高さの2倍未満でなければならない。次に,残された酸化膜3をマスクとして,少なくともウェル領域2を突き抜け半導体基板1に達するトレンチ4を異方性エッチングにより形成する。
(中略)
【0036】
続いて,図7に示すようにゲート絶縁膜7を形成し,さらにトレンチ4内をゲート電極8で埋め込む。通常,ゲート電極8としてはn型ドープされた多結晶シリコンを使用し,CVDで堆積させるのが良い。このとき,ゲート電極8はトレンチ4を完全に埋め尽くし,ゲート電極8の表面領域において最も低い位置がゲート絶縁膜7の表面領域において最も高い位置よりも上であることが望ましい。
【0037】
次に図8に示すように,ゲート絶縁膜7をストップ層として,ゲート電極8に対してCMPによる研磨処理を施す。特にCMPはゲート電極8とゲート絶縁膜7との研磨レートの選択比が100以上500前後と高く,かつ機械的研磨を行うため,トレンチが交差する箇所等で幅の広い箇所があっても,CDEなどの方法と異なり,局所的な落込みのない加工ができる。本工程において,図14(d),図14(e)に示したようなゲート絶縁膜7より高い位置の引き出し部81は全てなくなるが,トレンチ4内部にてゲート電極8は全て接続されており問題はない。
【0038】
次に,図9に示すように,ゲート絶縁膜7のうちゲート電極8に被覆されていない領域をドライエッチングまたはウェットエッチングによって除去する。本工程において,ゲート絶縁膜7がオーバーエッチされゲート電極8が浮き上がらないようにするため,異方性のあるドライエッチングを施すのが望ましい。
【0039】
次に,ソース領域9をイオン打ち込みによって形成するため,ウェル領域2の表面にスクリーン酸化膜23を形成する。このとき,ゲート電極8の表面も酸化され,図10に示すようにゲート電極8の角24が面取りされる。ゲート電極8の角が面取りされることで,ゲート絶縁膜7を突き破る危険を減らすことができる。続いて図11に示す開口部25を有するマスク26を用いてイオン打ち込みを行い,図12に示すようにドライブを行いn^(+)ソース領域9を十分拡散させると同時に活性化させ,n^(+)ソース領域9を形成する。なお,ゲート電極8のエッチバックをCMPで行っているため,ゲート電極8の落込みが少なく均一の深さであるため,従来技術においてゲート電極8の落込みのバラツキにより生じたn^(+)ソース領域9の深さのバラツキが無くなる。
【0040】
続いて図1に示すようにp^(+)型のコンタクト領域10を形成した後,BPSGからなる層間絶縁膜13を形成し,パターニングする。パターニングは,図1に示すようにソース領域9およびコンタクト領域10とを露出させ,さらに,図2に示すように,図3の引き出し部20により形成された領域において,ゲート電極8を露出させるコンタクト孔17を形成するように行う。その後金属材料を蒸着させ,パターニングすることにより,ソース電極12およびゲート電極配線15を形成する。ついで裏面のn^(+)半導体領域2に接触するドレイン電極14を形成し,トレンチ型MOSFETが完成する。」

(2)引用発明A
前記(1)より,引用文献Aには,次の発明(以下,「引用発明A」という。)が記載されていると認められる。
「IGBTの製造方法であって,
n型半導体基板を準備し,トレンチを形成し,
ゲート絶縁膜を形成し,さらにトレンチ内をゲート電極で埋め込み,ゲート電極としてはn型ドープされた多結晶シリコンを使用し,このとき,ゲート電極はトレンチを完全に埋め尽くし,ゲート電極の表面領域において最も低い位置がゲート絶縁膜の表面領域において最も高い位置よりも上であり,
次に,ゲート絶縁膜をストップ層として,ゲート電極に対してCMPによる研摩処理を施し,局所的な落ち込みのない加工ができ,
次に,ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去し,
次に,ウェル領域の表面にスクリーン酸化膜を形成し,このとき,ゲート電極の表面も酸化され,
続いてイオン打ち込みを行うこと。」

第6 判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「IGBTの製造方法」は,本願発明1の「絶縁ゲート型スイッチング素子の製造方法」に相当する。
イ 引用発明1の「半導体ウエハの上面にトレンチを形成し」は,本願発明1の「半導体基板の表面にトレンチを形成する工程」に相当する。
ウ 引用発明1の「半導体ウエハを熱処理し,トレンチの内面にトレンチ絶縁膜を形成し」は,本願発明1の「前記トレンチ内に,ゲート絶縁膜を形成する工程」に相当する。
エ 引用発明1の「半導体ウエハ上にポリシリコンを堆積させ,このとき,トレンチ内にポリシリコンが充填され」は,本願発明1の「前記ゲート絶縁膜の形成後に,前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程」に相当する。
オ 引用発明1の「半導体ウエハを熱処理することによって,ゲート電極の上面にキャップ絶縁膜を形成し」は,本願発明1の「前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程」に相当する。
カ 引用発明1の「半導体ウエハの上面全面がキャップ絶縁膜と連続した絶縁膜で覆われている状態で,上面側から半導体ウエハにイオンを注入する」は,本願発明1の「前記キャップ絶縁膜の形成後に,前記半導体基板の前記表面に絶縁膜が形成された状態で,前記半導体基板の前記表面側から,前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程」に相当する。
キ すると,本願発明1と引用発明1とは,下記クの点で一致し,下記ケの点で相違する。
ク 一致点
「絶縁ゲート型スイッチング素子の製造方法であって,
半導体基板の表面にトレンチを形成する工程と,
前記トレンチ内に,ゲート絶縁膜を形成する工程と,
前記ゲート絶縁膜の形成後に,前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程と,
前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程と,
前記キャップ絶縁膜の形成後に,前記半導体基板の前記表面に絶縁膜が形成された状態で,前記半導体基板の前記表面側から,前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程,
を有する製造方法。」
ケ 相違点
本願発明1では,「前記電極層を研磨することによって,前記半導体基板の前記表面上の前記電極層を除去して前記半導体基板の前記表面を露出させる工程」を有し,「前記研磨によって露出させた前記半導体基板の前記表面が露出している状態で」キャップ絶縁膜を形成するのに対し,引用発明1では,「トレンチ外部のポリシリコンをエッチングによって除去」するもので,この際に「半導体基板の表面が露出」するか否かは不明である点。(以下,「相違点1」という。)
(2)本願発明1と引用発明Aとの対比
ア 引用発明Aの「IGBTの製造方法」は,本願発明1の「絶縁ゲート型スイッチング素子の製造方法」に相当する。
イ 引用発明Aの「n型半導体基板を準備し,トレンチを形成し」は,本願発明1の「半導体基板の表面にトレンチを形成する工程」に相当する。
ウ 引用発明Aの「ゲート絶縁膜を形成し」は,本願発明1の「前記トレンチ内に,ゲート絶縁膜を形成する工程」に相当する。
エ 引用発明Aの「さらにトレンチ内をゲート電極で埋め込み,ゲート電極としてはn型ドープされた多結晶シリコンを使用し,このとき,ゲート電極はトレンチを完全に埋め尽くし,ゲート電極の表面領域において最も低い位置がゲート絶縁膜の表面領域において最も高い位置よりも上であり」は,本願発明1の「前記ゲート絶縁膜の形成後に,前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程」に相当する。
オ 引用発明Aの「次に,」「ゲート電極に対してCMPによる研摩処理を施し,局所的な落ち込みのない加工ができ」は,本願発明1の「前記電極層を研磨することによって,前記半導体基板の前記表面上の前記電極層を除去」する「工程」に相当する。
カ 引用発明Aでは,「次に,ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去」するから「半導体基板の表面は露出」しており,すると,引用発明Aの「次に,ウェル領域の表面にスクリーン酸化膜を形成し,このとき,ゲート電極の表面も酸化され」は,本願発明1の「露出させた前記半導体基板の前記表面が露出している状態で前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程」に相当する。
キ 引用発明Aの「続いてイオン打ち込みを行う」は,「次に,ウェル領域の表面にスクリーン酸化膜を形成し,このとき,ゲート電極の表面も酸化され」の後に行われるから,これは,本願発明1の「前記キャップ絶縁膜の形成後に,」「露出させた前記半導体基板の前記表面に絶縁膜が形成された状態で,前記半導体基板の前記表面側から,前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程」に相当する。
ク すると,本願発明1と引用発明Aとは,下記ケの点で一致し,下記コの点で相違する。
ケ 一致点
「絶縁ゲート型スイッチング素子の製造方法であって,
半導体基板の表面にトレンチを形成する工程と,
前記トレンチ内に,ゲート絶縁膜を形成する工程と,
前記ゲート絶縁膜の形成後に,前記トレンチ内と前記半導体基板の前記表面上に半導体によって構成されている電極層を堆積させる工程と,
前記電極層を研磨することによって,前記半導体基板の前記表面上の前記電極層を除去する工程と,
露出させた前記半導体基板の前記表面が露出している状態で前記半導体基板を熱処理することによって前記トレンチ内の前記電極層の表層部にキャップ絶縁膜を形成する工程と,
前記キャップ絶縁膜の形成後に,前記研磨によって露出させた前記半導体基板の前記表面に絶縁膜が形成された状態で,前記半導体基板の前記表面側から,前記トレンチ内の前記電極層から前記半導体基板に跨る範囲に不純物を注入する工程,
を有する製造方法。」
コ 相違点
本願発明1では,「前記電極層を研磨することによって」「前記半導体基板の前記表面を露出させる」のに対し,引用発明Aでは,「ゲート電極に対してCMPによる研摩処理を施」す際に「ゲート絶縁膜をストップ層とし」「次に,ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去」するものである点。(以下,「相違点2」という。)
(3)判断
ア 相違点1について
引用発明1では,ゲート電極になる「ポリシリコンをエッチングによって除去」しているところ,これを「電極層を研摩することによって」除去する工程に置き換える動機づけがない。
引用文献2及び引用文献Aにはゲート電極をCMPによって研摩除去することが記載されているが,いずれも「平坦化」(前記第5の2【0002】)ないし「局所的な落ち込みのない加工」(前記第5の4【0037】)であり,これを引用発明1に適用すると,「ゲート電極の上面と半導体ウエハの上面との間の段差の高さが約0.3μmとなるよう」にし「ゲート閾値電圧のばらつきを抑制」する(前記第5の1【0041】)という引用発明1の目的に反することになるから,CMPによる研摩処理を採用することには,阻害要因があるというべきである。
すると,相違点1に係る構成を得ることは,当業者が容易になしうることではない。
イ 相違点2について
引用発明Aでは「ゲート電極に対してCMPによる研摩処理を施」し「次に,ゲート絶縁膜のうちゲート電極に被覆されていない領域をエッチングによって除去」するところ,これを「電極層を研摩することによって」ゲート絶縁膜も除去し「前記半導体基板の前記表面を露出させる」ことについて,引用文献1-3及びAには記載も示唆もない。
引用発明Aでは「ゲート絶縁膜をストップ層として,ゲート電極に対してCMPによる研摩処理を施」すものであるから,CMPによる研摩処理でストップ層であるゲート絶縁膜をも除去することは「ストップ層」についての背理であり,技術的に見ても「ストップ層」を研摩除去してしまうと,過研摩を避けることが困難になるから,そのようなことをあえて行うことは,当業者が容易に想到し得ることではない。
(4)まとめ
よって,本願発明1は,引用文献1-3及びAに記載された発明に基いて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2及び3について
本願発明2及び3は,本願発明1を引用するものであり,本願発明1の発明特定事項をすべて備え,さらに他の発明特定事項を付加したものに相当するから,前記1と同様の理由により,引用文献1-3及びAに記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
3 当審拒絶理由1について
平成31年2月28日の補正により,請求項1に記載された「下地層」は「前記半導体基板の前記表面」に補正され,本願発明1-3は明確になった。
よって,当審拒絶理由1は解消した。
4 当審拒絶理由3について
令和1年5月23日の補正により請求項1に記載された「前記半導体基板の前記表面が露出している状態で」は「前記半導体基板の前記表面に絶縁膜が形成された状態で」に補正され,本願発明1-3は新規事項を含まないものとなった。
よって,当審拒絶理由3は解消した。

第7 原査定についての判断
前記第6の1及び同2のとおり,本願発明1-3は,引用文献1-3に記載された発明に基いて,当業者が容易に発明をすることができたものではない。
したがって,原査定を維持することはできない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-06-18 
出願番号 特願2015-107486(P2015-107486)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 55- WY (H01L)
最終処分 成立  
前審関与審査官 綿引 隆鈴木 智之  
特許庁審判長 加藤 浩一
特許庁審判官 恩田 春香
深沢 正志
発明の名称 絶縁ゲート型スイッチング素子の製造方法  
代理人 特許業務法人快友国際特許事務所  

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