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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1353533
審判番号 不服2018-14679  
総通号数 237 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-09-27 
種別 拒絶査定不服の審決 
審判請求日 2018-11-05 
確定日 2019-07-30 
事件の表示 特願2014- 32695「回路のための過渡事象保護をもたらす方法および装置」拒絶査定不服審判事件〔平成26年 9月25日出願公開、特開2014-179601、請求項の数(18)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年2月24日の出願(パリ条約による優先権主張 2013年3月14日(以下,「本願優先日」という。) 米国)であって,その手続の経緯は以下のとおりである。
平成30年 1月18日付け 拒絶理由通知
平成30年 4月23日 意見書・手続補正
平成30年 6月27日付け 拒絶査定(以下,「原査定」という。)
平成30年11月 5日 審判請求・手続補正
平成31年 3月11日 上申書

第2 補正の却下の決定
[補正却下の決定の結論]
平成30年11月5日にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 本件補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。
(1)本件補正前の特許請求の範囲
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「【請求項1】
第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて第2の基準電圧より低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる接合分離型トランジスタを少なくとも備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて前記第1の基準電圧より高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備える装置。」
(2)本件補正後の特許請求の範囲
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。補正個所に下線を付した。下記(3)も同じ。)
「【請求項1】
第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて第2の基準電圧より低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,エミッタ端子が前記第2の電源回路に接続される接合分離型トランジスタを少なくとも備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて前記第1の基準電圧より高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備える装置。」
(3)本件補正事項
本件補正は,補正前請求項1に記載されていた「前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる接合分離型トランジスタ」を「エミッタ端子が前記第2の電源回路に接続される接合分離型トランジスタ」に補正する(以下,「本件補正事項」という。)ものである。
2 本件補正事項の目的について
(1)特許請求の範囲の減縮を目的としないこと
本件補正事項は,前記1(3)のとおり,補正前請求項1に記載されていた「前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる接合分離型トランジスタ」という発明特定事項を「エミッタ端子が前記第2の電源回路に接続される接合分離型トランジスタ」という発明特定事項に置換するものであり,発明特定事項を限定するものではない。
したがって,本件補正事項は,特許請求の範囲の減縮を目的とするものではない。
(2)明瞭でない記載の釈明を目的としないこと
補正前請求項1に記載されていた「前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる接合分離型トランジスタ」はそれ自体明瞭であったし,不明瞭であるとの拒絶理由も通知されていない。
したがって,本件補正事項は,明瞭でない記載の釈明を目的とするものではない。
(3)請求項の削除又は誤記の訂正を目的としないこと
本件補正事項が,請求項の削除又は誤記の訂正を目的としないものであることは明らかである。
(4)小括
以上のとおり,本件補正は審判請求と同時にされたにもかかわらず,本件補正事項が,特許法第17条の2第5項に掲げられたいずれの事項を目的とするものではないから,同項の規定に違反してされたものである。
3 むすび
したがって,本件補正は,特許法第17条の2第5項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 原査定の概要
原査定の概要は次のとおりである。
1 この出願は,特許請求の範囲の請求項7,9及び10の記載が下記の点で,特許法第36条第6項第1号及び同項第2号に規定する要件を満たしていない。

請求項7の「前記第2のクランプ回路は,少なくとも接合分離型トランジスタを備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」との記載と,「前記第2のクランプ回路が,前記信号ノードから前記第2の電源回路への第1のpn接合に対して逆バイアス電圧を有し,コレクタ端子を有する第1のトランジスタと,前記信号ノードから前記第2の電源回路への第1のpn接合に対して順バイアス電圧を有し,コレクタ端子を有する第2のトランジスタであって,前記第1および第2のトランジスタの前記コレクタ端子は電気的に接続され,前記第2のクランプ回路は,前記信号ノードにおける過渡電圧が前記逆バイアス電圧と前記順バイアス電圧の和より大きくなったときに,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のトランジスタとを備える」との記載が整合していない。
したがって,本願の請求項7,9,10に係る発明は,明確でない。
また,本願明細書の発明の詳細な説明(段落0065)には,本願の図4A?図4Bに示されているESD保護をもたらすために用いることができる例示のクランプ回路400において,トランジスタ406,408のコレクタ端子がVssより低い電圧をもつことができないように構成されることは記載されているものの,このクランプ回路400において,トランジスタ406のコレクタ端子と,トランジスタ408のコレクタ端子は接続されていない。
また,本願明細書の発明の詳細な説明(段落0062)には,本願の図3A?図3Bに示されているESD保護をもたらすために用いることができる例示のクランプ回路300において,トランジスタ306のコレクタ端子と,トランジスタ308のコレクタ端子を接続することは記載されているものの,このクランプ回路300において,上記のコレクタ端子が第2の基準電圧より低い電圧をもつことが防止されていない。
したがって,本願の請求項7,9,10に係る発明は,本願明細書の発明の詳細な説明に記載したものとはいえない。

2 この出願の請求項1ないし4及び8に係る発明は,引用文献1(特開2008-021863号公報)に記載された発明であるから,特許法第29条第1項第3号に該当し,又は,引用文献1に記載された発明に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

第4 本願発明
本件補正は,上記「第2 補正の却下の決定」のとおり,却下された。
したがって,本願請求項1ないし18に係る発明(以下,それぞれ「本願発明1」ないし「本願発明18」という。)は,平成30年4月23日の手続補正で補正された特許請求の範囲の請求項1ないし18に記載された事項により特定される発明であり,以下のとおりの発明である。
「【請求項1】
第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて第2の基準電圧より低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる接合分離型トランジスタを少なくとも備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて前記第1の基準電圧より高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備える装置。
【請求項2】
前記第2のクランプ回路は複数のトランジスタを備え,前記第2のクランプ回路は,前記トランジスタのそれぞれのコレクタ端子が,前記第2の基準電圧より低いそれぞれの電圧をもつことを防止することになっている,請求項1に記載の装置。
【請求項3】
前記第2の電源回路が電源から切断されたときに,前記第2のクランプ回路の前記トランジスタの前記コレクタ端子が,前記第2の基準電圧より低い電圧をもつことが防止される,請求項2に記載の装置。
【請求項4】
前記第2のクランプ回路は,前記第2の電源回路が電源から切断されたときに,前記信号ノードにおける信号クロストークを低減することになっている,請求項1に記載の装置。
【請求項5】
第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて第2の基準電圧より低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,少なくとも接合分離型トランジスタを備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて前記第1の基準電圧より高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備え,
前記第2のクランプ回路が,
前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる第1のトランジスタと,
前記信号ノードと前記第2の電源回路の間で順バイアスを有することになる第2のトランジスタであって,前記信号ノードにおける過渡電圧が前記第1のトランジスタの逆バイアス電圧と前記第2のトランジスタの順バイアス電圧の和より大きくなったときに,前記第2のクランプ回路は,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のトランジスタと,
前記第1または第2のトランジスタのうちの少なくとも1つのコレクタ端子を,前記信号ノードの前記過渡電圧から分離するダイオードと
を備える,装置。
【請求項6】
前記第1および第2のトランジスタのそれぞれのベース端子は電気的に接続され,前記第2のクランプ回路は,前記第1および第2のトランジスタの前記ベース端子と前記第2の電源回路の間に少なくとも閾値抵抗を有する抵抗性経路をもたらす抵抗器をさらに備える,請求項5に記載の装置。
【請求項7】
第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて第2の基準電圧より低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,少なくとも接合分離型トランジスタを備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて前記第1の基準電圧より高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備え,
前記第2のクランプ回路が,
前記信号ノードから前記第2の電源回路への第1のpn接合に対して逆バイアス電圧を有し,コレクタ端子を有する第1のトランジスタと,
前記信号ノードから前記第2の電源回路への第1のpn接合に対して順バイアス電圧を有し,コレクタ端子を有する第2のトランジスタであって,前記第1および第2のトランジスタの前記コレクタ端子は電気的に接続され,前記第2のクランプ回路は,前記信号ノードにおける過渡電圧が前記逆バイアス電圧と前記順バイアス電圧の和より大きくなったときに,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のトランジスタと
を備える,装置。
【請求項8】
前記第1および第2のクランプ回路が集積回路内に構成され,前記集積回路は前記第2の電源回路に電気的に接続される,請求項1に記載の装置。
【請求項9】
前記第1のトランジスタが,第1のpウェル内の第1のn+ドープされた端子および第1のp+ドープされた端子,ならびに第1のnウェル内の第2のn+ドープされた端子を備える第1の集積回路部分を備え,
前記第2のトランジスタが,第2のpウェル内の第3のn+ドープされた端子およびp+ドープされた端子,ならびに第2のnウェル内の第4のn+ドープされた端子を備える第2の集積回路部分を備える,請求項7に記載の装置。
【請求項10】
前記第1の集積回路部分が第1の深いnウェルを備え,前記第2の集積回路部分が第2の深いnウェルを備え,前記第1および第2の深いnウェルは接合分離をもたらす,請求項9に記載の装置。
【請求項11】
第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて第2の基準電圧より低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,少なくとも接合分離型トランジスタを備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて前記第1の基準電圧より高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備え,
前記第2のクランプ回路が,
第1のpドープされた部分内の第1のn+ドープされた端子,および前記第1のpドープされた部分に隣接する第2のn+ドープされた端子を備える第1の集積回路部分と,
第2のpドープされた部分内の第3のn+ドープされた端子,および第4のn+ドープされた端子を備える第2の集積回路部分と
を備える,装置。
【請求項12】
前記第2の集積回路部分がnエピタキシ層をさらに備え,前記nエピタキシ層の一部分は前記第4のn+ドープされた端子を前記第2のpドープされた部分から隔てる,請求項11に記載の装置。
【請求項13】
プロセッサを用いて回路設計データファイルにおいて,信号ノードと第1の電源ノードの間に電気的に結合された第1の回路を識別することであって,前記第1の電源ノードは第1の基準電圧に関連する,第1の回路を識別することと,
前記プロセッサを用いて前記回路設計データファイルにおいて,前記信号ノードと第2の電源ノードの間に電気的に結合された第2の回路を識別することであって,前記第1の基準電圧は,前記第2の電源ノードに関連する第2の基準電圧よりも高い,第2の回路を識別することと,
前記プロセッサを用いて,前記第2の回路内のいずれかのコレクタ端子に,前記第2の基準電圧より低い電圧が印加され得るかどうかを判定することと,
前記第2の回路内の前記コレクタ端子のいずれかが前記第2の基準電圧より低い電圧をもち得るときは,イベントをログに記録することと
を含む方法。
【請求項14】
前記第2の電源ノードが電源に結合されなかったときに,前記信号ノードが信号クロストークを受けるかどうかを判定すること,および
前記第2の電源ノードが前記電源に結合されなかったときに,前記信号ノードが信号クロストークを受けるとの判定に応答して,第2のイベントをログに記録すること
をさらに含む,請求項13に記載の方法。
【請求項15】
前記コレクタ端子が,それぞれの接合分離型トランジスタのコレクタ端子を備える,請求項13に記載の方法。
【請求項16】
前記プロセッサを用いて,前記第2の回路内の前記コレクタ端子のいずれかが,前記信号ノードに印加された過渡電圧に応答して,前記第2の基準電圧より低い電圧が印加され得るかどうかを判定することをさらに含む,請求項13に記載の方法。
【請求項17】
前記プロセッサを用いて前記第2の回路が,前記信号ノードと前記第2の電源ノードの間に結合された,少なくとも順バイアスされたベース/エミッタ接合および逆バイアスされたベース/エミッタ接合を含むかどうかを判定すること,ならびに
前記第2の回路が,前記信号ノードと前記第2の電源ノードの間に結合された,少なくとも順バイアスされたベース/エミッタ接合および逆バイアスされたベース/エミッタ接合を含まないときは,イベントをログに記録すること
をさらに含む,請求項13に記載の方法。
【請求項18】
前記コレクタ端子のいずれかに前記第2の基準電圧より低い電圧が印加されるかどうかを判定することが,前記信号ノードにおける過渡事象によって結果として生じる電圧をシミュレートすることを含む,請求項13に記載の方法。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,静電破壊保護回路を有する半導体装置及び保護回路に関する。
【背景技術】
【0002】
一般に,半導体装置におけるMOS型半導体素子は,静電破壊(ESD;electrostatic discharge)しやすいという欠点がある。このESDは,帯電した人体や機械やパッケージ等の電荷が,半導体装置を介して放電する際に,この半導体装置の内部回路を破壊してしまうことである。このESDに対する耐量を向上させるために,通常,半導体装置には,入力端子あるいは出力端子(以降,「入出力端子」)に静電破壊保護回路(静電破壊保護素子)が設けられている。このような半導体装置では,低コスト化のために,最小サイズの静電破壊保護回路を実現することが望まれている。」
「【0024】
図1を参照すると,入出力端子I/Oの保護回路は,第1PNP型バイポーラトランジスタ10A,第2PNP型バイポーラトランジスタ10Bと,第3PNP型バイポーラトランジスタ10Cの3種類のPNP型バイポーラトランジスタから構成されている。第1PNP型バイポーラトランジスタ10Aと第2PNP型バイポーラトランジスタ10Bとは,nA対nBの比(図2では4対1の比)で構成される。第1PNP型バイポーラトランジスタ10Aは,エミッタ(E)が入出力端子I/Oに接続され,ベース(B)が高電位電源端子VDDに接続され,コレクタ(C)が低電位電源端子VSSに接続されている。第2PNP型バイポーラトランジスタ10Bは,エミッタ(E)が入出力端子I/Oに接続され,ベース(B)及びコレクタ(C)が高電位電源端子VDDに接続されている。第3PNP型バイポーラトランジスタ10Cは,エミッタ(E)が低電位電源端子VSSに接続され,ベース(B)及びコレクタ(C)が高電位電源端子VDDに接続されている。PNP型バイポーラトランジスタ10A,10Bのベース(B)と高電位電源端子VDDの間の配線上に寄生抵抗11が存在する。内部回路12は,入出力端子I/O,高電位電源端子VDD,低電位電源端子VSSのそれぞれと接続されている。
【0025】
図2?4を参照すると,PNP型バイポーラトランジスタ10A,10B,10Cが形成される領域では,P型半導体基板21にNウェル22が形成されている。Nウェル22が形成された領域上には,素子分離絶縁膜23が形成されている。素子分離絶縁膜23は,Nウェル22上に行列をなしたドット状(図2では正方形)の複数の第1開口部(P+拡散層24C1,24C2,24Eが形成される部分)と,第1開口部を囲むように配されたストライプ状(枠状)の第2開口部(N+拡散層24Bが形成される部分)と,を有する。素子分離絶縁膜23の第1開口部のNウェル22表面には,高濃度のP型不純物を導入したP+拡散層24E,P+拡散層24C1,24C2が形成されている。
(中略)
【0030】
ここで,P+拡散層24C1(コレクタ)とN+拡散層24B(ベース)とP+拡散層24E(エミッタ)は,第1PNP型バイポーラトランジスタ10Aを構成する。P+拡散層24C2(コレクタ)とN+拡散層24B(ベース)とP+拡散層24E(エミッタ)は,第2PNP型バイポーラトランジスタ10Bを構成する。P+拡散層24C1(エミッタ)とN+拡散層24B(ベース)とP+拡散層24C2(コレクタ)は,第3PNP型バイポーラトランジスタ10Cを構成する。なお,P+拡散層24C1は,第1PNP型バイポーラトランジスタ10Aではコレクタとして機能するが,第3PNP型バイポーラトランジスタ10Cではエミッタとして機能する。
【0031】
以上から,図1に示した,接続先の異なる3種類のPNP型バイポーラトランジスタ10A,10B,10Cは,1つのNウェル22領域内に形成される。
【0032】
次に,本発明の実施形態1に係る半導体装置の動作について説明する。
【0033】
実施形態1の場合,プラスのESDサージが低電位電源端子VSSに対して入出力端子I/Oに印加されると,第1PNP型バイポーラトランジスタ10Aのスナップバック動作により,入出力端子I/Oに接続されているP+拡散層24E(エミッタ)から低電位電源端子VSSに接続されているP+拡散層24C1(コレクタ)にサージ電流が流れる。サージ電流が,この第1PNP型バイポーラトランジスタ10Aを経由して流れることで,内部回路12は保護される。
【0034】
一方,マイナスのESDサージが低電位電源端子VSSに対して入出力端子I/Oに印加されると,第1PNP型バイポーラトランジスタ10Aのスナップバック動作により,入出力端子I/Oに接続されているP+拡散層24E(エミッタ)から低電位電源端子VSSに接続されているP+拡散層24C1(コレクタ)に負のサージ電流が流れる。サージ電流が,この第1PNP型バイポーラトランジスタ10Aを経由して流れることで,内部回路12は保護される。
【0035】
次に,プラスのESDサージが高電位電源端子VDDに対して入出力端子I/Oに印加されると,第2PNP型バイポーラトランジスタ10BにおけるP+拡散層24E(エミッタ)からNウェルに順方向の電流が流れ,通常のバイポーラトランジスタ動作により,P+拡散層24E(エミッタ)から高電位電源端子VDDと接続されているP+拡散層24C2(コレクタ)にサージ電流が流れる。サージ電流が,第2PNP型バイポーラトランジスタ10Bに流れることで,内部回路12は保護される。
【0036】
一方,マイナスのESDサージが高電位電源端子VDDに対して入出力端子I/Oに印加されると,第1PNP型バイポーラトランジスタ10AにおけるP+拡散層-Nウェル間に形成される寄生ダイオード(図示せず)のブレイクダウン動作により,入出力端子I/Oに接続されているP+拡散層24E(エミッタ)から高電位電源端子VDDに接続されているN+拡散層24B(ベース)に負のサージ電流が流れ(図1の電流経路A参照),同時に第2PNP型バイポーラトランジスタ10BにおけるP+拡散層-Nウェル間に形成される寄生ダイオード(図示せず)のブレイクダウン動作により,P+拡散層24E(エミッタ)から高電位電源端子VDDと接続されているP+拡散層24C2(コレクタ)とN+拡散層24B(ベース)に負のサージ電流が流れる(図1の電流経路B参照)。サージ電流が,第1PNP型バイポーラトランジスタ10Aの電流経路Aと第2PNP型バイポーラトランジスタ10Bの電流経路Bの両方に流れることで,内部回路12は保護される。
【0037】
また,プラスのESDサージが低電位電源端子VSSに対して高電位電源端子VDDに印加されると,第3PNP型バイポーラトランジスタ10CのP+拡散層24C2(コレクタ)とNウェル22の接合のブレイクダウン動作,および,P+拡散層24C2(コレクタ)からP+拡散層24C1(コレクタ)へ流れるスナップバック動作により,低電位電源端子VSSに流れる。サージ電流が,この第3PNP型バイポーラトランジスタ10Cを経由して流れることで,内部回路12は保護される。
【0038】
さらに,マイナスのESDサージが低電位電源端子VSSに対して高電位電源端子VDDに印加されると,第3PNP型バイポーラトランジスタ10CのP+拡散層24C2(コレクタ)とNウェル22の接合の順方向動作により,第3PNP型バイポーラトランジスタ10Cがオンし,P+拡散層24C2(コレクタ)からP+拡散層24C1(コレクタ)へサージ電流が流れることで,内部回路12は保護される。」
(2)引用発明1
引用文献1の図1より,第1PNP型バイポーラトランジスタ10Aは,低電位電源端子VSSと入出力端子I/Oとの間に接続されており,第2PNP型バイポーラトランジスタ10Bは,高電位電源端子VDDと入出力端子I/Oとの間に接続されている,と認められる。
よって,前記(1)より,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「入出力端子の保護回路は,第1PNP型バイポーラトランジスタ,第2PNP型バイポーラトランジスタと,第3PNP型バイポーラトランジスタの3種類のPNP型バイポーラトランジスタから構成されており,
3種類のPNP型バイポーラトランジスタは,P型半導体基板に形成された1つのNウェル領域内に形成されており,
第1PNP型バイポーラトランジスタは低電位電源端子と入出力端子との間に接続されており,
第2PNP型バイポーラトランジスタは高電位電源端子と入出力端子との間に接続されており,
プラスのESDサージが低電位電源端子に対して入出力端に印加されると,第1PNP型バイポーラトランジスタの入出力端子に接続されているエミッタから低電位電源端子VSSに接続されているコレクタにサージ電流が流れ,
マイナスのESDサージが高電位電源端子に対して入出力端子に印加されると,第1PNP型バイポーラトランジスタにおける寄生ダイオードのブレイクダウン動作により,入出力端子に接続されているエミッタから高電位電源端子に接続されているベースに負のサージ電流が流れ,同時に第2PNP型バイポーラトランジスタにおける寄生ダイオードのブレイクダウン動作により,エミッタから高電位電源端子と接続されているコレクタとベースに負のサージ電流が流れるもの。」
2 引用文献2について
(1)引用文献2の記載
本願優先日前に日本国内で頒布された刊行物である特開2008-034524号公報(以下,「引用文献2」という。)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,静電保護回路および半導体装置に関する。」
「【0013】
図1は,本発明による静電保護回路の第1実施形態を示す回路図である。静電保護回路1は,バイポーラトランジスタQ1,バイポーラトランジスタQ2,およびFET10を備えている。バイポーラトランジスタQ1,Q2は,信号線12と電源(本実施形態においてはGND)との間に,互いに直列に接続されている。本実施形態において,バイポーラトランジスタQ1,Q2はNPN型であり,FET10はPチャネル型である。
【0014】
バイポーラトランジスタQ1,Q2は,コレクタどうしが互いに接続されている。また,バイポーラトランジスタQ1のエミッタおよびベースが信号線12に接続され,バイポーラトランジスタQ2のエミッタおよびベースが電源に接続されている。
【0015】
FET10は,MIS(Metal-Insulator-Semiconductor)FETであり,ソースおよびバルクがバイポーラトランジスタQ1,Q2間のノードNに接続され,ゲートが信号線12に接続され,ドレインが電源に接続されている。
【0016】
信号線12の一端は,外部端子14に接続されている。信号線12の他端は,例えば,静電保護回路1が搭載される半導体装置の内部回路(図示せず)に接続される。
【0017】
この静電保護回路1において,信号線12に正の信号電位が与えられている場合,バイポーラトランジスタQ1のコレクタ-ベース接合からなるダイオード(第1のダイオード)が順方向にバイアスされ,バイポーラトランジスタQ2のコレクタ-ベース接合からなるダイオード(第2のダイオード)が逆方向にバイアスされる。したがって,信号線12には,第2のダイオードの耐圧までの大きさの正電位を与えることが可能である。一方,信号線12に負の信号電位が与えられている場合,第1のダイオードが逆方向にバイアスされ,第2のダイオードが順方向にバイアスされる。したがって,信号線12には,第1のダイオードの耐圧までの大きさの負電位を与えることが可能である。
【0018】
図2は,静電保護回路1の構造の一例を示す断面図である。P型基板20中にはノードNに相当するN型埋込層21が形成され,N型埋込層21の上にはバイポーラトランジスタQ1,Q2のコレクタとなるN型領域22が形成されている。また,P型基板20の表面からは素子領域を囲むようにN型引出領域23がN型埋込層21に到達するように形成されている。また,このN型引出領域23は各素子の間にも形成されている。N型引出領域23中には,N型拡散層31が形成されている。
【0019】
N型引出領域23によって画された領域のうちバイポーラトランジスタ形成領域にはベースとなるP型領域24が形成され,その中にベースの引き出し領域となるP型拡散層25,およびエミッタとなるN型拡散層26が形成されている。そして,バイポーラトランジスタQ2とFET10(図2中のM1)との共用領域では,P型領域24と間隔をあけてソースとなるP型領域27が形成されている。これらのP型領域24とP型領域27との間には分離用の酸化膜29が形成され,その上にゲート電極30が形成されている。そして,この例ではP型領域27が,P型拡散層28およびN型引出領域23を通じてノードN(N型埋込層21)に接続されている。これにより,図1の回路が実現されている。」
「【0032】
また,図4に示すように,信号線とGNDとの間,および信号線とVddとの間の双方に,保護素子を設けてもよい。同図においては,信号線12とVddとの間に保護素子としてバイポーラトランジスタQ1,Q2が設けられるとともに,信号線12とGNDとの間に保護素子としてバイポーラトランジスタQ3,Q4が設けられている。バイポーラトランジスタQ1,Q2間のノードNには,FET10aのソースおよびバルクが接続されている。FET10aのゲートおよびドレインは,それぞれ信号線12およびVddに接続されている。バイポーラトランジスタQ3,Q4間のノードNには,FET10bのソースおよびバルクが接続されている。FET10bのゲートおよびドレインは,それぞれ信号線12およびGNDに接続されている。」
(2)引用発明2
引用文献2の図4において,バイポーラトランジスタQ1,Q2とバイポーラトランジスタQ3,Q4が,信号線12について対称に接続されていることを考慮すると,前記(1)より,引用文献2には,次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「静電保護回路であって,
信号線とVddとの間に保護素子としてバイポーラトランジスタQ1,Q2が設けられるとともに,信号線とGNDとの間に保護素子としてバイポーラトランジスタQ3,Q4が設けられており,
この静電保護回路において,信号線に負の信号電位が与えられている場合,バイポーラトランジスタQ1の第1のダイオードが順方向にバイアスされ,バイポーラトランジスタQ2の第2のダイオードが逆方向にバイアスされ,したがって,信号線には,第2のダイオードの耐圧までの大きさの負電位を与えることが可能であり,
信号線に正の信号電位が与えられている場合,バイポーラトランジスタQ3の第1のダイオードが順方向にバイアスされ,バイポーラトランジスタQ4の第2のダイオードが逆方向にバイアスされ,したがって,信号線には,第2のダイオードの耐圧までの大きさの正電位を与えることが可能であり,
P型基板中にはN型埋込層が形成され,N型埋込層の上にはバイポーラトランジスタQ3,Q4のコレクタとなるN型領域が形成されているもの。」

第6 対比及び判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「高電位電源端子」及び「低電位電源端子」は,それぞれの電位が電源回路から与えられ電源回路に接続されることを前提とするから,それぞれ本願発明1の「第1の電源回路」及び「第2の電源回路」に相当しており,すると,引用発明1において「前記第1の電源回路は第1の基準電圧を供給し」「前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であ」るといえる。
イ 引用発明1の「入出力端子」は本願発明1の「信号ノード」に相当し,前記アを考慮すると,引用発明1の「第2PNP型バイポーラトランジスタ」は「高電位電源端子と入出力端子との間に接続されて」いるから,本願発明1の「第1の電源回路と信号ノードの間に結合される第1のクランプ回路」に相当する。さらに,引用発明では「マイナスのESDサージが高電位電源端子に対して入出力端子に印加されると,」「第2PNP型バイポーラトランジスタにおける寄生ダイオードのブレイクダウン動作により,エミッタから高電位電源端子と接続されているコレクタとベースに負のサージ電流が流れる」から,「前記第1のクランプ回路は,前記信号ノードにおいて」「低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く」といえる。
ウ 引用発明1の「第1PNP型バイポーラトランジスタ」は「低電位電源端子と入出力端子との間に接続されて」いるから,本願発明1の「第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路」に相当する。さらに,引用発明1では「第1PNP型バイポーラトランジスタの入出力端子に接続されているエミッタから低電位電源端子VSSに接続されているコレクタにサージ電流が流れ」るから,PNP型バイポーラトランジスタのベースとコレクタ間は逆バイアス方向に電流が流れることになり,「前記第2のクランプ回路は,前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる」「トランジスタを少なくとも備え」るといえる。そして,引用発明1では「プラスのESDサージが低電位電源端子に対して入出力端に印加されると,」「第1PNP型バイポーラトランジスタの入出力端子に接続されているエミッタから低電位電源端子VSSに接続されているコレクタにサージ電流が流れ」るから,「前記第2のクランプ回路は,」「前記信号ノードにおいて」「高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く」といえる。
エ 引用発明1の「入出力端子の保護回路」は,本願発明1の「装置」に相当する。
オ すると,本願発明1と引用発明1とは,下記カの点で一致し,下記キの点で相違する。
カ 一致点
「第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになるトランジスタを少なくとも備え,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備える装置。」
キ 相違点
(ア)相違点1
本願発明1では,前記第1のクランプ回路は「第2の基準電圧より」低い電圧を結果として生じる過渡事象に応答するのに対し,引用発明1では,第2PNP型バイポーラトランジスタはマイナスのESDサージが「高電位電源端子に対して」入出力端子に印加されるとブレイクダウン動作するものである点。
(イ)相違点2
本願発明1の「トランジスタ」は「接合分離型」であるのに対し,引用発明1の「第1PNP型バイポーラトランジスタ」は「3種類のPNP型バイポーラトランジスタは,P型半導体基板に形成された1つのNウェル領域内に形成されて」いるうちの一つであり,トランジスタ同士が分離されていない点。
(ウ)相違点3
本願発明1では,「前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」るのに対し,引用発明1では,そうであるか不明である点。
(エ)相違点4
本願発明1では,前記第2のクランプ回路は「前記第1の基準電圧より」高い電圧を結果として生じる過渡現象に応答するのに対し,引用発明1では,第1PNP型バイポーラトランジスタはプラスのESDサージが「低電位電源端子に対して」入出力端に印加されるとサージ電流が流れる点。
(2)本願発明1と引用発明2との対比
ア 引用発明2の「Vdd」及び「GND」は,それぞれの電位が電源回路から与えられ電源回路に接続されることを前提とするから,それぞれ本願発明1の「第1の電源回路」及び「第2の電源回路」に相当しており,すると,引用発明1において「前記第1の電源回路は第1の基準電圧を供給し」「前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であ」るといえる。
イ 引用発明2の「信号線」は本願発明1の「信号ノード」に相当し,前記アを考慮すると,引用発明2の「バイポーラトランジスタQ1,Q2」は「信号線とVddとの間に保護素子として」「設けられる」から,本願発明1の「第1の電源回路と信号ノードの間に結合される第1のクランプ回路」に相当する。さらに,引用発明2では「信号線に負の信号電位が与えられている場合,バイポーラトランジスタQ1の第1のダイオードが順方向にバイアスされ,バイポーラトランジスタQ2の第2のダイオードが逆方向にバイアスされ,したがって,信号線には,第2のダイオードの耐圧までの大きさの負電位を与えることが可能であ」るから,第2のダイオードの耐圧より大きい負電位を与えると,信号線とVddとの間が導通するもので,「前記第1のクランプ回路は,前記信号ノードにおいて」「低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く」といえる。
ウ 引用発明2の「バイポーラトランジスタQ3,Q4」は「信号線とGNDとの間に保護素子として」「設けられて」いるから,本願発明1の「第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路」に相当する。さらに,引用発明2では「バイポーラトランジスタQ4の第2のダイオードが逆方向にバイアスされ」るから,「前記第2のクランプ回路は,前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになる」「トランジスタを少なくとも備え」るといえる。そして,引用発明1では「信号線に正の信号電位が与えられている場合,バイポーラトランジスタQ3の第1のダイオードが順方向にバイアスされ,バイポーラトランジスタQ4の第2のダイオードが逆方向にバイアスされ,したがって,信号線には,第2のダイオードの耐圧までの大きさの正電位を与えることが可能であ」るから,第2のダイオードの耐圧より大きい負電位を与えると,信号線とGNDとの間が導通するもので,「前記第2のクランプ回路は,前記信号ノードにおいて」「高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く」といえる。
エ 引用発明2の「静電保護回路」は,本願発明1の「装置」に相当する。
オ すると,本願発明1と引用発明2とは,下記カの点で一致し,下記キの点で相違する。
カ 一致点
「第1の電源回路と信号ノードの間に結合される第1のクランプ回路であって,前記第1の電源回路は第1の基準電圧を供給し,前記第1のクランプ回路は,前記信号ノードにおいて低い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第1の電源回路にエネルギーを導く,第1のクランプ回路と,
第2の電源回路と前記信号ノードの間に結合される第2のクランプ回路であって,前記第2のクランプ回路は,前記信号ノードと前記第2の電源回路の間で逆バイアスを有することになるトランジスタを少なくとも備え,前記第2の電源回路は前記第2の基準電圧を供給し,前記第2の基準電圧は前記第1の基準電圧より低い電圧であり,前記第2のクランプ回路は,前記信号ノードにおいて高い電圧を結果として生じる過渡事象に応答して,前記信号ノードから前記第2の電源回路にエネルギーを導く,第2のクランプ回路と
を備える装置。」
キ 相違点
(ア)相違点5
本願発明1では,前記第1のクランプ回路は「第2の基準電圧より」低い電圧を結果として生じる過渡事象に応答するのに対し,引用発明2では,「第2のダイオードの耐圧」までの大きさの負電位を与えることが可能である点。
(イ)相違点6
本願発明1の「トランジスタ」は「接合分離型」であるのに対し,引用発明2の「バイポーラトランジスタQ3,Q4」はそれら「のコレクタとなるN型領域が形成され」,トランジスタ同士が分離されていない点。
(ウ)相違点7
本願発明1では,「前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」るのに対し,引用発明2では,そうであるか不明である点。
(エ)相違点8
本願発明1では,前記第2のクランプ回路は「前記第1の基準電圧より」高い電圧を結果として生じる過渡現象に応答するのに対し,引用発明2では,「第2のダイオードの耐圧」までの大きさの正電位を与えることが可能である点。
(3)相違点についての判断
相違点3及び7について検討する。
ア 「前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」の意味について
(ア)本願発明の課題は,「このような1つのシステムではいくつかの相互接続故障により,静電放電保護回路を通って信号ライン上に流れる循環電流を通して信号クロストークが生じ得る。したがって相互接続故障の場合に,循環電流の流れを低減または除去する静電放電保護回路が依然として必要」(本願明細書段落0002)というものであり,「静電放電(ESD)保護回路によって,異なる通信ライン(例えばクロックライン,シリアルデータラインなど)の間の信号クロストークが引き起こされる場合がある。本明細書において開示される例示の方法および装置は,過渡事象からの保護をもたらしながら,IC内の循環電流が信号クロストークを引き起こすことを低減または防止する」(同0033)というものである。
つまり,「静電放電保護回路を通って信号ライン上に流れる循環電流を通して信号クロストークが生じ得る」ところ,この「循環電流が信号クロストークを引き起こすことを低減または防止する」ことを目的としていると解される。
(イ)次に,静電放電保護回路における信号クロストークの低減防止という課題に対応する本願発明の課題解決手段についての開示をみる。
まず,本願明細書には,「電源108と下側電源回路106の間の相互接続が開回路(例えば機械的,熱的,化学的,または電気的に誘起される故障)によって絶たれた場合は,・・・信号クロストークは,通信ライン110,112の間でIC100を通る循環電流の結果として生じ得る。・・・この現象は一般に信号クロストークと呼ばれる。通信ライン110,112と電源回路104,106の間でのダイオード,および/またはゲート接地されたN型金属酸化膜半導体(NMOS)トランジスタの使用などの知られているESD保護方法は,(例えば相互接続故障の場合に)信号クロストークに対して保護することができない」(同0038)とあるから,電源と下側電源回路との間の接続が絶たれて下側電源回路がフローティング状態となった場合に循環電流の結果として生じる信号クロストークに対して,通信ラインと電源回路間でのダイオードやゲート接地されたNMOSトランジスタの使用などでは保護することができないと理解される。
(ウ)そして,「クランプ回路200の・・・下側部分202は,ダイオード206,第1および第2のトランジスタ208,210,および抵抗器212を含む。下側部分202は,通信ライン204上の信号クロストークを防止するように構成される(例えば基準電圧Vssと電源の間の相互接続故障の場合)。この目的のために,トランジスタ208,210のコレクタ端子は,Vss電位より低い電圧をもつことができない。」(同0042)とあるから,信号クロストークの防止のために,「トランジスタのコレクタ端子は,Vss電位つまり下側電源回路の電位より低い電圧を持つことができない」とすることが,本願発明の課題解決手段であると認められる。
(エ)してみると,請求項1に記載された「前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」とは,本願発明の課題解決手段を意味していると解される。
(オ)一方で,「基準電圧Vssを供給する下側電源回路が故障した場合(例えば電源から切断された,開回路されたなど)は,例示の下側部分202は,クロストーク信号214が通信ライン204に影響を及ぼすことを軽減または防止する。図2Aの例では抵抗器212,およびトランジスタ208の順方向接合閾値電圧は,小さなクロストーク信号214が通信ライン204に影響を及ぼすことを防止する。他の例では(例えば正常および/または低温環境において),例示の抵抗器212は下側部分202から省くことができ,トランジスタ210のベース/エミッタ接合降伏電圧が,クロストーク信号が通信ライン204に影響を及ぼすことを防止する」(同0044)とあり,トランジスタの順方向接合閾値電圧又はベース-エミッタ間の接合降伏電圧が信号クロストークの防止のための課題解決手段とも読むこともでき,本願発明の課題解決手段との関係が一見明らかではない。
しかし,トランジスタの順方向接合閾値電圧やベース-エミッタ間の接合降伏電圧は,ダイオードやゲート接地トランジスタが有するパラメータにすぎずこれらが課題解決手段であるとすると,前記(イ)で述べたように,本願明細書において,通信ラインと電源回路間でのダイオードやゲート接地されたNMOSトランジスタの使用などでは保護することができないとされていることと矛盾する。さらに,前記(イ)で述べたように,本願明細書において,信号クロストークの防止は下側電源回路がフローティング状態となった場合を前提としており,この場合,トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないという保証はない。
してみると,信号クロストークを防止するためには,本願発明の課題解決手段によって,トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないことが確保されることを前提として,ダイオードやゲート接地されたトランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を利用することが有効になると解される。
(カ)ところで,本願明細書では,「図1例示のIC100,図2A?図4Bの例示のクランプ回路200,300,400,および/または例示のICレイアウト201,301,401は,自動化された回路設計ルール検査を用いて設計ルールへの準拠性に対して評価および/または試験することができ・・・,例えばレイアウト201,301,401が過渡事象(例えばESD)保護をもたらすこと,および/またはレイアウト201,301,401を通じて通信ライン204,304,404が信号クロストークを受けないことを判断するために,回路設計ルール検査を用いて検査することができ」(同0076),「上述の例示のクランプ回路によってESD保護をもたらすための例示の設計ルールは,(例えばどの時点においても,および/または回路が過渡電圧を受けたことに応答して)接合分離型トランジスタのコレクタ端子が下側電圧電源レールの電圧より低い電圧をもつことができないことを規定することができる」(同0077)とされているから,接合分離型トランジスタのコレクタ端子が下側電圧電源レールの電圧より低い電圧をもつことができないという設計ルールを適用して,レイアウトを通じて通信ラインが信号クロストークを受けないことを検査することが開示されている。
(キ)してみると,接合分離型トランジスタのコレクタ端子が下側電圧電源レールの電圧より低い電圧をもつことができないという設計ルールを適用して,検査することにより,本願発明の課題解決手段によって,トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないことが確保されることが,当業者に理解できる。
(ク)以上のとおりであるから,本願明細書の記載を参酌すると,「前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」とは,例えば,接合分離型トランジスタのコレクタ端子が下側電圧電源レールの電圧より低い電圧をもつことができないという設計ルールを適用して,レイアウトを検査することにより,「下側電源回路がフローティング状態となっても,トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないことが確保される」という意味である。
イ 相違点3又は7に係る構成を得ることの困難性
引用発明1では,回路図上は「第1PNP型バイポーラトランジスタの」「コレクタ」は「低電位電源端子VSSに接続されている」が,実際のレイアウトにおいて,VSSがフローティング状態になっても,「トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないことが確保される」とはいえない。引用発明2では,回路図上,バイポーラトランジスタQ4のコレクタは,バイポーラトランジスタQ4を通してGNDに接続されているが,実際のレイアウトにおいて,GNDがフローティング状態になっても,「トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないことが確保される」とはいえない。
そして,引用文献1及び2には,静電放電保護回路における信号クロストークの低減防止という課題(前記ア(ア))や下側電源回路が故障してフローティング状態となった場合を前提とすること(前記ア(イ))は,一切記載されていないし,示唆もされていない。
してみると,相違点3又は7に係る構成に対応する課題や前提が全く提示されていないのであるから,相違点3又は7に係る構成を課題解決手段として想到することは当業者が容易になしうることではない。
(4)まとめ
したがって,その余の相違点について検討するまでもなく,本願発明1は,引用発明1及び2に基づいて,当業者が容易に発明できたものとはいえない。
また,本願発明1と引用発明1とは,少なくとも相違点3で相違するから,本願発明1は引用発明1ではない。

2 本願発明2ないし12について
本願発明2ないし12も,本願発明1の「前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明1及び2に基づいて容易に発明できたものとはいえない。また,本願発明2ないし12は引用発明1ではない。
3 本願発明13ないし18について
本願発明13ないし18も,本願発明1の「前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」に対応する「前記第2の回路内のいずれかのコレクタ端子に,前記第2の基準電圧より低い電圧が印加され得るかどうかを判定すること」という構成を備えるものであるから,本願発明1と同様の理由により,当業者であっても,引用発明1及び2に基づいて容易に発明できたものとはいえない。
4 請求項7,9及び10の記載について
請求項7,9及び10に記載された「前記第2のクランプ回路は,少なくとも接合分離型トランジスタを備え,前記接合分離型トランジスタのコレクタ端子は前記第2の基準電圧より低い電圧をもつことが防止され」という記載は,前記1(3)アのとおり,「下側電源回路がフローティング状態となっても,トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないことが確保される」という意味に解するべきであり,これは,本願の図2A?図4B例示のクランプ回路200,300,400いずれにも整合するものである。
また,本願明細書には「図2A?図4Bの例示のクランプ回路200,300,400」は自動化された回路設計ルール検査を用いて設計ルールへの準拠性に対して評価および/または試験することができ,その結果として「下側電源回路がフローティング状態となっても,トランジスタの順方向接合閾値やベース-エミッタ間の接合降伏電圧を超える電圧がかからないことが確保される」ことが開示されていることは,前記1(3)ア(カ)ないし(ク)で示したとおりである。
よって,請求項7,9及び10に記載された発明は明確であり,かつ,発明の詳細な説明に記載されたものである。

第7 むすび
以上のとおり,本願発明1ないし4及び8は,引用発明1ではないし,当業者が引用発明1に基づいて容易に発明をすることができたものではない。
また,請求項7,9及び10に記載された発明は明確であり,かつ,発明の詳細な説明に記載されたものである。
したがって,原査定の理由によって,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-07-17 
出願番号 特願2014-32695(P2014-32695)
審決分類 P 1 8・ 113- WY (H01L)
P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 綿引 隆  
特許庁審判長 飯田 清司
特許庁審判官 加藤 浩一
深沢 正志
発明の名称 回路のための過渡事象保護をもたらす方法および装置  
代理人 園田・小林特許業務法人  
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