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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1353975
審判番号 不服2018-3247  
総通号数 237 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-09-27 
種別 拒絶査定不服の審決 
審判請求日 2018-03-06 
確定日 2019-08-07 
事件の表示 特願2016-172671「共用拡散標準セルの構造」拒絶査定不服審判事件〔平成29年 1月26日出願公開、特開2017- 22395〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成25年(2013年)11月4日を国際出願日(パリ条約による優先権主張 外国庁受理2012年11月7日(以下,「本願優先日」という。)米国)とする特願2015-540850号の一部を平成28年9月5日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成29年 4月24日付け 拒絶理由通知
平成29年 7月19日 意見書・手続補正
平成29年12月 6日付け 拒絶査定
平成30年 3月 6日 審判請求
平成30年11月 2日付け 拒絶理由通知(以下,その理由を「当審拒絶理由」という。)
そして,当審拒絶理由を通知し,期間を指定して意見書を提出する機会を与えたが,請求人からは何らの応答もない。

第2 本願発明
本願の請求項1に係る発明(以下,「本願発明」という。)は,平成29年7月19日に補正された特許請求の範囲の請求項1に記載された事項で特定される次のとおりのものと認める。
「【請求項1】
セルにわたっておよび前記セルの外側にも延在するNタイプの拡散領域と,
前記セルにわたっておよび前記セルの外側にも延在するPタイプの拡散領域と,
半導体デバイスを生成するための,各拡散領域上方の少なくとも1つの導電ゲートと,
一対のダミーゲートと,各ダミーゲートは少なくとも一対のダミーデバイスを生成するために前記Nタイプの拡散領域と前記Pタイプの拡散領域上方に配置される,前記一対のダミーゲートは,前記セルの反対側の端部に配置され,
前記一対のダミーゲートの各々を分離するため前記一対のダミーゲートにそれぞれ形成される一対のポリラインカットマスクと,
および
前記少なくとも1つのダミーデバイスを無効にするために,電源に前記ダミーデバイスのうちの少なくとも1つを結合するように構成された少なくとも1つの第1の導電線,
ここにおいて,前記少なくとも1つの第1の導電線は,前記ダミーゲートと,前記少なくとも1つの導電ゲートと前記ダミーゲートとの間に定義された前記拡散領域の一部と,の両方に接している,
を備える半導体標準セル。」

第3 当審拒絶理由
当審拒絶理由は,本願発明は,本願優先日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。
＜引用文献等一覧＞
1.特開2008-288268号公報
2.国際公開第2008/114341号
3.特開2008-118004号公報

第4 引用文献及び引用発明
1 引用文献1の記載
(1)引用文献1
当審拒絶理由で引用された引用文献1には,図面とともに次の記載がある。(下線は当審において付加した。以下同じ。)
「【技術分野】
【0001】
本発明は,セルベース設計に用いられる標準セルを有する半導体集積回路に関するものである。」
「【発明が解決しようとする課題】
【0009】
本発明は,素子分離によるMOSトランジスタへの影響を回避しつつ,隣接する標準セル間を素子分離することが可能な半導体集積回路を提供することを目的とする。」
「【実施例1】
【0015】
図1は,本発明の一態様である実施例1に係る半導体集積回路100の要部の構成を示す図である。また,図2は,図1に示す半導体集積回路100の標準セルの回路構成を示す回路図である。
【0016】
図1に示すように,半導体集積回路100は,縦方向に隣接する他の標準セル1aに対する第1の境界線100aと,横方向に隣接する他の標準セル1bに対する第2の境界線100bと,により区画される略矩形の標準セル1を有する。すなわち,図1において,第1の境界線100aは横方向に延び,第2の境界線100bは縦方向に延びている。
【0017】
なお,図1において,標準セル1a,1bの詳細な構成は,簡単のため省略している(以下同様)。例えば,これらの標準セル1aおよび標準セル1bは,標準セル1と同様の構成を有する。
【0018】
この標準セル1は,第1の拡散領域2と第1のゲート電極3とを有するｐ型MOSトランジスタ4と,第2の拡散領域5と第2のゲート電極6とを有しｐ型MOSトランジスタ4との間に素子分離するためのSTI7が第1の境界線100aと略平行に介在するn型MOSトランジスタ8と,を備える。
【0019】
図1,2に示すように,ｐ型MOSトランジスタ4は,ソースがコンタクト2aを介して電源配線101に接続され,ドレインがコンタクト2bを介して出力Zに接続され,ゲートが入力Aに接続されている。
【0020】
また,n型MOSトランジスタ8は,ソースがコンタクト5aを介してグランド配線102に接続され,ドレインがコンタクト5bを介して出力Zおよびｐ型MOSトランジスタ4のドレインに接続され,ゲートが入力Aおよびｐ型MOSトランジスタ4のゲートに接続されている。
【0021】
このように,図1,2では,標準セル1がｐ型MOSトランジスタ4とn型MOSトランジスタ8とにより構成されるインバータのレイアウトを含む。
【0022】
さらに,標準セル1は,第2の境界線100bで隣接する標準セル1bとの間を素子分離するためのダミーｐ型MOSトランジスタ10a,10bを備える。これらのダミーｐ型MOSトランジスタ10a,10bは,第2の境界線100b上に,ｐ型MOSトランジスタ4の第1の拡散領域2に隣接して配置された第3のゲート電極9a,9bを有する。
【0023】
ここで,電源配線101は,例えば,第3のゲート電極9a,9bが形成された配線層よりも上の配線層に形成されている。
【0024】
ダミーｐ型MOSトランジスタ10a,10bの第3のゲート電極9a,9bは,この第3のゲート電極9a,9bの標準セル1中心側の端部に接続された第1のコンタクト13a,13bにより電源配線101に接続されている。したがって,ダミーｐ型MOSトランジスタ10a,10bがオフするように,第3のゲート電極9a,9bに電源電位VDDが印加される。
【0025】
なお,ダミーｐ型MOSトランジスタ10a,10bのしきい値の絶対値は,ｐ型MOSトランジスタ4のしきい値の絶対値よりも,高く設定されている。これにより,ダミーｐ型MOSトランジスタ10a,10bは,ｐ型MOSトランジスタ4と比較してより確実にオフするようになっている。すなわち,第2の境界線100bで隣接する標準セル1bとの間のリーク電流を抑えることができる。
【0026】
また,上記リーク電流を抑えるため,ダミーｐ型MOSトランジスタ10a,10bのゲート長は,ｐ型MOSトランジスタ4のゲート長よりも,長くなるように設計してもよい。
【0027】
さらに,標準セル1は,第2の境界線100bで隣接する標準セル1bとの間を素子分離するためのダミーn型MOSトランジスタ12a,12bを備える。これらのダミーn型MOSトランジスタ12a,12bは,第2の境界線100b上に,n型MOSトランジスタ8の第2の拡散領域5に隣接して配置された第4のゲート電極11a,11bを有する。
【0028】
ここで,グランド配線102は,例えば,第4のゲート電極11a,11bが形成された配線層よりも上の配線層に形成されている。
【0029】
ダミーn型MOSトランジスタ12a,12bの第4のゲート電極11a,11bは,この第4のゲート電極11a,11bの標準セル1中心側の端部に接続された第2のコンタクト14a,14bによりグランド配線102に接続されている。したがって,ダミーn型MOSトランジスタ12a,12bがオフするように,第4のゲート電極11a,11bにグランド電位GNDが印加される。
【0030】
なお,ダミーn型MOSトランジスタ12a,12bのしきい値の絶対値は,n型MOSトランジスタ8のしきい値の絶対値よりも,高く設定されている。これにより,ダミーn型MOSトランジスタ12a,12bは,n型MOSトランジスタ8と比較してより確実にオフするようになっている。すなわち,第2の境界線100bで隣接する標準セル1bとの間のリーク電流を抑えることができる。
【0031】
また,上記リーク電流を抑えるため,ダミーn型MOSトランジスタ12a,12bのゲート長は,n型MOSトランジスタ8のゲート長よりも,長くなるように設計してもよい。
【0032】
以上のように,ダミーｐ型MOSトランジスタ10a,10bのゲートが電源電位VDDに接続されるとともにダミーn型MOSトランジスタ12a,12bのゲートがグランド電位GNDに接続されるので,それぞれオフ状態となり,第2の境界線100bで隣接する標準セル間は絶縁される。
【0033】
このように,以上のような構成を有する半導体集積回路100において,標準セル1と標準セル1bとは,第2の境界線100bに設けられたダミーｐ型MOSトランジスタ10a,10bおよびダミーn型MOSトランジスタ12a,12bにより素子分離される。これにより,少なくとも第1の境界線100a方向(MOSトランジスタのチャネル方向)における,MOSトランジスタへのストレスの影響を低減することができる。
【0034】
したがって,STIストレスが回避され,標準セルを構成するMOSトランジスタのオン電流の予測性が高まる。
【0035】
また,標準セルの境界にダミーMOSトランジスタを設けることにより,拡散領域を隣接する他の標準セルと連続化することができる。」
「【0075】
図5は,本発明の実施例4に係る半導体集積回路400の要部の構成を示す図である。
【0076】
なお,図5において図1の符号と同じ符号は実施例1と同様の構成を示す。また,図5に示す半導体集積回路400の標準セルの回路構成は,図2に示す回路図と同様である。
【0077】
図5に示すように,半導体集積回路400は,縦方向に隣接する他の標準セル1aに対する第1の境界線100aと,横方向に隣接する他の標準セル1bに対する第2の境界線100bと,により区画される略矩形の標準セル401を有する。なお,縦方向に隣接する他の標準セル1aおよび横方向に隣接する他の標準セル1bは,例えば,標準セル401と同様の構成を有する。
【0078】
この標準セル401は,第1,2のコンタクトの配置が異なる以外は,実施例1の標準セル1と同様の構成を有する。
【0079】
すなわち,第1のコンタクト413a,413bは,第3のゲート電極9a,9bの第1の境界線100a側の端部に接続されている。同様に,第2のコンタクト314a,314bは,第4のゲート電極11a,11bの第1の境界線100a側の端部に接続されている。
【0080】
そして,ダミーｐ型MOSトランジスタ10a,10bの第3のゲート電極9a,9bは,この第3のゲート電極9a,9bに接続された第1のコンタクト413a,413bにより電源配線101に接続されている。したがって,ダミーｐ型MOSトランジスタ10a,10bがオフするように,第3のゲート電極9a,9bに電源電位VDDが印加される。
【0081】
同様に,ダミーn型MOSトランジスタ12a,12bの第4のゲート電極11a,11bは,この第4のゲート電極11a,11bに接続された第2のコンタクト414a,414bによりグランド配線102に接続されている。したがって,ダミーn型MOSトランジスタ12a,12bがオフするように,第4のゲート電極11a,11bにグランド電位GNDが印加される。
【0082】
以上のように,実施例1と同様に,ダミーｐ型MOSトランジスタ10a,10bのゲートが電源電位VDDに接続されるとともにダミーn型MOSトランジスタ12a,12bのゲートがグランド電位GNDに接続されるので,それぞれオフ状態となり,第2の境界線100bで隣接する標準セル間は絶縁される。
【0083】
このように,以上のような構成を有する半導体集積回路400において,標準セル401と標準セル1bとは,第2の境界線100bに設けられたダミーｐ型MOSトランジスタ10a,10bおよびダミーn型MOSトランジスタ12a,12bにより素子分離される。これにより,少なくとも第1の境界線100a方向(MOSトランジスタのチャネル方向)における,MOSトランジスタへのストレスの影響を低減することができる。
【0084】
したがって,STIストレスが回避され,標準セルを構成するMOSトランジスタのオン電流の予測性が高まる。
【0085】
また,標準セルの境界にダミーMOSトランジスタを設けることにより,拡散領域を隣接する他の標準セルと連続化することができる。
【0086】
なお,標準セル401と標準セル1aとは,第1の境界線100aに沿って設けられたSTIにより素子分離される。
【0087】
以上のように,本実施例に係る半導体集積回路によれば,実施例1と同様に,素子分離によるMOSトランジスタへの影響を回避しつつ,隣接する標準セル間を素子分離することができる。」
(2)引用発明
前記(1)より,引用文献1には,「実施例4」として,次の発明(「引用発明」)が記載されていると認められる。
「半導体集積回路の標準セル401であって,
第1の拡散領域2と第1のゲート電極3とを有するｐ型MOSトランジスタ4と,第2の拡散領域5と第2のゲート電極6とを有するn型MOSトランジスタ8と,を備え,
さらに,第2の境界線100bで隣接する標準セル1bとの間を素子分離するためのダミーｐ型MOSトランジスタ10a,10bを備え,これらのダミーｐ型MOSトランジスタ10a,10bは,第2の境界線100b上に,ｐ型MOSトランジスタ4の第1の拡散領域2に隣接して配置された第3のゲート電極9a,9bを有し,
さらに,第2の境界線100bで隣接する標準セル1bとの間を素子分離するためのダミーn型MOSトランジスタ12a,12bを備え,これらのダミーn型MOSトランジスタ12a,12bは,第2の境界線100b上に,n型MOSトランジスタ8の第2の拡散領域5に隣接して配置された第4のゲート電極11a,11bを有し,
そして,ダミーｐ型MOSトランジスタ10a,10bの第3のゲート電極9a,9bは,この第3のゲート電極9a,9bに接続された第1のコンタクト413a,413bにより電源配線101に接続され,
ｐ型MOSトランジスタ4は,ソースがコンタクト2aを介して電源配線101に接続され,
ダミーｐ型MOSトランジスタ10a,10bのゲートが電源電位VDDに接続されるので,それぞれオフ状態となり,第2の境界線100bで隣接する標準セル間は絶縁され,
標準セルの境界にダミーMOSトランジスタを設けることにより,拡散領域を隣接する他の標準セルと連続化することができること。」
2 引用文献2の記載
当審拒絶理由で引用された引用文献2には,図面とともに次の記載がある。
「[0024] 本発明では,従来のダブルパタニングよりさらに微細化を実現する方法として,まず,図6(a)に示すように,従来と異なり,ゲートパタンが一直線に繋がったパタンに基づいてゲート電極25のエッチングを行い,図6(b)に示すように,ゲート電極25がつながったままの状態でポケット注入を行い,ポケット領域26を形成する。さらに,図6(c)に示すように,ゲート電極25がつながったままの状態で,エクステンションの注入を行い,サイドウォールスペーサ(以下,単に「サイドウォール」あるいは「SW」と称する)27を形成し,ソース・ドレイン注入を行ってソース・ドレイン領域(以下,単に「ソース・ドレイン」と称する)28を形成する。最後に,図6(d)に示すように,不純物注入を終えた状態でゲート全体を切断して,ゲート電極を設計された形状に分離する。」
「[0032] 次に,図7Cに示すように,全面にレジスト(不図示)を塗布し,所定の開口21を有するマスク20を用いて,ゲート切断部のみを露光し,エッチングを行う。エッチングは例えば,HBｒと酸素を含む混合ガスを用いて,圧力1?100Pa,周波数13.56MHｚでRIEを行う。また,レジストを塗布する前に,エッチングのハードマスクとして,例えばCVD窒化膜を10nm?40nmの膜厚で堆積してもよい。
[0033] 次に,図7Dに示すように,レジストを除去して,所定の形状に切断,分離されたゲート構造を得る。図7Cの工程でハードマスクを用いた場合は,レジスト除去後に,リン酸によりCVD窒化膜を除去する。ここまでで,本発明の基本構造が出来上がる。ただ,引き続いて行うシリサイド工程の条件によっては,切断したゲート端25aからシリサイドが横方向(ゲート幅方向)に侵食することが予想される。その場合は以下に続く工程を行うことによって,ゲート端25aからのシリサイド侵食を押さえることができる。」
3 引用文献3の記載
当審拒絶理由で引用された引用文献3には,図面とともに次の記載がある。
「【技術分野】
【0001】
本発明は,半導体集積回路に関し,特に,複数のスタンダードセルを備えた半導体集積回路に関する。」
「【0011】
図1に示すスタンダードセル1は,接地線101,電源線102,N型拡散層103,P型拡散層104,ポリシリコン層105,コンタクト106,金属配線107を備える。また,図1に示すように,スタンダードセル1は,P1及びP2の2つのP型MOSトランジスタと,N1及びN2の2つのN型MOSトランジスタとを備える。このスタンダードセル1は,インバータ回路を構成する。」
「【0014】
また,3つのN型拡散層103間には,図面上下方向に延びたポリシリコン層105が,2列形成されている。このN型拡散層103間のポリシリコン層105は,ゲート電極を構成する。従って,N1及びN2の2つのN型MOSトランジスタが形成されている。上記の通り,各スタンダードセルはN型拡散層103間に素子分離領域が形成されておらず,かつ,複数スタンダードセルを隣接配置することにより,N型拡散層103は一体となって形成されるため,十分なLODが確保され,所望のオン電流を有するN型MOSトランジスタが得られる。なお,オン電流の変化を低減するには,図1に示す通り,N型拡散層103の幅(図面上下方向)が一定であることが好ましい。ここで,一定とは,オン電流の変化が問題にならない程度に一定ということを意味し,多少の変動は許容される。」
「【0037】
図6は,本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル4を示す平面図である。図6では,図1と同一の構成要素には同一の符号を付し,その詳細な説明は省略する。図7は,図6に示したスタンダードセル4の素子配置に対応させた回路図である。
【0038】
図1に示したスタンダードセル1との主たる相違点は,図6に示すように,スタンダードセル4では,N型拡散層103及びP型拡散層104間の2列のポリシリコン層105のうち一方が,N型拡散層103側とP型拡散層104側とで分断されている点である。スタンダードセル4は,2つのP型MOSトランジスタP7及びP8と,2つのN型MOSトランジスタN7及びN8とを備えるが,P型MOSトランジスタP8及びN型MOSトランジスタN8はダミートランジスタである。このようにダミートランジスタを設けることにより,両端のセル境界108上において,P型拡散層104が電源線102に,N型拡散層103が接地線101に接続される構成とすることができる。
【0039】
次に,図7に示した回路図を用いて,図6に示したスタンダードセル4の回路構成を説明する。図中INで示す入力は,上記2つのMOSトランジスタP7,N7のゲート電極に接続されている。また,P型MOSトランジスタP7は,図中VDDで示す電源に接続され,ドレイン領域が図中OUTで示される出力に接続されている。一方,N型MOSトランジスタN7は,図中GNDで示すように接地され,ドレイン領域が図中OUTで示される出力に接続されている。上述の通り,P型MOSトランジスタP8及びN型MOSトランジスタN8はダミートランジスタである。すなわち,スタンダードセル4は,直列に接続されたP型MOSトランジスタP7とN型MOSトランジスタN7とから構成される最も単純なインバータ回路を構成する。」
図6には,ダミートランジスタであるP型MOSトランジスタP8のゲート電極105とP型拡散層104を電源線102に接続する金属配線が記載されていると認められる。

第5 対比及び判断
(1)本願発明と引用発明との対比
ア 引用発明の「第2の拡散領域5」は,「n型MOSトランジスタ8」を構成するから「Nタイプ」であり,「第2の境界線100b上」の「第4のゲート電極11a,11b」がこの「第2の拡散領域5に隣接して配置」されるから「セルにわたって」いるものであり,かつ「拡散領域を隣接する他の標準セルと連続化すること」から,本願発明の「セルにわたっておよび前記セルの外側にも延在するNタイプの拡散領域」に相当する。
イ 引用発明の「第1の拡散領域2」は,「ｐ型MOSトランジスタ4」を構成するから「Pタイプ」であり,「第2の境界線100b上」の「第3のゲート電極9a,9b」がこの「第1の拡散領域2に隣接して配置」されるから「セルにわたって」いるものであり,かつ「拡散領域を隣接する他の標準セルと連続化すること」から,本願発明の「前記セルにわたっておよび前記セルの外側にも延在するPタイプの拡散領域」に相当する。
ウ 引用発明の「第1のゲート電極3」及び「第2のゲート電極6」は,それぞれ「ｐ型MOSトランジスタ4」及び「n型MOSトランジスタ8」を構成するから,本願発明の「半導体デバイスを生成するための,各拡散領域上方の少なくとも1つの導電ゲート」に相当する。
エ 引用発明において,「ダミーｐ型MOSトランジスタ10a,10bは,第2の境界線100b上に,ｐ型MOSトランジスタ4の第1の拡散領域2に隣接して配置された第3のゲート電極9a,9bを有」すること,及び「ダミーn型MOSトランジスタ12a,12bは,第2の境界線100b上に,n型MOSトランジスタ8の第2の拡散領域5に隣接して配置された第4のゲート電極11a,11bを有」することから,「第3のゲート電極9a」及び「第4のゲート電極11a」が「第2の境界線100b上に」整列しており,一方,「第3のゲート電極9b」及び「第4のゲート電極11b」が「第2の境界線100b上に」整列しており,これらは「一対のダミーゲート」で「前記セルの反対側の端部に配置され」ているといえる。
すると,引用発明の前記発明特定事項は,本願発明における「一対のダミーゲートと,各ダミーゲートは少なくとも一対のダミーデバイスを生成するために前記Nタイプの拡散領域と前記Pタイプの拡散領域上方に配置される,前記一対のダミーゲートは,前記セルの反対側の端部に配置され」ること,に相当する。
オ 引用発明の「半導体集積回路の標準セル401」は,本願発明の「半導体標準セル」に相当する。
カ すると,本願発明と引用発明とは,下記キの点で一致し,下記クの点で相違する。
キ 一致点
「セルにわたっておよび前記セルの外側にも延在するNタイプの拡散領域と,
前記セルにわたっておよび前記セルの外側にも延在するPタイプの拡散領域と,
半導体デバイスを生成するための,各拡散領域上方の少なくとも1つの導電ゲートと,
一対のダミーゲートと,各ダミーゲートは少なくとも一対のダミーデバイスを生成するために前記Nタイプの拡散領域と前記Pタイプの拡散領域上方に配置される,前記一対のダミーゲートは,前記セルの反対側の端部に配置され,
を備える半導体標準セル。」
ク 相違点
(ア)相違点1
本願発明では,「前記一対のダミーゲートの各々を分離するため前記一対のダミーゲートにそれぞれ形成される一対のポリラインカットマスク」を備えるのに対し,引用発明では,「第2の境界線100b上」の「第3のゲート電極9a,9b」と「第4のゲート電極11a,11b」は分離されているが,「ポリラインカットマスク」を備えない点。
(イ)相違点2
本願発明では,「前記少なくとも1つのダミーデバイスを無効にするために,電源に前記ダミーデバイスのうちの少なくとも1つを結合するように構成された少なくとも1つの第1の導電線,ここにおいて,前記少なくとも1つの第1の導電線は,前記ダミーゲートと,前記少なくとも1つの導電ゲートと前記ダミーゲートとの間に定義された前記拡散領域の一部と,の両方に接している」のに対し,引用発明では「ダミーｐ型MOSトランジスタ10a,10bの第3のゲート電極9a,9bは,この第3のゲート電極9a,9bに接続された第1のコンタクト413a,413bにより電源配線101に接続され,ｐ型MOSトランジスタ4は,ソースがコンタクト2aを介して電源配線101に接続され」る点。
(2)判断
ア 相違点1について
引用文献2(前記第4の2)には,マスクを用いて,ゲート構造を切断,分離することが記載されており,引用発明において「第3のゲート電極9a,9b」と「第4のゲート電極11a,11b」を分離するために,引用文献2に記載されたマスクを用いることは,当業者が容易になし得ることである。
イ 相違点2について
引用文献3(前記第4の3)には,スタンダードセルにおいてダミートランジスタP8のゲート電極105とP型拡散層104を電源線102に接続する金属配線が記載されており,引用発明において,ダミートランジスタのゲート電極と,ソースを電源配線に接続する手段として,引用文献3に記載された金属配線を採用することは,当業者が容易になし得ることである。
(3)まとめ
よって,本願発明は,引用文献1-3に記載された発明に基づいて,当業者が容易に発明をすることができたものである。

第6 結言
以上のとおり,本願の請求項1に係る発明については,特許法第29条第2項の規定により,特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-03-05 
結審通知日 2019-03-12 
審決日 2019-03-25 
出願番号 特願2016-172671(P2016-172671)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 市川 武宜、辻 勇貴  
特許庁審判長 恩田 春香
特許庁審判官 梶尾 誠哉
深沢 正志
発明の名称 共用拡散標準セルの構造  
代理人 中丸 慶洋  
代理人 蔵田 昌俊  
代理人 福原 淑弘  
代理人 井関 守三  
代理人 岡田 貴志  

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