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審決分類 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない(前置又は当審拒絶理由) G06F
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1354619
審判番号 不服2017-8737  
総通号数 238 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-10-25 
種別 拒絶査定不服の審決 
審判請求日 2017-06-14 
確定日 2019-08-22 
事件の表示 特願2014-546120「高速シリアルペリフェラルインタフェースメモリサブシステム」拒絶査定不服審判事件〔平成25年 6月13日国際公開、WO2013/086334、平成27年 1月29日国内公表、特表2015-503169〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯

本願は,2012年12月7日(パリ条約による優先権主張外国庁受理2011年12月7日,米国)を国際出願日とする出願であって,平成26年7月8日に特許法第184条の4第1項の規定による明細書,請求の範囲,及び,図面(図面の中の説明に限る)の日本語による翻訳文が提出され,平成28年11月21日付けで拒絶の理由が通知され,平成29年1月20日に意見書と共に手続補正書が提出され,同年3月22日付けで拒絶査定(謄本送達日同年3月24日)がなされ,これに対して同年6月14日に審判請求がなされると共に手続補正がなされ,同年7月14日付けで審査官により特許法164条3項の規定に基づく報告がなされ,平成30年5月24日付けで当審により拒絶の理由が通知(以下これを「当審拒絶理由通知(1)」という。)され,同年7月30日に意見書と共に手続補正書が提出され,同年10月18日付けで当審により最後の拒絶の理由が通知(以下これを「当審拒絶理由通知(2)」という。)され,平成31年1月16日に意見書と共に手続補正書が提出されたものである。


第2 本願発明

本願請求項1に係る発明(以下「本願発明」という。)は,平成31年1月16日になされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。

「 【請求項1】
シリアルペリフェラルインタフェース(SPI)ダブルデータレート(DDR)揮発性メモリコンポーネントと、
前記SPI DDR揮発性メモリコンポーネントに結合されたSPI DDR不揮発性メモリコンポーネントと、
データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記SPI DDR揮発性メモリコンポーネント及び前記SPI DDR不揮発性メモリコンポーネントにアクセスするSPI DDRインタフェースと、
前記SPI DDR揮発性メモリコンポーネントを有効及び無効にする第1のピンと、
前記SPI DDR不揮発性メモリコンポーネントを有効及び無効にする第2のピンとを備え、
前記SPI DDR揮発性メモリコンポーネント、前記SPI DDR不揮発性メモリコンポーネント、並びに前記第1のピン及び前記第2のピンが、プロセッサと前記SPI DDRインタフェースを介して通信するマルチチップパッケージを構成する、
メモリサブシステム。」


第3 当審における拒絶理由の概要

1 当審拒絶理由通知(1)の概要
当審拒絶理由通知(1)の概要は次のとおりである。

1)(進歩性)本件出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。

2)(明確性)本件出願は、特許請求の範囲の記載が下記の点で、特許法36条6項2号に規定する要件を満たしていない。

記 (引用文献等については引用文献等一覧参照)

●理由1について

・請求項 1-15
・引用文献等 1-4
…(中略)…
<引用文献等一覧>
1.特表2010-511943号公報
2.HASAN, Qamrul and ZITLAW, Cliff,Improving performance using SPI-DDR NOR flash memory,EE Times,米国,2011年 9月 2日,URL,http://www.eetimes.com/document.asp?doc_id=1279050(周知技術を示す文献)
3.米国特許出願公開第2008/0165589号明細書(周知技術を示す文献)
4.特開2008-10070号公報(周知技術を示す文献)

●理由2について
(省略)

2 当審拒絶理由通知(2)の概要
当審拒絶理由通知(2)の概要は次のとおりである。

(実施可能要件明確性)本件出願は,特許請求の範囲及び発明の詳細な説明の記載が下記の点で,特許法36条4項1号及び6項2号に規定する要件を満たしていない。


・請求項 1-15
…(中略)…

なお,この出願は,上記のとおり出願内容が著しく不明確であるから,請求項1乃至15に係る発明については,新規性,進歩性等の特許要件についての審査を行っていない。

<最後の拒絶理由通知とする理由>

この拒絶理由通知は、平成30年5月24日付けの当審による拒絶理由通知に対する応答時の補正によって通知することが必要になった拒絶理由のみを通知するものである。


第4 補正の適否

平成30年10月18日付けの当審拒絶理由通知(2)に対する,平成31年1月16日になされた手続補正(以下「本件補正」という。)の適否について検討する。
本件補正前の特許請求の範囲の請求項1は次のとおりである。(なお,下線は説明のために当審で付加した。以下同様である。)

「【請求項1】
シリアルペリフェラルインタフェース(SPI)ダブルデータレート(DDR)揮発性メモリコンポーネントと、
前記SPI DDR揮発性メモリコンポーネントに結合されたSPI DDR不揮発性メモリコンポーネントと、
データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記SPI DDR揮発性メモリコンポーネント及び前記SPI DDR不揮発性メモリコンポーネントにアクセスするSPI DDRインタフェースと、
前記SPI DDR揮発性メモリコンポーネントを有効及び無効にする第1のピンと、
前記SPI DDR不揮発性メモリコンポーネントを有効及び無効にする第2のピンとを備え、
前記SPI DDR揮発性メモリコンポーネント、前記SPI DDR揮発性メモリコンポーネントに重ねられた前記SPI DDR不揮発性メモリコンポーネント、並びに前記第1のピン及び前記第2のピンが、プロセッサと前記SPI DDRインタフェースを介して通信するマルチチップパッケージを構成する、
メモリサブシステム。」

これに対し,本件補正後の特許請求の範囲の請求項1は,上記「第2 本願発明」の項で掲げたとおりのものである。

本件補正は,本件補正前に,「前記SPI DDR揮発性メモリコンポーネントに重ねられた前記SPI DDR不揮発性メモリコンポーネント」とされていたものが,当審拒絶理由通知(2)において当該構成が,不明確とされ,本件補正後には単に,「前記SPI DDR揮発性メモリコンポーネント、前記SPI DDR不揮発性メモリコンポーネント」となり,本件補正前に,「SPI DDR揮発性メモリコンポーネント」と「SPI DDR不揮発性メモリコンポーネント」とが「重ねられ」ているとの限定を削除する補正事項を含むものである。
そして,この補正事項は,当審拒絶理由通知(2)において,その構成が不明確であると指摘されたことに基づいて削除して明確化を図ったものであり,また本件補正の際に同時に提出された平成31年1月16日付け意見書において,審判請求人も,本件補正の目的は「拒絶理由に示す事項についてする明瞭でない記載を釈明するためのものである」旨主張している。
したがって,本件補正は,特許法17条の2第5項4号に規定する明りょうでない記載の釈明を目的としたものと認められ,適法になされたものである。
(なお付言すると,上記補正事項である,「前記SPI DDR揮発性メモリコンポーネント」に「前記SPI DDR不揮発性メモリコンポーネント」が「重ねられた」との限定事項は,当審拒絶理由通知(1)において,上記引用文献1乃至4に対して進歩性が無いものと通知したことに対応して審判請求人が付加したものであることが,平成30年7月30日付けの意見書によって主張されている。)


第5 引用例

1 引用例1に記載された事項
当審拒絶理由通知(1)において引用した,本願の第一国出願前に既に公知である,特表2010-511943号公報(平成22年4月15日公表。以下,これを「引用例1」という。)には,関連する図面と共に,次の事項が記載されている。

A 「【0002】
本発明は、全般的には半導体デバイスシステムに関するものである。より具体的には、本発明は、例えば変化するタイプまたは混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイスを制御する装置および方法に関するものである。」

B 「【0005】
シリアルインターフェースは、データを読み取り、書き込むのにより少数のピンを使用する。シリアルフラッシュメモリが、現在入手可能であるが、これは、非常に低速である傾向がある。例えば、多数の従来のメモリは、SPI (Serial Peripheral Interface)互換インターフェースまたはI2C (Inter-Integrated Circuit)互換インターフェースを用いて1MHz?20MHzの範囲で動作するシリアルバスインターフェース方式を使用している。しかし、このシリアルインターフェース標準規格は、通常、そのパラレル対応物より低速である。」

C 「【0034】
本発明の実施形態を、これから、メモリシステムの態様で説明する。メモリシステムは、メモリコントローラおよびメモリデバイスのシリアル相互接続構成を含む。」

D 「【0036】
前に述べたように、異なるインターフェース仕様を有する多数の異なるメモリデバイスタイプがある。伝統的なアーキテクチャを使用する変化するデバイスタイプまたは異なるデバイスタイプを有するメモリシステムの設計は、エンジニアリング設計、ソフトウェア開発、および検証に長い時間を伴う。また、パラレルインターフェース方式は、PCB (プリント回路基板)またはMCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があり、この配線またはルーティングは、より高速の動作でさまざまな雑音問題を引き起こす可能性がある。より多くの信号線は、システムが密度および特徴において増大する時に、より複雑な基盤設計およびより多くの空間要件を意味する。改善されたメモリシステムアーキテクチャの必要がある。」

E 「【0040】
図2Bに、本発明の一実施形態による例のメモリシステムを示す。図2Bを参照すると、メモリシステム40は、メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0、30-1、…、および30-Nを含む。Nは、1より大きい整数である。この特定の例では、シリアル相互接続されたメモリデバイスの個数は、(N+1)である。メモリコントローラ10ならびにメモリデバイス30-0、30-1、…、および30-Nは、例えば、シリアルリンクL0、L1、L2、…、LNおよびL(N+1)などを使用して相互接続される。」

F

図2B

G 「【0041】
メモリコントローラ10は、出力インターフェース11、入力インターフェース12、およびコントローラ動作回路網13を有する。いくつかの実施態様で、図示の例に示されているように、メモリコントローラ10は、別の電子回路(図示せず)との接続のための別のインターフェース14をも有する。メモリコントローラ10は、他のコンポーネントを有してもよいが、これらは、図を単純にするために図示されていない。
【0042】
メモリデバイス30-0、30-1、…、および30-Nのいくつかのコンポーネントは、同一の番号を付けられている。例えば、メモリデバイス30-0、30-1、…、および30-Nのそれぞれは、入力インターフェース21、出力インターフェース22、ならびにメモリ動作制御およびメモリ初期化機能を実行するメモリデバイス動作回路網23を有する。しかし、メモリデバイス30-0、30-1、…、および30-Nは、それぞれのメモリコア32-0、32-1、…、32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有する。メモリデバイス30-0、30-1、…、および30-Nのそれぞれは、複数のサポートされるメモリタイプからのデバイスタイプを有する。複数のサポートされるメモリタイプは、実施態様固有の基礎で定義される。これは、固定されたものとすることができ、あるいは、いくつかの実施形態で、例えばメモリデバイスタイプを経時的に追加することによって、変更の対象にすることができる。所与の構成が、複数のサポートされるメモリデバイスタイプのそれぞれのメモリデバイスを必ずしも含まない可能性があるが、メモリコントローラ10およびインターフェースは、この機能性を可能にするように設計されている。複数のサポートされるメモリデバイスタイプに関する多数の可能性がある。」

H 「【0045】
動作中に、メモリコントローラ10のコントローラ動作回路網13は、メモリ動作制御およびメモリ初期化機能を実行する。コントローラ動作回路網13は、出力インターフェース11を介してメモリコマンドを送る。各メモリコマンドのデータパスは、メモリデバイス30-0、30-1、…、および30-NとシリアルリンクL0、L1、L2、…、LNおよびL(N+1)との組合せによってもたらされる。例えば、メモリコマンドが、第2メモリデバイス30-1宛である場合に、そのメモリコマンドは、シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバースする。メモリコマンドが、第2メモリデバイス30-1からの応答を要請する場合には、その応答は、シリアルリンクL2、…、LN、およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス、…、第N(最後の)デバイス30-Nをトラバースする。」

I 「【0074】
次の説明および図面では、いくつかの符号が、信号および接続に使用される。例えば、「SCLK」は、メモリデバイスのクロック信号およびクロック入力接続を表し、「SIP」は、シリアル入力ポート信号およびシリアル入力ポート接続を表し、「SOP」は、シリアル出力ポート信号およびシリアル出力ポート接続を表し、「IPE」は、入力ポートイネーブル信号および入力ポートイネーブル接続を表し、「OPE」は、出力ポートイネーブル信号および出力ポートイネーブル接続を表し、「CS#」は、チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表し、「RST#」は、リセット信号およびリセット入力信号またはリセット入力ポートを表す。また、同一の符号が、同一のまたは対応するブロック、接続、信号、および回路網に使用される。」

J 「【0083】
図3Cに、第2の特定の例のメモリシステム43を示す。メモリシステム43は、メモリシステム43が異なるメモリデバイスを有することを除いて、図3Cに示されたメモリシステム42と同一である。図3Cに示された特定の例では、メモリシステム43は、それぞれ混合されたメモリコア88A、89A、90A、…、および91Aを有する複数(n+1)個のメモリデバイス88、89、90、…、および91を含む。第1メモリデバイス88は、SRAMメモリコア88Aを有し、第2メモリデバイス89は、NORフラッシュメモリコア89Aを有する。第3、…、および第(n+1)メモリデバイス91は、それぞれNANDフラッシュメモリ90A、…、および91Aを有する。メモリデバイスは、タイプごとのアドレッシング方式を使用してアドレッシングされる。タイプおよびアドレスは、1つのSRAMデバイス、1つのNORデバイス、および「(n-1)」個のNANDデバイスがあると仮定して、「SRAM-0」、「NOR-0」、「NAND-0」、…、および「NAND-(n-2)」として示される。」

K 「【0088】
提示された例では、クロッキングは、SDR (シングルデータレート)に基づくが、他の適当なクロッキング方式を企図できることを理解されたい。他の適当なクロッキング方式は、例えば、DDR (ダブルデータレート)、QDR (クワッドデータレート)、立ち上がりエッジSDR、または立ち下がりエッジSDRを含むことができる。企図できる他の適当なクロッキング方式もあり得る。」

L 「【0090】
図3Hは、メモリデバイスの例のDDR動作の相対タイミングシーケンスを示す。図3Hは、1つのポートでの動作を示す。DDR動作では、クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して、シリアル入力64に供給される情報を取り込むことができる。」

M

図3C

N

図3H

2 引用発明

ア 上記記載事項Aの「本発明は、例えば変化するタイプまたは混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイスを制御する装置および方法に関するものである。」との記載から,引用例1には,“混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス”について記載されているといえる。

イ 上記記載事項B,及び上記記載事項Dの「また、パラレルインターフェース方式は、PCB (プリント回路基板)またはMCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があり、」との記載から,引用例1には,“従来,シリアルインターフェースは,データを読み取り,書き込むのにより少数のピンを使用し,シリアルフラッシュメモリが,現在入手可能であるが,これは,非常に低速である傾向があり,多数の従来のメモリは,SPI (Serial Peripheral Interface)互換インターフェースを用いて1MHz?20MHzの範囲で動作するシリアルバスインターフェース方式を使用しているが,このシリアルインターフェース標準規格は,通常,そのパラレル対応物より低速であり,パラレルインターフェース方式は,MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があることを技術的背景”とするものであることが記載されているといえる。

ウ 上記記載事項Cの「メモリシステムは、メモリコントローラおよびメモリデバイスのシリアル相互接続構成を含む。」との記載,同Eの「図2Bを参照すると、メモリシステム40は、メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0、30-1、…、および30-Nを含む。」及び同「メモリコントローラ10ならびにメモリデバイス30-0、30-1、…、および30-Nは、例えば、シリアルリンクL0、L1、L2、…、LNおよびL(N+1)などを使用して相互接続される。」との記載,並びに,同Fに示した図2Bの記載から,引用例1には,上記認定事項アも踏まえると,“前記メモリシステムは,メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0,30-1,…,および30-Nを含”むこと,及び,“前記メモリコントローラ10ならびに前記メモリデバイス30-0,30-1,…,および30-Nは,例えば,シリアルリンクL0,L1,L2,…,LNおよびL(N+1)などを使用して相互接続され”ることが記載されているといえる。

エ 上記記載事項Gの「メモリコントローラ10は、出力インターフェース11、入力インターフェース12、およびコントローラ動作回路網13を有する。いくつかの実施態様で、図示の例に示されているように、メモリコントローラ10は、別の電子回路(図示せず)との接続のための別のインターフェース14をも有する。」との記載から,引用例1には,“前記メモリコントローラ10は,出力インターフェース11,入力インターフェース12,およびコントローラ動作回路網13を有し,前記メモリコントローラ10は,別の電子回路との接続のための別のインターフェース14をも有”することが記載されているといえる。
同じく記載事項Gの「例えば、メモリデバイス30-0、30-1、…、および30-Nのそれぞれは、入力インターフェース21、出力インターフェース22、ならびにメモリ動作制御およびメモリ初期化機能を実行するメモリデバイス動作回路網23を有する。しかし、メモリデバイス30-0、30-1、…、および30-Nは、それぞれのメモリコア32-0、32-1、…、32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有する。」との記載から,引用例1には,“前記メモリデバイス30-0,30-1,…,および30-Nのそれぞれは,入力インターフェース21,出力インターフェース22を有し,前記メモリデバイス30-0,30-1,…,および30-Nは,それぞれのメモリコア32-0,32-1,…,32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有”することが記載されているといえる。

オ 上記記載事項Hの「コントローラ動作回路網13は、出力インターフェース11を介してメモリコマンドを送る。各メモリコマンドのデータパスは、メモリデバイス30-0、30-1、…、および30-NとシリアルリンクL0、L1、L2、…、LNおよびL(N+1)との組合せによってもたらされる。」との記載,及び上記認定事項エから,引用例1には,“コントローラ動作回路網13は,前記出力インターフェース11を介してメモリコマンドを送り,各メモリコマンドのデータパスは,前記メモリデバイス30-0,30-1,…,および30-NとシリアルリンクL0,L1,L2,…,LNおよびL(N+1)との組合せによってもたらされ”ることが記載されているといえる。
同じく記載事項Hの「例えば、メモリコマンドが、第2メモリデバイス30-1宛である場合に、そのメモリコマンドは、シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバースする。メモリコマンドが、第2メモリデバイス30-1からの応答を要請する場合には、その応答は、シリアルリンクL2、…、LN、およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス、…、第N(最後の)デバイス30-Nをトラバースする。」との記載,及び上記認定事項ウから,引用例1には,“前記メモリコマンドが,第2メモリデバイス30-1宛である場合に,前記メモリコマンドは,前記シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバースし,前記メモリコマンドが,第2メモリデバイス30-1からの応答を要請する場合には,その応答は,前記シリアルリンクL2,…,LN,およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス,…,第N(最後の)デバイス30-Nをトラバース”することが記載されているといえる。

カ 上記記載事項Jの,「図3Cに、第2の特定の例のメモリシステム43を示す。」との記載,上記記載事項Mの図3Cを踏まえると,上記記載事項Iの「「CS#」は、チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表し」との記載は,図3Cにおける,「CS#」のことを説示していて,当該CS#は,「メモリコントローラ50」から「CS#」の信号として出力されている様子と,「SRAM-0 88」,「NOR-0 89」,「NAND-0 90」及び「NAND-(n-2) 91」それぞれに対して当該「CS#」の信号が入力されている様子を読み取ることができる。したがって,これらを踏まえると,引用例1には,“前記メモリシステムは,チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「CS#」端子を有”することが記載されているといえる。

キ 上記記載事項Jの「メモリシステム43は、それぞれ混合されたメモリコア88A、89A、90A、…、および91Aを有する複数(n+1)個のメモリデバイス88、89、90、…、および91を含む。第1メモリデバイス88は、SRAMメモリコア88Aを有し、第2メモリデバイス89は、NORフラッシュメモリコア89Aを有する。第3、…、および第(n+1)メモリデバイス91は、それぞれNANDフラッシュメモリ90A、…、および91Aを有する。」との記載から,引用例1には,“前記メモリシステム43は,それぞれ混合されたメモリコア88A,89A,90A,…,および91Aを有する複数(n+1)個のメモリデバイス88,89,90,…,および91を含み,第1メモリデバイス88は,SRAMメモリコア88Aを有し,第2メモリデバイス89は,NORフラッシュメモリコア89Aを有”することが記載されているといえる。

ク 上記記載事項Kの「他の適当なクロッキング方式は、例えば、DDR (ダブルデータレート)、QDR (クワッドデータレート)、立ち上がりエッジSDR、または立ち下がりエッジSDRを含むことができる。企図できる他の適当なクロッキング方式もあり得る。」との記載から,引用例1には,“クロッキング方式は,例えば,DDR (ダブルデータレート)を含むことができ”ることが記載されているといえる。

ケ 上記記載事項L及び上記認定事項ク並びに上記記載事項Nの図3Hの記載を踏まえると,引用例1には,“前記DDR動作では,クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して,シリアル入力64に供給される情報を取り込むことができ”ることが記載されているといえる。

コ 以上上記ア乃至ケの認定事項より,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。

「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイスであって,
従来,シリアルインターフェースは,データを読み取り,書き込むのにより少数のピンを使用し,シリアルフラッシュメモリが,現在入手可能であるが,これは,非常に低速である傾向があり,多数の従来のメモリは,SPI (Serial Peripheral Interface)互換インターフェースを用いて1MHz?20MHzの範囲で動作するシリアルバスインターフェース方式を使用しているが,このシリアルインターフェース標準規格は,通常,そのパラレル対応物より低速であり,パラレルインターフェース方式は,MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があることを技術的背景とし,
前記メモリシステムは,メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0,30-1,…,および30-Nを含み,前記メモリコントローラ10ならびに前記メモリデバイス30-0,30-1,…,および30-Nは,例えば,シリアルリンクL0,L1,L2,…,LNおよびL(N+1)などを使用して相互接続され,
前記メモリコントローラ10は,出力インターフェース11,入力インターフェース12,およびコントローラ動作回路網13を有し,前記メモリコントローラ10は,別の電子回路との接続のための別のインターフェース14をも有し,前記メモリデバイス30-0,30-1,…,および30-Nのそれぞれは,入力インターフェース21,出力インターフェース22を有し,前記メモリデバイス30-0,30-1,…,および30-Nは,それぞれのメモリコア32-0,32-1,…,32-Nなどのそれぞれのメモリタイプ固有コンポーネントを有し,
コントローラ動作回路網13は,前記出力インターフェース11を介してメモリコマンドを送り,各メモリコマンドのデータパスは,前記メモリデバイス30-0,30-1,…,および30-NとシリアルリンクL0,L1,L2,…,LNおよびL(N+1)との組合せによってもたらされ,前記メモリコマンドが,第2メモリデバイス30-1宛である場合に,前記メモリコマンドは,前記シリアルリンクL0およびL1を介して第1メモリデバイス30-0をトラバースし,前記メモリコマンドが,第2メモリデバイス30-1からの応答を要請する場合には,その応答は,前記シリアルリンクL2,…,LN,およびL(N+1)を介してメモリコントローラ10に戻って第3メモリデバイス,…,第N(最後の)デバイス30-Nをトラバースし,
前記メモリシステムは,チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「CS#」端子を有し,
前記メモリシステム43は,それぞれ混合されたメモリコア88A,89A,90A,…,および91Aを有する複数(n+1)個のメモリデバイス88,89,90,…,および91を含み,第1メモリデバイス88は,SRAMメモリコア88Aを有し,第2メモリデバイス89は,NORフラッシュメモリコア89Aを有し,
クロッキング方式は,例えば,DDR (ダブルデータレート)を含むことができ,前記DDR動作では,クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して,シリアル入力64に供給される情報を取り込むことができる
半導体デバイス。」

3 引用例2に記載された事項
当審拒絶理由通知(1)において引用した,本願の第一国出願前に電気通信回線を通じて公衆に利用可能となったと推定される,HASAN, Qamrul and ZITLAW, Cliff,Improving performance using SPI-DDR NOR flash memory,EE Times,米国,2011年 9月 2日,URL,http://www.eetimes.com/document.asp?doc_id=1279050(以下,これを「引用例2」という。)には,関連する図面と共に,次の事項が記載されている。

O “SPI-DDR NOR Flash
…(中略)…
Developers now have the option of using NOR Flash memory based on the Serial Peripheral Interface (SPI) to meet the needs of mobile and embedded applications. SPI is a flexible interface that balances pin count and bandwidth to maximize overall system performance at a lower cost. SPI is a well-established standard that has served the electronics industry for over 25 years. There is already a wide variety of chipsets and peripheral devices available that natively support SPI. The SPI standard has also been extremely stable over the years. While operating voltages have dropped and clock rates increased to improve bandwidth, the core command protocol has remained unchanged.”
(当審仮訳:SPI-DDR NORフラッシュ
…(中略)…
開発者は現在,モバイルおよび組み込みアプリケーションのニーズを満たすために,シリアルペリフェラルインタフェース(SPI)に基づくNORフラッシュメモリを使用することができる。SPIは,ピン数と帯域幅のバランスを取り,低コストでシステム全体のパフォーマンスを最適化する柔軟なインタフェースである。SPIは,25年以上にわたってエレクトロニクス業界に貢献してきた確立された規格だ。SPIをネイティブにサポートするさまざまなチップセットと周辺機器がすでに利用可能である。SPI規格も25年にわたって常に安定している。動作電圧が低下し,帯域幅を改善するためにクロックレートが増加した一方で,コアコマンドプロトコルは変更されていない。)

P

図1

以上の記載から,「シリアルペリフェラルインタフェース(SPI)は,25年以上にわたってエレクトロニクス業界に貢献してきた確立された規格であり,当該シリアルペリフェラルインタフェース(SPI)に基づくNORフラッシュメモリは,本願の第一国出願前には,既に広く知られていたこと」を読み取ることができる。

4 引用例3に記載された事項
当審拒絶理由通知(1)において引用した,本願の第一国出願前に既に公知である,米国特許出願公開第2008/0165589号明細書(2008年7月10日公開。以下,これを「引用例3」という。)には,関連する図面と共に,次の事項が記載されている。

Q “[0052]The present invention is directed to integrated circuits and their operation. More particularly, this invention provides a method and system for serial peripheral interface protocol for integrated circuits which include memory devices. Merely by way of example, the invention has been applied to serial flash memory devices for improved data transfer rate and for enabling simultaneously read/write operations. But it would be recognized that the invention has a much broader range of applicability. For example, the invention can be applied to other stand-alone or embedded memory devices such as DRAM, SRAM, parallel flash, or other non-volatile memories.”
(当審仮訳:
[0052]本発明は,集積回路及びそれらの動作について説明する。より詳細には,本発明は,メモリデバイスを含む集積回路でシリアル周辺インターフェイスプロトコルのための方法およびシステムを提供する。単なる一例として,本発明は,改良されたデータ転送速度に対して,読み出し/書き込み動作を同時に可能にするためのシリアルフラッシュメモリデバイスに応用されている。しかし,本発明はより広い範囲の適用性を有することが認識されよう。例えば,本発明は,DRAM,SRAM,フラッシュ,又は他の不揮発性メモリなどのメモリの他のスタンドアロン型または内蔵型メモリデバイスに適用することができる。)

以上の記載から,「シリアル周辺インターフェイスプロトコルを用いたメモリデバイスとして,DRAM,SRAM,フラッシュ,又は他の不揮発性メモリなどが,本願の第一国出願前には,既に広く知られていたこと」を読み取ることができる。

5 引用例4に記載された事項
当審拒絶理由通知(1)において引用した,本願の第一国出願前に既に公知である,特開2008-10070号公報(平成20年1月17日公開。以下,これを「引用例4」という。)には,関連する図面と共に,次の事項が記載されている。

R 「【0001】
本発明は、半導体記憶装置に関し、特に、複数のメモリを単一のパッケージ内に混載したマルチチップパッケージに関する。」

S 「【0008】
(実施形態)
図1は、本実施形態に係るMCP1の概略を示す図である。本MCP1は、図1で示すとおり、基板2と、この基板に配置される揮発性の半導体記憶装置であるRAM3(第一の半導体記憶装置)と、不揮発性の半導体記憶装置であるROM4(第二の半導体記憶装置)と、を一つのチップに混載させてなるMCPとなっている。なおここで「RAM」とは、データの書き込み、読出しができる半導体記憶装置であって、電源を切ると情報が失われるものをいい、具体的な例としてはSRAMやDRAMが該当するがこれに限定されない。また、ここで「ROM」とは、データの書き込み、読出しができる半導体記憶装置であって、電源を切った場合であっても、情報が失われないものをいい、具体的な例としてはNOR型やNAND型のフラッシュメモリが該当するがこれに限定されない。なお、本MCP1におけるROM4の一例として、NAND型フラッシュメモリとした場合の機能ブロック図を図2に、このNAND型フラッシュメモリのメモリセルアレイを詳細に説明する図を図3に、このメモリセルアレイの一部についての断面図を図4にそれぞれ示しておく。」

6 引用例4に記載された技術的事項

上記記載事項R及びSより,引用例4には次の技術的事項が記載されているといえる。

「半導体記憶装置において,揮発性の半導体記憶装置と,不揮発性の半導体記憶装置とを一つのチップに混載させて,複数のメモリを単一のパッケージ内に混載したマルチチップパッケージを構成すること」


第5 対比

本願発明と引用発明とを対比する。
(1)引用発明の「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス」と,本願発明の「メモリサブシステム」とは,引用発明が「混合されたタイプのメモリデバイス」として,「メモリシステム43」に「混合されたメモリコア88A,89A,90A,…,および91Aを有する複数(n+1)個のメモリデバイス88,89,90,…,および91を含」み,「第1メモリデバイス88は,SRAMメモリコア88Aを有し,第2メモリデバイス89は,NORフラッシュメモリコア89Aを有」するものであって,「メモリデバイス30-0,30-1,…,および30-Nは,例えば,シリアルリンクL0,L1,L2,…,LNおよびL(N+1)などを使用して相互接続され」ていることから,下記の点(相違点1)で相違するものの,“揮発性メモリコンポーネントと,前記揮発性メモリコンポーネントに結合された不揮発性メモリコンポーネントと”を備える点で一致する。

(2)引用発明の「メモリコントローラ10」は,「出力インターフェース11,入力インターフェース12,およびコントローラ動作回路網13を有し,前記メモリコントローラ10は,別の電子回路との接続のための別のインターフェース14をも有」すると共に,「クロッキング方式は,例えば,DDR (ダブルデータレート)を含むことができ,前記DDR動作では,クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して,シリアル入力64に供給される情報を取り込むことができる」ものである。また引用発明の「メモリシステム」は,「メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0,30-1,…,および30-Nを含」むものであり,さらに,当該「前記メモリコントローラ10ならびに前記メモリデバイス30-0,30-1,…,および30-N」は,「例えば,シリアルリンクL0,L1,L2,…,LNおよびL(N+1)などを使用して相互接続され」ている。
これらのことから総合して,引用発明の「メモリコントローラ10」が有する「出力インターフェース11」及び「入力インターフェース12」並びに「別の電子回路との接続のための別のインターフェース14」などの「インターフェース」と,本願発明の「データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記SPI DDR揮発性メモリコンポーネント及び前記SPI DDR不揮発性メモリコンポーネントにアクセスするSPI DDRインタフェース」とは,“DDRインタフェース”である点で一致するといえる。
したがって,「データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記SPI DDR揮発性メモリコンポーネント及び前記SPI DDR不揮発性メモリコンポーネントにアクセスするSPI DDRインタフェース」を備え,「前記SPI DDR揮発性メモリコンポーネント、前記SPI DDR不揮発性メモリコンポーネント、並びに前記第1のピン及び前記第2のピンが、プロセッサと前記SPI DDRインタフェースを介して通信するマルチチップパッケージを構成する、メモリサブシステム」である本願発明と引用発明とは,下記の点(相違点1及び相違点3)で異なるものの,“データがクロック信号の立ち上がり及び立ち下がりでアクセスされ,前記揮発性メモリコンポーネント及び前記不揮発性メモリコンポーネントにアクセスするDDRインタフェースを備える”点で一致する。

(3)引用発明の「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス」は,本願発明の「メモリサブシステム」と,上記(1)及び(2)で検討したとおり,「メモリコンポーネント」及び「DDRインタフェース」を備える点では共通するものであり,下記の点(相違点3)で異なるものの,両者とも「メモリサブシステム」であるといい得る点で共通する。

(4)以上,(1)乃至(3)の検討から,引用発明と本願発明とは,次の一致点及び相違点を有する。

〈一致点〉
揮発性メモリコンポーネントと,
前記揮発性メモリコンポーネントに結合された不揮発性メモリコンポーネントと,
データがクロック信号の立ち上がり及び立ち下がりでアクセスされ,前記揮発性メモリコンポーネント及び前記不揮発性メモリコンポーネントにアクセスするDDRインタフェースを備える,
メモリサブシステム。

〈相違点1〉
本願発明の「揮発性メモリコンポーネント」及び「不揮発性メモリコンポーネント」が,それぞれ,「シリアルペリフェラルインタフェース(SPI)ダブルデータレート(DDR)揮発性メモリコンポーネント」及び「SPI DDR不揮発性メモリコンポーネント」であるのに対し,引用発明の「SRAMメモリコア88Aを有」する「第1メモリデバイス88」及び「NORフラッシュメモリコア89Aを有」する「第2メモリデバイス89」のインタフェース及びデータアクセスの仕組みについては,特定されていない点。

〈相違点2〉
本願発明が,「SPI DDR揮発性メモリコンポーネントを有効及び無効にする第1のピン」及び「SPI DDR不揮発性メモリコンポーネントを有効及び無効にする第2のピン」を備えるのに対し,引用発明は,「チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「CS#」端子を有」するものの,当該「「CS#」端子」が,揮発性メモリコンポーネントたる「SRAMメモリコア88A」を有する「第1メモリデバイス88」及び不揮発性メモリコンポーネントたる「NORフラッシュメモリコア89A」を有する「第2メモリデバイス89」を有効及び無効にするピンであるかについての特定がなされていない点。

〈相違点3〉
本願発明が,「前記SPI DDR揮発性メモリコンポーネント、前記SPI DDR不揮発性メモリコンポーネント、並びに前記第1のピン及び前記第2のピンが、プロセッサと前記SPI DDRインタフェースを介して通信するマルチチップパッケージを構成する」ものであるのに対し,引用発明は,「MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があること」や「シリアルインターフェースは,データを読み取り,書き込むのにより少数のピンを使用」するものであるなどの「技術的背景」をベースとしたものであるものの,「マルチチップパッケージを構成」するものであるか否かについては特定がなされていない点。


第6 判断

上記相違点につき検討する。
まず相違点1について検討する。
上記「第4 引用例」の「3 引用例2」の項及び「4 引用例3」の項で示したとおり,本願の第一国出願前に,シリアルインターフェイスプロトコルを用いた揮発性メモリ(SRAM,DRAMなど)や不揮発性メモリ(NORフラッシュメモリなど)は,既に知られていた周知なものであったといえる。
一方,引用発明は,その技術的背景として,「従来,シリアルインターフェースは,データを読み取り,書き込むのにより少数のピンを使用し,シリアルフラッシュメモリが,現在入手可能であるが,これは,非常に低速である傾向があ」ること,「多数の従来のメモリは,SPI (Serial Peripheral Interface)互換インターフェースを用いて1MHz?20MHzの範囲で動作するシリアルバスインターフェース方式を使用している」こと,そして,「このシリアルインターフェース標準規格は,通常,そのパラレル対応物より低速であり,パラレルインターフェース方式は,MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性がある」ことなどを前提としたものである一方で,その内部は,「前記メモリコントローラ10ならびに前記メモリデバイス30-0,30-1,…,および30-Nは,例えば,シリアルリンクL0,L1,L2,…,LNおよびL(N+1)などを使用して相互接続され」ていること,さらに,「クロッキング方式は,例えば,DDR (ダブルデータレート)を含むことができ,前記DDR動作では,クロック信号SCLKの立ち上がりエッジと立ち下がりエッジとの両方を使用して,シリアル入力64に供給される情報を取り込むことができる」ものであることに鑑みれば,引用発明の「SRAMメモリコア88Aを有」する「第1メモリデバイス88」及び「NORフラッシュメモリコア89Aを有」する「第2メモリデバイス89」のインタフェースを,シリアルインタフェースとすることには特段の困難性は無く,そのインタフェースの形式についても,引用発明の背景技術でもあり,「25年以上にわたって」広く知られていた規格(上記引用例2参照。)である,「SPI (Serial Peripheral Interface)互換インターフェース」を用いることも適宜なし得る程度のことに過ぎないことなどに鑑みれば,引用発明の各メモリデバイスをそれぞれ「シリアルペリフェラルインタフェース(SPI)ダブルデータレート(DDR)揮発性メモリコンポーネント」及び「SPI DDR不揮発性メモリコンポーネント」とすることは,当業者であれば容易になし得たというほかなく,本相違は格別なものとはいえない。

次に相違点2及び3について検討する。
まず相違点2については,引用発明の「メモリシステム」は,「チップ選択信号およびチップ選択入力接続またはチップ選択入力ポートを表す「CS#」端子を有」するものである。そして,上記「第5 引用例」の「2 引用発明」の項の,「カ」の項でも検討したとおり,各メモリデバイスである,「SRAM-0 88」,「NOR-0 89」,「NAND-0 90」及び「NAND-(n-2) 91」それぞれに対しても「CS#」という信号が供給されている様子がうかがわれ,これは,それぞれのメモリデバイス,すなわち(メモリ)「チップ」を「選択」するための信号であることを当業者であれば普通に理解することができる。すると,引用発明のこれらの「「CS#」端子」は,本願発明の「SPI DDR揮発性メモリコンポーネントを有効及び無効にする第1のピン」及び「SPI DDR不揮発性メモリコンポーネントを有効及び無効にする第2のピン」と,それぞれのメモリコンポーネントを「有効及び無効にする」という機能においては共通するものと認められる。
すると,相違点2は結局,機能で共通する信号線ないし端子が,「ピン」といわれるものであるか否かという点に帰着する。
さらに進んで相違点3についてもあわせて検討するに,上記「第1のピン」及び「第2のピン」も含め,本願発明が「前記SPI DDR揮発性メモリコンポーネント、前記SPI DDR不揮発性メモリコンポーネント、並びに前記第1のピン及び前記第2のピンが、プロセッサと前記SPI DDRインタフェースを介して通信するマルチチップパッケージを構成する」であるとは,本願発明の「メモリサブシステム」は,全体としては,「マルチチップパッケージを構成する」ものであると共に,当該「マルチチップパッケージ」からは,「前記SPI DDRインタフェースを介」して「プロセッサ」と「通信する」ものであり,また,当該「プロセッサ」と「通信する」ものが,「前記SPI DDR揮発性メモリコンポーネント、前記SPI DDR不揮発性メモリコンポーネント」のほかに,「前記第1のピン及び前記第2のピン」も当該「通信」を行うものであると解される。
してみれば,相違点2に係る「第1のピン」及び「第2のピン」を備える点,及び相違点3に係る「マルチチップパッケージを構成する」点に関しては,本願発明の「メモリサブシステム」が,「マルチチップパッケージ」に,外部の「プロセッサ」と通信する「第1のピン」及び「第2のピン」が設けられていることを意味し,相違点2及び3をまとめると,引用発明が,「マルチチップパッケージを構成する」と共に,「SPI DDR揮発性メモリコンポーネント」を「有効及び無効にする第1のピン」と,「SPI DDR不揮発性メモリコンポーネント」を「有効及び無効にする第2のピン」が当該「マルチチップパッケージ」に設けられていることが特定されていない点で相違することに帰着する。
一方,引用発明は,「混合されたタイプのメモリデバイスを有するメモリシステムなどの半導体デバイス」であるから,特定はないものの,当該デバイスは,外部の例えばプロセッサなどと通信を行うものであることは,当業者であれば普通に認識できる。そして,引用発明の「メモリシステム」が,「メモリコントローラ10ならびにシリアル相互接続構成の複数のメモリデバイス30-0,30-1,…,および30-Nを含」み,「メモリコントローラ10は,出力インターフェース11,入力インターフェース12,およびコントローラ動作回路網13を有し,前記メモリコントローラ10は,別の電子回路との接続のための別のインターフェース14をも有」するものでもあることから,上記のとおりプロセッサなどと通信を行うためには,なんらかの端子ないしピンが必要であることも当業者に自明である。
そして,上記引用例4には,上記「6 引用例4に記載された技術的事項」の項で示したとおり,「半導体記憶装置において,揮発性の半導体記憶装置と,不揮発性の半導体記憶装置とを一つのチップに混載させて,複数のメモリを単一のパッケージ内に混載したマルチチップパッケージを構成すること」が記載され,また引用発明においてもその技術的背景において,「MCP (マルチチップパッケージ)上の多すぎる物理的配線またはルーティングを伴う可能性があること」などの認識があったことに鑑みれば,引用発明の「半導体デバイス」を,「マルチチップパッケージ」の構成とすることには特段の技術的困難性があったとは到底いえず,引用発明及び引用例4に記載の技術的事項を踏まえるならば,相違点2及び3の構成を想起することは容易であったというべきである。
以上検討したとおり,相違点1乃至3はいずれも格別なものではなく,またそのことによる効果も,当業者であれば普通に想起し得る程度のことに過ぎない。

したがって,本願発明は,引用発明及び引用例2乃至4に記載された技術的事項に基づいて当業者が容易になし得たものであり,特許法29条2項の規定により,特許を受けることができないものである。


第7 むすび

以上のとおり,本願発明は,本願第一国出願前に頒布された刊行物に記載された発明,及び電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。
したがって,その余の請求項に係る発明について論及するまでもなく,本願は拒絶すべきものである。
よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-03-29 
結審通知日 2019-04-01 
審決日 2019-04-12 
出願番号 特願2014-546120(P2014-546120)
審決分類 P 1 8・ 537- WZ (G06F)
P 1 8・ 121- WZ (G06F)
P 1 8・ 536- WZ (G06F)
最終処分 不成立  
前審関与審査官 滝谷 亮一後藤 彰  
特許庁審判長 仲間 晃
特許庁審判官 山崎 慎一
須田 勝巳
発明の名称 高速シリアルペリフェラルインタフェースメモリサブシステム  
代理人 江口 昭彦  
代理人 内藤 和彦  
代理人 稲葉 良幸  
代理人 大貫 敏史  
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