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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1355783
審判番号 不服2018-12725  
総通号数 239 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-11-29 
種別 拒絶査定不服の審決 
審判請求日 2018-09-25 
確定日 2019-10-07 
事件の表示 特願2016-526688「直接描画リソグラフィを使用する集積回路製造」拒絶査定不服審判事件〔平成27年 1月22日国際公開、WO2015/008021、平成28年10月 6日国内公表、特表2016-531424〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年(2014年)5月8日(パリ条約による優先権主張 外国庁受理 2013年7月17日 米国,以下「本願優先日」という。)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成29年 9月20日付け 拒絶理由通知
平成29年12月21日 意見書・手続補正
平成30年 5月23日付け 拒絶査定(以下,「原査定」という。)
平成30年 9月25日 審判請求
平成30年11月 2日 手続補正(方式)

第2 本願発明
本願の請求項17に係る発明(以下,「本願発明」という。)は,平成29年12月21日に補正された特許請求の範囲の請求項17に記載された事項により特定される発明であり,以下のとおりである。
「【請求項17】
個別に設計された複数の機能ブロックと,それぞれのレイアウト設計をもち,少なくとも部分的には直接描画リソグラフィ・ステップを使用して形成される1つ又は複数の層とを有するシステム・オン・チップ集積回路を製造する方法であって,
前記複数の機能ブロックのうちの1つの機能ブロックの設計を,その他の複数の機能ブロックを変更しないままで変更するために,前記直接描画リソグラフィ・ステップを使用して形成される前記1つ又は複数の層のうち少なくとも1つの層の前記レイアウト設計を変更するステップと,
前記変更済みのレイアウト設計に従って,前記1つ又は複数の層のうちの前記少なくとも1つの層を前記直接描画リソグラフィ・ステップを使用して形成するステップと,
を含み,
前記1つ又は複数の性能特性が前記集積回路の少なくとも一部の動作速度を含み,前記変更済みのレイアウト設計が前記集積回路の前記少なくとも一部の,変更済みの公称動作速度を提供する,方法。」

第3 原査定の拒絶の理由
本願発明について,原査定の拒絶の理由は次のとおりである。
本願発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
1.特開2010-238797号公報
7.特開2005-268774号公報

第4 引用文献及び引用発明
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された特開2010-238797号公報(以下,「引用文献1」という。)には,図面とともに次の事項が記載されている。(下線は,当審で付加した。以下同じ。)
「【請求項1】
試験結果に応じた調整を行う調整回路を含む半導体装置の製造途中において,当該半導体装置を試験する工程と,
前記試験結果に応じて電子ビーム描画によって前記調整回路の回路パターンを確定させる工程と,
を有することを特徴とする半導体装置の製造方法。」
「【技術分野】
【0001】
本発明は,半導体装置の製造方法に関する。
【背景技術】
【0002】
従来,半導体装置のマクロ(回路ブロック)の設計時においては,製造時のトランジスタ特性などのばらつきに耐えられるように,十分広い動作マージンを確保した設計が行われている。
【0003】
また,SRAM(Static Random Access Memory)のようなメモリマクロを含む半導体装置においても,製造不良のあるメモリセルが検出された場合,たとえば,ヒューズ回路を用いて,他のメモリセルに切り替えるような構成(冗長構成)が用いられている。」
「【発明が解決しようとする課題】
【0005】
しかしながら,このような,製造ばらつきや製造不良を考慮した設計を行うと,回路面積,動作速度,消費電力などの回路の性能を悪化させる問題がある。
上記の点を鑑みて,本発明は,高い回路性能と安定動作とを両立した半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。」
「【発明を実施するための形態】
【0009】
以下,本発明の実施の形態を,図面を参照して詳細に説明する。
図1は,本実施の形態の半導体装置の製造方法の概略の流れを説明する工程フローを示す図である。
【0010】
本実施の形態の半導体装置の製造方法は,設計工程(ステップS1),半導体製造工程(ステップS2),試験工程(ステップS3),電子ビーム描画工程(ステップS4),残りの半導体製造工程(ステップS5)と,を有する。
(中略)
【0015】
電子ビーム描画装置5は,電子ビーム直描方式により,配線パターンやビアパターンなどの回路パターンを,マスクを用いずに電子ビームで直接描画して作成する。
次に,図1で示した各工程の詳細を説明する。
【0016】
設計工程(ステップS1)において,設計装置3は,設計者による入力のもと,製造する半導体装置の論理設計及び物理設計を行う。
ここで,設計装置3は,後述の試験工程で得られる試験結果に応じて回路を調整するための調整回路を,設計工程の段階で各チップの回路ブロックに作成しておく。
【0017】
図3は,調整回路の一例を示す図である。
ここでは,たとえば,SRAMマクロにおいて,インバータ回路11に接続されたワード線WLの電位を調整する調整回路10を示している。
【0018】
調整回路10は,ワード線WLにドレイン端子を接続し,ソース端子をGND(接地端子)に接続した,nチャネル型MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)Tr1,Tr2,Tr3,…,Trnを有する。なお,以下では,nチャネル型MOSFETを,単にトランジスタと記す。
【0019】
設計工程で作成する調整回路10は,後の試験工程で得られる試験結果に応じて調整可能なように,回路パターンを確定していない。図3の例では,トランジスタTr1?Trnのゲート端子は,電源線Vddに接続されておらず,接続先が未確定の状態となっている。
【0020】
詳細は後述するが,電子ビーム描画装置5を用いて,たとえば,試験結果に応じた個数のトランジスタTr1?Trnのゲート端子を,電源線Vddに接続する配線パターンを形成する。つまり,ワード線WLとGND間を電気的に接続させるトランジスタTr1?Trnの個数を決定する。これにより,ワード線WLの電位を調整することができる。
【0021】
なお,各トランジスタTr1?Trnのサイズ(ゲート長L,ゲート幅W)は等しくする必要はない。ゲート幅Wの比率が1,2,4,8の4個のトランジスタTr1?Tr4を用いた場合,どのトランジスタTr1?Tr4をオンさせるかによって,1?15レベルでワード線WLの電位を調整することが可能である。
【0022】
設計装置3は,このような調整回路10を作成するとともに,試験結果に応じてどのような接続を行えばよいかを特定する設定情報を,予めシミュレーションの結果や試作品に対する試験結果などを参照して作成する。そして,設計装置3は,その設定情報を,たとえば,データベース2に格納する。
(中略)
【0028】
半導体装置の設計の際に,図5の上側のグラフのような広いばらつきに耐えられるように,大きなマージンを確保して設計を行うと,回路面積,動作速度,消費電力などの回路の性能を悪化させる。
【0029】
そこで,設計工程では,図5の下側のグラフのように,局所的なばらつきの範囲において,十分な動作マージンが確保できるように,後の工程で回路を調整するための設定情報を予め作成する。
【0030】
たとえば,測定したチップにおけるトランジスタ特性のばらつきが,図5のエリア(1)のようなばらつきであった場合,このばらつきの範囲で,よい特性を示す調整回路の設定を,予めシミュレーションなどで検討する。たとえば,図3で示したような調整回路10のトランジスタTr1?Trnをいくつオンすれば,よい特性が得られるかを検討し,その検討結果を,エリア(1)における設定情報とする。設計装置3は,このような設定情報をエリア(1)?(5)ごとに作成して,データベース2に格納する。
【0031】
以上のような設計工程が終わると,次に,半導体製造工程(ステップS2)が実施される。
半導体製造工程では,設計データをもとに,図示しない露光装置や成膜装置などの半導体製造装置により,フォトリソグラフィ処理,エッチング処理,不純物注入処理,成膜処理などを行い,トランジスタなどの素子を半導体基板上に作成する。
【0032】
図6は,半導体製造工程の1工程時における半導体装置の一部を示す断面模式図である。
ここでは,半導体基板30に,素子分離領域31によって画定された範囲にトランジスタ32を作成した場合について示している。トランジスタ32は,ソース領域33,ドレイン領域34,ゲート絶縁膜35,ゲート電極36,サイドウォール37を有している。
【0033】
また,半導体基板30上には層間絶縁膜38が形成されており,層間絶縁膜38中には,ソース領域33,ドレイン領域34と接続するビア39,40が形成されている。そして,このビア39,40に接続するように,配線層41,42が形成されている。
【0034】
半導体製造工程が,たとえば,この図6で示したような段階まで進んだ後,制御用コンピュータ1は,試験装置4に試験工程(ステップS3)を実施させる。
図7は,試験工程の様子を示す模式図である。
(中略)
【0038】
試験工程後,制御用コンピュータ1は,試験結果と,データベース2に格納されている設定情報とを照合し,試験結果に適した設定情報を特定する。たとえば,試験工程によって得られたある測定値が,図5で示したエリア(1)にばらつきの中心を示す場合に,前述したように,エリア(1)に対応した設定情報が予めデータベース2に格納されているので,それを特定する。そして,制御用コンピュータ1は,特定した設定情報を電子ビーム描画装置5に設定する。
【0039】
次に,電子ビーム描画工程(ステップS4)が実施される。
電子ビーム描画装置5は,設定された設定情報をもとに,調整回路10の回路パターンを,電子ビーム描画によって確定する。
【0040】
具体的には,図6で示したような製造途中の試料に対して,図示しない成膜装置でレジストを塗布したのち,電子ビーム描画装置5は,電子銃によって,たとえば,50?100keV程度に加速された電子ビームを,磁界レンズにより絞り,試料に照射する。そして,設定情報をもとに,電子ビームを走査して,レジスト上に回路パターンを描画する。
【0041】
図9は,電子ビーム描画装置で描画された回路パターンの例を示す図である。
図9では,電子ビーム描画装置5が描画する回路パターンを太線にて示している。
図9(A)では,トランジスタTr1,Tr2のゲート端子を電源線Vddに接続する配線パターンと,トランジスタTr3?Trnのゲート端子をGNDに接続する配線パターンが描画された調整回路10を示している。
【0042】
図9(B)では,トランジスタTr1,Tr2のゲート端子をワード線WLに接続する配線パターンと,トランジスタTr3?Trnのゲート端子をGNDに接続する配線パターンが描画された調整回路10を示している。
【0043】
このような回路パターンをもとに形成される配線は,たとえば,図6で示した半導体装置の第1層の配線層41,42よりも上層に形成される。また,図9で示したような配線パターンを描画する代わりに,トランジスタTr1?Trnのゲート端子と電源線Vddまたはワード線WLとを接続するビアパターンを,電子ビーム描画装置5により描画するようにしてもよい。
【0044】
このように,本実施の形態の半導体装置の製造方法では,設定情報に基づいた調整回路の調整を,ヒューズ回路などを用いずに,電子ビーム描画により行うので,回路面積を増大することがない。
【0045】
また,予め形成された回路の電気的接続を確定する短い配線のパターンを,電子ビーム描画により描画するので,スループットの悪化を招かない。一般的に電子ビーム描画法は,描画に時間がかかるが,本実施の形態の半導体装置の製造方法では描画箇所を短くできるので,短時間で描画が可能である。
【0046】
チップごとに,設定情報にもとづいた電子ビーム描画が行われると,残りの半導体製造工程(ステップS5)が実施される。
残りの半導体製造工程では,エッチング処理,CMP(Chemical Mechanical Polishing)を用いて,確定した調整回路10の回路パターンに応じたビアや配線の形成などが行われる。その後,電極パッドの形成や,パッケージの組立などを行い,半導体装置を完成させる。」
(2)図9の記載
前記(1)【0041】より,図9では,電子ビーム描画装置が描画する回路パターンは太線で示されているから,前記(1)【0041】及び【0042】の記載を参酌すると,図9(A)及び(B)には,それぞれ以下の事項が記載されていると認められる。
ア 「トランジスタTr1,Tr2のゲート端子を電源線Vddに接続する配線パターンと,トランジスタTr3?Trnのゲート端子をGNDに接続する配線パターンと,からなる電子ビーム描画装置が描画する回路パターン」(図9(A))
イ 「トランジスタTr1,Tr2のゲート端子をワード線WLに接続する配線パターンと,トランジスタTr3?Trnのゲート端子をGNDに接続する配線パターンと,からなる電子ビーム描画装置が描画する回路パターン」(図9(B))
(3)引用発明
前記(1)より,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「半導体装置の製造方法は,設計工程,半導体製造工程,試験工程,電子ビーム描画工程,残りの半導体製造工程と,を有し,
設計工程で作成する調整回路は,SRAMマクロにおけるもので,後の試験工程で得られる試験結果に応じて調整可能なように,回路パターンを確定しておらず,
設計工程で動作速度などの回路の性能であってよい特性が得られるかを検討し,その検討結果を設定情報とし,
試験結果に適応した設定情報を特定し,特定した設定情報を電子ビーム描画装置に設定し,電子ビーム描画装置は,調整回路の回路パターンを,電子ビーム描画によって確定し,
このような回路パターンをもとに形成される配線は,第1層の配線層よりも上層に形成され,
その後,半導体装置を完成させること。」
2 引用文献7について
(1)引用文献7の記載
原査定の拒絶の理由に引用された特開2005-268774号公報(以下,「引用文献7」という。)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,無線通信など非接触手段により,メモリ回路に必要な情報を記憶させ,或いは情報を読み取ることのできるICチップ(以下「IDチップ」ともいう。)として用いる半導体装置の製造方法に関する。特に,ガラス,プラスチックなどの絶縁基板上に形成されたIDチップとして用いる半導体装置の製造方法に関する。」
「【0005】
このようなIDチップとしては例えば図2に示すようなものがある。IDチップに用いる半導体装置200はアンテナ回路201,整流回路202,安定電源回路203,アンプ208,復調回路213,論理回路209,メモリコントロール回路212,メモリ回路211,論理回路207,アンプ206,変調回路205によって構成される。また,アンテナ回路201はアンテナコイル301,同調容量302によって構成される(図3(A))。また,整流回路202はダイオード303,304,平滑容量305によって構成される(図3(B))。」
「【0030】
絶縁基板上に不揮発性メモリ回路,変調回路,復調回路,論理回路などに用いるTFTを作製する方法について図13を用いて説明する。なお,本実施の形態では半導体素子としてnチャネル型薄膜トランジスタ(以下TFTと記す),pチャネル型TFTを例に挙げて示すが,本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また,この作製方法は一例であって,絶縁基板上での作製方法を限定するものではない。
(中略)
【0034】
そして,ゲート絶縁膜3006上に第1の導電層3007?3009を形成する。続いて第2の導電層3011?3013を形成し,積層された第1の導電層3007?3009と第2の導電層3011?3013(通常のTFT)を一括でエッチングを行い,TFTのゲート電極を形成する。
(中略)
【0039】
以上において,各パターニング工程は第一の露光手段(たとえばミラープロジェクション露光,ステップ・アンド・リピート露光(ステッパー露光),ステップ・アンド・スキャン露光など)によって,露光をおこない,レジストを感光させ,パターンを形成し,そのレジストをマスクとしてエッチングをおこなっている。
(中略)
【0043】
そして,メモリ部において島状半導体層のソース領域,ドレイン領域とコンタクトをとる電極3026,3027を形成する。また,論理回路部においても同様に,電極3028?3030を形成する。
【0044】
以上の説明において,コンタクトホール形成工程において,従来のミラープロジェクション露光,ステップ・アンド・リピート露光,またはステップ・アンド・スキャン露光と電子ビーム露光又はレーザ露光を組み合わせることで,スループットが高く,且つ,同一基板上に異なるデータを有するチップの製造方法を述べたが,上記方法はコンタクトホール形成工程に限らず,ソース・ドレイン電極形成工程やドーピング工程などその他の工程で用いても良い。
【0045】
以上においては,第1の露光手段の次に第2の露光手段を用いているが,まず第2の露光手段で,メモリ部を形成し,その後に第1の露光手段で他の回路部分を形成してもよい。
【0046】
以上のようにして,不揮発性メモリ素子を有するメモリ部と,LDD構造のnチャネル型TFTおよびシングルドレイン構造のpチャネル型TFTを有する論理回路部と,を同一の基板上に形成することができる(図13参照)。」
(2)公知技術7
前記(1)より,引用文献7には次の技術的事項(以下,「公知技術7」という。)が記載されていると認められる。
「IDチップとして用いる半導体装置の製造方法であって,IDチップに用いる半導体装置はメモリ部と,論理回路部とを同一の基板上に形成するもの。」

第5 対比及び判断
1 対比
(1)本願発明と引用発明との対比
ア 引用発明の「SRAMマクロ」は,「設計時における」「半導体装置のマクロ(回路ブロック)」である(前記第4の1(1)【0002】)から,本願発明の「個別に設計された」「機能ブロック」に相当する。
イ 引用発明の「回路パターン」はこれを「もとに形成される配線は,第1層の配線層よりも上層に形成され」るから,「調整回路」の部分だけでなく層状に全体を覆うもののもとになる情報であって,本願発明の「それぞれのレイアウト設計」に相当する。
ウ 引用発明の「電子ビーム描画」は,本願発明の「直接描画リソグラフィ・ステップ」に相当する。
エ 引用発明の「第1層の配線層よりも上層」は,本願発明の「1つ又は複数の層」に相当する。
オ 前記アないしエを考慮すると,引用発明の「半導体装置の製造方法」は,本願発明の「個別に設計された」「機能ブロックと,それぞれのレイアウト設計をもち,少なくとも部分的には直接描画リソグラフィ・ステップを使用して形成される1つ又は複数の層とを有する集積回路を製造する方法」に相当する。
カ 引用発明は「試験結果に適応した設定情報を特定し」「調整回路の回路パターンを,電子ビーム描画によって確定」するものであり,具体的には,前記第4の1(2)のア及びイのうちのどちらかの「回路パターン」に特定することになるから,一方から他方へ「変更する」ということができ,前記エを考慮すると,引用発明は「前記直接描画リソグラフィ・ステップを使用して形成される前記1つ又は複数の層のうち少なくとも1つの層の前記レイアウト設計を変更するステップ」を有するといえる。
キ 引用発明の「試験結果に適応した設定情報を特定し,特定した設定情報を電子ビーム描画装置に設定し,電子ビーム描画装置は,調整回路の回路パターンを,電子ビーム描画によって確定」することは,本願発明の「前記変更済みのレイアウト設計に従って,前記1つ又は複数の層のうちの前記少なくとも1つの層を前記直接描画リソグラフィ・ステップを使用して形成するステップ」に相当する。
ク 引用発明の「設計工程で動作速度などの回路の性能であってよい特性が得られるかを検討し,その検討結果を設定情報とし」は,本願発明の「前記1つ又は複数の性能特性が前記集積回路の少なくとも一部の動作速度を含み,前記変更済みのレイアウト設計が前記集積回路の前記少なくとも一部の,変更済みの公称動作速度を提供する」に相当する。
ケ すると,本願発明と引用発明とは,下記(2)の点で一致し,下記(3)の点で相違する。
(2)一致点
「個別に設計された機能ブロックと,それぞれのレイアウト設計をもち,少なくとも部分的には直接描画リソグラフィ・ステップを使用して形成される1つ又は複数の層とを有する集積回路を製造する方法であって,
前記直接描画リソグラフィ・ステップを使用して形成される前記1つ又は複数の層のうち少なくとも1つの層の前記レイアウト設計を変更するステップと,
前記変更済みのレイアウト設計に従って,前記1つ又は複数の層のうちの前記少なくとも1つの層を前記直接描画リソグラフィ・ステップを使用して形成するステップと,
を含み,
前記1つ又は複数の性能特性が前記集積回路の少なくとも一部の動作速度を含み,前記変更済みのレイアウト設計が前記集積回路の前記少なくとも一部の,変更済みの公称動作速度を提供する,方法。」
(3)相違点
本願発明では,「機能ブロック」を「複数」有する「システム・オン・チップ」集積回路を製造するもので,「前記複数の機能ブロックのうちの1つの機能ブロックの設計を,その他の複数の機能ブロックを変更しないままで変更するため」のものであるのに対し,引用発明では,そうではない点。
2 相違点についての判断
引用発明は「高い回路性能と安定動作とを両立した半導体装置を製造する」(前記第4の1(1)【0005】)ことを課題としており,公知技術7の「メモリ部と論理回路部とを同一の基板上に形成する半導体装置」においても,「高い回路性能と安定動作とを両立」させるべきことは当然であるから,引用発明を公知技術7に係る半導体装置の製造に転用することは,当業者が容易に思いつくことである。
すると,公知技術7の「メモリ部」と「論理回路部」とに対応した「複数の機能ブロック」を有することとなり,少なくとも「メモリ部」の機能ブロックに引用発明を適用することにより,「1つの機能ブロックの設計を,その他の複数の機能ブロックを変更しないままで変更する」,「機能ブロック」を「複数」有する「システム・オン・チップ」集積回路を製造することになるから,相違点に係る構成は当業者が容易に得られるものである。
3 まとめ
したがって,本願発明は,引用発明及び引用文献7に記載された技術的事項に基づいて,当業者が容易に発明をすることができたものである。

第6 結言
以上のとおり,本願の請求項17に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-05-16 
結審通知日 2019-05-17 
審決日 2019-05-28 
出願番号 特願2016-526688(P2016-526688)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 小堺 行彦高橋 宣博  
特許庁審判長 恩田 春香
特許庁審判官 飯田 清司
深沢 正志
発明の名称 直接描画リソグラフィを使用する集積回路製造  
代理人 特許業務法人浅村特許事務所  
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