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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1355804
審判番号 不服2018-11504  
総通号数 239 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-11-29 
種別 拒絶査定不服の審決 
審判請求日 2018-08-24 
確定日 2019-10-09 
事件の表示 特願2016-119322「マルチ窪みのシャロートレンチアイソレーションを有する集積回路」拒絶査定不服審判事件〔平成28年10月13日出願公開、特開2016-181717〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成22年10月15日(パリ条約による優先権主張2009年10月16日、2010年7月16日いずれも米国)の特許出願(特願2010-232689号。以下「最先の原出願」という。)の一部を平成26年3月19日に特許法第44条第1項の規定による新たな特許出願(特願2014-56599号)とし、更にその一部を平成28年6月15日に特許法第44条第1項の規定による新たな特許出願(特願2016-119322号)としたものであって、平成28年7月14日に手続補正書が提出され、平成29年4月25日付けで拒絶理由が通知され、同年11月6日に意見書及び手続補正書が提出されたが、平成30年4月20日付けで拒絶査定がなされた。
それに対して、同年8月24日に拒絶査定不服審判が請求されると同時に手続補正書が提出され、平成31年2月4日に上申書が提出された。

第2 平成30年8月24日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
平成30年8月24日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?10を、補正後の特許請求の範囲の請求項1?10と補正するものであり、そのうちの補正前後の請求項1は、次のとおりである。

(補正前)
「【請求項1】
シャロートレンチアイソレーション(STI)構造を形成する方法であって、
第一領域と第二領域とを有し、前記第一領域は前記第二領域から分離して、横方向にずれている基板の上表面に、第一フォトレジスト層を設け、
前記基板の上表面の前記第一領域を露出させる複数の第一開口を有する第一パターンで前記第一フォトレジスト層をパターニングし、
前記第一フォトレジスト層を第一マスクとして用い、プラズマエッチングにより前記基板の内部に前記基板の上表面から第一深さにエッチングすることで複数の第一STI構造を形成し、
前記基板の前記上表面に前記第一フォトレジスト層とは異なる第二フォトレジスト層を設け、
前記複数の第一STI構造のいずれの1つも露出させないで前記基板の前記上表面の第二領域を露出させる複数の第二開口を有する第二パターンで前記第二フォトレジスト層をパターニングし、
前記第二フォトレジスト層を第二マスクとして用い、前記基板の内部に前記基板の上表面から第二深さにエッチングすることで複数の第二STI構造を形成し、前記複数の第二STI構造の各々は、前記第二パターン内の第二開口の異なる一つに対応し、前記複数の第一STI構造の各々は、前記複数の第二STI構造の各々から分離して横方向にスペースが開けられており、および
前記基板を平坦化する
ことを特徴とするSTI構造を形成する方法。」

(補正後)
「【請求項1】
シャロートレンチアイソレーション(STI)構造を形成する方法であって、
第一領域と第二領域とを有し、前記第一領域は前記第二領域から分離して、横方向にずれている基板の上表面に、第一フォトレジスト層を設け、
前記基板の上表面の前記第一領域を露出させる複数の第一開口を有する第一パターンで前記第一フォトレジスト層をパターニングし、
前記第一フォトレジスト層を第一マスクとして用い、プラズマエッチングにより前記基板の内部に前記基板の上表面から第一深さにエッチングすることで複数の第一STI構造を形成し、
前記基板の前記上表面に前記第一フォトレジスト層とは異なる第二フォトレジスト層を設け、
前記複数の第一STI構造のいずれの1つも露出させないで前記基板の前記上表面の第二領域を露出させる複数の第二開口を有する第二パターンで前記第二フォトレジスト層をパターニングし、
前記第二フォトレジスト層を第二マスクとして用い、前記基板の内部に前記基板の上表面から第二深さにエッチングすることで複数の第二STI構造を形成し、前記複数の第二STI構造の各々は、前記第二パターン内の第二開口の異なる一つに対応し、前記複数の第一STI構造の各々は、前記複数の第二STI構造の各々から分離して横方向にスペースが開けられており、および
前記複数の第二STI構造をエッチングすることで形成した後に前記基板を平坦化する
ことを特徴とするSTI構造を形成する方法。」(下線は補正箇所に付加したもの。)

2 本件補正の適否
本件補正は、次の補正事項のとおりである。
補正前の請求項1、5、8、それぞれに記載の「前記基板を平坦化する」を、いずれも「前記複数の第二STI構造をエッチングすることで形成した後に前記基板を平坦化する」とすること。
以下、上記補正事項について検討する。
上記補正事項は、補正前の請求項1、5、8に係る発明の発明特定事項である「前記基板を平坦化する」ことについて、「前記複数の第二STI構造をエッチングすることで形成した後に」という構成を追加して、「前記基板を平坦化する」ことを限定する補正であり、補正前の請求項に記載された発明と産業上の利用分野及び発明が解決しようとする課題が同一である。
したがって、上記補正事項は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の請求項1に係る発明(以下「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定の規定に適合するか)について、以下において検討する。

(1)本件補正発明
本件補正発明は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。

(2)引用例の記載と引用発明
ア 引用例1:韓国公開特許第10-2009-00717号公報
(ア)原査定の拒絶理由で引用された、本願の最先の原出願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、韓国公開特許第10-2009-00717号公報(原査定で引用された引用文献2。以下「引用例1」という。)には、図面とともに以下の事項が記載されている(審決注:原文は省略し、合議体による翻訳文である。下線は当審で付加した。以下同じ。)。

a 「<1>本発明は半導体素子の製造方法に関することで、さらに詳しくは高電圧素子と低電圧素子が集積化された半導体素子のためのお互いに違う深さのシャロートレンチ素子分離膜を製造するのに適合した半導体素子の素子分離膜製造方法に関する。

b 「<22>図2aないし図2eは本発明の望ましい一実施例による高電圧及び低電圧半導体素子の素子分離膜製造過程を順次に示した工程流れ図である。
<23>図2aを参照すると、シリコンなどの半導体基板(100)の上部にパッド絶縁膜(102)として、シリコン酸化膜(SiO_(2))を熱酸化工程、化学気相蒸着(CVD:Chemical Vapor Deposition)工程などを進行して形成する。 ここで、パッド絶縁膜(102)の厚さは、例えばおおよそ500Å?2000Å厚さ範囲で形成することができる。
<24>次に、パッド絶縁膜(102)の上部面に第1ハードマスク膜(104)として、シリコン窒化膜(SiN)を形成するが、このような第1ハードマスク膜(104)は化学気相蒸着(CVD)工程などを利用して形成することができ、その厚さは、おおよそ500Å?2000Å範囲程度に形成することができる。
<25>続いて、第1ハードマスク膜(104)の上部面にエッチング選択性がある第2ハードマスク膜(106)として、シリコン酸化膜(SiO_(2))をおおよそ500Å?2000Å厚さ範囲で形成するが、このような第2ハードマスク膜(106)は低圧化学気相蒸着(LP-CVD)方式でTEOSを熱分解させてシリコン酸化膜を蒸着する。
<26>図2bを参照すると、スピンコーティングなどの工程を進行して第2ハードマスク膜(106)の上部面にフォトレジストを塗布して、素子分離膜領域を定義するマスクを使用した露光工程を進行してフォトレジストを露光した後これを現像液で現像することで、第2ハードマスク膜(106)の上部に素子分離膜領域を定義するフォトレジストパターン(108)を形成する。
<27>次に、乾式エッチング工程を進行してフォトレジストパターン(108)によって露出した第2ハードマスク膜(106)、第1ハードマスク膜(104)及びパッド絶縁膜(102)をエッチングしてマスクパターンを形成して、このマスクパターンによって露出した半導体基板(100)の一部を除去することで第1深さを有する第1シャロートレンチ(110)を形成するが、半導体基板(100)の一部を除去して形成される第1深さは、例えばおおよそ3000Å?6000Å範囲程度に形成する。この時、第1シャロートレンチ(110)は、低電圧素子領域(A)に形成されるトレンチである。
<28>ここで、乾式エッチング工程は、例えばMERI(Magnetically Enhanced Reactive Ion)タイプのプラズマソース(plasma source)を有したエッチング装備(etcher)を利用するエッチング工程で進行することができる。
<29>再び、図2cを参照すると、アッシングなどの工程を進行して第2ハードマスク膜()上に残留するフォトレジストパターンを除去して、スピンコーティングなどの工程を進行してその構造物の前面にフォトレジストを塗布して、低電圧素子領域(A)と高電圧素子領域(B)を分離するマスクを使用した露光工程を進行してフォトレジストを露光させた後これを現像液で現像することで、フォトレジストパターン(112)を形成する。ここで、フォトレジストパターン(112)は、第1深さを有する低電圧素子領域(A)の基板部分をマスキングして、第2深さを有する高電圧素子領域(B)の基板部分をオープンさせる形態のパターンを有する。
<30>次に、エッチング工程を進行してフォトレジストパターン(112)によってオープンされた高電圧素子領域(B)のトレンチを第2深さにエッチングして高電圧素子領域(B)に第2シャロートレンチ(114)を形成する。ここで、高電圧素子領域(B)の第2シャロートレンチ(114)は、おおよそ7000Å?15000Å程度の深さで形成することができる。
…(略)…
<34>再び、図2eを参照すると、第1及び第2シャロートレンチ(110、114)が形成された半導体基板(100)の前面にギャップフィル絶縁膜を化学気相蒸着(CVD)などの工程に蒸着してトレンチを完全にギャップフィルする。
…(略)…
<36>次に、化学的機械的研摩(CMP)などのような平坦化工程を進行してギャップフィル絶縁膜を第2ハードマスク膜(106)の表面が現われるまで平坦化することで、低電圧素子領域(A)と高電圧素子領域(B)の各トレンチにギャップフィルされた第1及び第2シャロートレンチ素子分離膜(116、118)を形成する。」

c 「<60>図5aないし図5dは本発明の望ましいまた他の実施例による高電圧及び低電圧半導体素子の素子分離膜製造過程を順次に示した工程流れ図である。
<61>図5aを参照すると、半導体基板(300)にパッド絶縁膜(302)として、シリコン酸化膜(SiO_(2))を形成して、その上にハードマスク膜(304)として、シリコン窒化膜(SiN)を形成する。
<62>次に、低電圧素子のトレンチ領域を定義するマスクを利用した写真工程を進行してハードマスク膜(304)の上部面にフォトレジストパターン(306)を形成して、フォトレジストパターン(306)によって露出したハードマスク膜(304)とパッド絶縁膜(302)を乾式エッチングして低電圧素子領域(A)の基板にマスクパターンを形成する。
<63>続いて、マスクパターンによって、露出した低電圧素子領域(A)の半導体基板を既設定された第1深さ、例えば3000Å?6000Å程度の深さにエッチングして第1シャロートレンチ(308)を形成して、以後、アッシングなどの工程を進行して残留するフォトレジストパターンを除去する。
<64>再び、図5bを参照すると、第1シャロートレンチが形成された構造物の前面にフォトレジストを塗布して、高電圧素子のトレンチ領域を定義するマスクを利用した露光及び現象工程を進行して低電圧素子領域(A)をマスキングして、高電圧素子領域(B)をオープンしながらトレンチ領域を定義するフォトレジストパターン(310)を形成する。
<65>次に、フォトレジストパターン(310)によって、オープンされる高電圧素子領域(B)のハードマスク膜(304)とパッド絶縁膜(302)を乾式エッチングして高電圧素子領域(B)の基板にマスクパターンを形成する。
<66>続いて、マスクパターンによって露出した高電圧素子領域(B)の半導体基板を上記した第1深さより相対的に深い第2深さ、例えば7000Å?15000Å程度深さにエッチングして高電圧素子領域(B)に第2シャロートレンチ(312)を形成して、以後、…(略)…として図5cに図示されたように、アッシングなどの工程を進行して残留するフォトレジストパターンを除去する。
<67>再び、図5dを参照すると、第1及び第2シャロートレンチが形成された半導体基板(300)の前面にギャップフィル絶縁膜を化学気相蒸着(CVD)工程で蒸着してトレンチを完全にギャップフィルする。
<68>例えば、ギャップフィル絶縁膜の化学気相蒸着工程は、低圧でTEOSを蒸着するLPCVD、常圧でTEOS及びオゾン(O_(3))を蒸着するAPCVD、常圧の下でTEOS及びオゾン(O_(3))を蒸着するSACVD、あるいは高密度プラズマ酸化膜蒸着(HDP-CVD)工程などを利用することができる。
<69>次に、化学的機械的研摩(CMP)などのような平坦化工程を進行してギャップフィル絶縁膜をハードマスク膜(304)の表面が現われるまで平坦化することで、低電圧素子領域(A)と高電圧素子領域(B)の各トレンチにギャップフィルされた第1及び第2シャロートレンチ素子分離膜(314、316)を形成する。
<70>以後、図面での図示は省略したが、半導体基板(300)の上部に残留するハードマスク膜(304)とパッド絶縁膜(302)をエッチングすることで、本実施例のシャロートレンチ素子分離膜製造工程を完了する。」

d 図2a?2eは、以下のとおりである。


e 図5a?5dは、以下のとおりである。


(イ)上記(ア)から、引用例1には、次の技術的事項が記載されているものと認められる。
a 上記(ア)a、cから、引用例1に記載された技術は、シャロートレンチ素子分離膜を製造方法に関するものである。

b 上記(ア)bの「本発明の望ましい一実施例」において、「第1シャロートレンチ(110)」は、フォトレジストパターン(108)を形成し、次に、「乾式エッチング」を進行して、マスクパターンを形成して、このマスクパターンによって第1シャロートレンチ(110)を形成するが、ここで「乾式エッチング工程」は、プラズマソースを有したエッチング装備を利用するエッチング工程で進行するもの(段落<26>?<28>、図2b参照)であるところ、上記(ア)cの「本発明の望ましいまた他の実施例」は、「乾式エッチング」して基板にマスクパターンを形成し、続いて基板をエッチングして第1シャロートレンチ(308)を形成する(段落<62>?<63>、図5a参照)ものであるから、当該他の実施例における「第1シャロートレンチ(308)」を「乾式エッチング」して形成する工程においても、上記「本発明の望ましい一実施例」と同様に、「乾式エッチング工程」は、プラズマソースを有したエッチング装備を利用するエッチング工程で進行するものと認められる。

(ウ)上記(ア)、(イ)から、引用例1には、図5a?5dに示される「本発明の望ましいまた他の実施例」に関して、次の発明(以下「引用発明」という。)が記載されていると認められる。

「シャロートレンチ素子分離膜を製造する方法であって、
半導体基板(300)の上にハードマスク膜(304)を形成し、次に、低電圧素子のトレンチ領域を定義するマスクを利用した写真工程を進行してハードマスク膜(304)の上部面にフォトレジストパターン(306)を形成して、乾式エッチングして低電圧素子領域(A)の基板にマスクパターンを形成し、
続いて、マスクパターンによって、露出した低電圧素子領域(A)の半導体基板を第1深さにエッチングして第1シャロートレンチ(308)を形成して、以後、残留するフォトレジストパターンを除去し、
第1シャロートレンチが形成された構造物の前面にフォトレジストを塗布して、高電圧素子のトレンチ領域を定義するマスクを利用した露光及び現象工程を進行して低電圧素子領域(A)をマスキングして、高電圧素子領域(B)をオープンしながらトレンチ領域を定義するフォトレジストパターン(310)を形成し、
次に、高電圧素子領域(B)の基板にマスクパターンを形成し、
続いて、マスクパターンによって、露出した高電圧素子領域(B)の半導体基板を上記した第1深さより相対的に深い第2深さにエッチングして高電圧素子領域(B)に第2シャロートレンチ(312)を形成して、以後、残留するフォトレジストパターンを除去し、
ギャップフィル絶縁膜を蒸着してトレンチを完全にギャップフィルし、
次に、化学的機械的研摩(CMP)などのような平坦化工程を進行してギャップフィル絶縁膜をハードマスク膜(304)の表面が現われるまで平坦化し、
前記乾式エッチングは、プラズマソースを有したエッチング装備を利用するエッチング工程で進行するシャロートレンチ素子分離膜製造方法。」

(3)引用発明との対比・判断
ア 本件補正発明と引用発明とを対比する。
(ア)引用発明の「シャロートレンチ素子分離膜製造方法」、「低電圧素子領域(A)」、「高電圧素子領域(B)」、「フォトレジストパターン(306)」、「フォトレジストパターン(310)」、「第1シャロートレンチ(308)」、「第2シャロートレンチ(312)」は、それぞれ、本件補正発明の「シャロートレンチアイソレーション(STI)構造を形成する方法」、「第一領域」、「第二領域」、「第一マスク」、「第二マスク」、「第一STI構造」、「第二STI構造」に相当する。

(イ)本件補正発明の「第一領域と第二領域とを有し、前記第一領域は前記第二領域から分離して、横方向にずれている基板の上表面に、第一フォトレジスト層を設け、前記基板の上表面の前記第一領域を露出させる複数の第一開口を有する第一パターンで前記第一フォトレジスト層をパターニングし」と、引用発明の「半導体基板(300)にハードマスク膜(304)を形成し、次に、低電圧素子のトレンチ領域を定義するマスクを利用した写真工程を進行してハードマスク膜(304)の上部面にフォトレジストパターン(306)を形成して、乾式エッチングして低電圧素子領域(A)の基板にマスクパターンを形成し」とを対比する。
図5a?5dから、引用発明において、低電圧素子領域(A)は高電圧素子領域(B)から分離して、横方向にずれているといえる。また、引用発明は、「低電圧素子のトレンチ領域を定義するマスクを利用した写真工程を進行してハードマスク膜(304)の上部面にフォトレジストパターン(306)を形成」するから、半導体基板(300)の上表面に、フォトレジスト層を設け、半導体基板(300)の上表面の低電圧素子領域(A)を露出させる複数の第一開口を有する第一パターンでフォトレジスト層をパターニングするものであるといえる。
したがって、本件補正発明と引用発明とは、「第一領域と第二領域とを有し、前記第一領域は前記第二領域から分離して、横方向にずれている基板の上表面に、第一フォトレジスト層を設け、前記基板の上表面の前記第一領域を露出させる複数の第一開口を有する第一パターンで前記第一フォトレジスト層をパターニング」するものである点で一致する。

(ウ)本件補正発明の「前記第一フォトレジスト層を第一マスクとして用い、プラズマエッチングにより前記基板の内部に前記基板の上表面から第一深さにエッチングすることで複数の第一STI構造を形成し」と、引用発明の「フォトレジストパターン(306)を形成して、乾式エッチングして低電圧素子領域(A)の基板にマスクパターンを形成し、続いて、マスクパターンによって露出した低電圧素子領域(A)の半導体基板を第1深さにエッチングして第1シャロートレンチ(308)を形成して、以後、残留するフォトレジストパターンを除去し」、「前記乾式エッチングは、プラズマソースを有したエッチング装備を利用するエッチング工程で進行する」とを対比する。
引用発明は、「乾式エッチング」して、マスクパターンを形成し、続いて、第1シャロートレンチ(308)を形成して、以後、残留するフォトレジストパターンを除去し、「前記乾式エッチングは、プラズマソースを有したエッチング装備を利用するエッチング工程で進行する」ものであるから、フォトレジストパターン(306)をマスクとして用い、プラズマエッチングにより半導体基板(300)の内部に半導体基板(300)の上表面から第1深さにエッチングすることで複数の第1シャロートレンチ(308)を形成するものであるといえる。
したがって、本件補正発明と引用発明とは、「前記第一フォトレジスト層を第一マスクとして用い、プラズマエッチングにより前記基板の内部に前記基板の上表面から第一深さにエッチングすることで複数の第一STI構造を形成」するものである点で一致する。

(エ)本件補正発明の「前記基板の前記上表面に前記第一フォトレジスト層とは異なる第二フォトレジスト層を設け、前記複数の第一STI構造のいずれの1つも露出させないで前記基板の前記上表面の第二領域を露出させる複数の第二開口を有する第二パターンで前記第二フォトレジスト層をパターニングし」と、引用発明の「第1シャロートレンチが形成された構造物の前面にフォトレジストを塗布して、高電圧素子のトレンチ領域を定義するマスクを利用した露光及び現象工程を進行して低電圧素子領域(A)をマスキングして、高電圧素子領域(B)をオープンしながらトレンチ領域を定義するフォトレジストパターン(310)を形成し」とを対比する。
引用発明は、「高電圧素子のトレンチ領域を定義するマスクを利用した露光及び現象工程を進行して低電圧素子領域(A)をマスキングして、高電圧素子領域(B)をオープンしながらトレンチ領域を定義するフォトレジストパターン(310)を形成」するから、引用例1の図5bも参照すると、複数の第1シャロートレンチ(308)のいずれの一つも露出させないで半導体基板(300)の上表面の高電圧素子領域(B)を露出させる複数の第二開口を有する第二パターンでフォトレジスト層をパターニングするものであるといえる。
したがって、本件補正発明と引用発明とは、「前記基板の前記上表面に前記第一フォトレジスト層とは異なる第二フォトレジスト層を設け、前記複数の第一STI構造のいずれの1つも露出させないで前記基板の前記上表面の第二領域を露出させる複数の第二開口を有する第二パターンで前記第二フォトレジスト層をパターニング」するものである点で一致する。

(オ)本件補正発明の「前記第二フォトレジスト層を第二マスクとして用い、前記基板の内部に前記基板の上表面から第二深さにエッチングすることで複数の第二STI構造を形成し、前記複数の第二STI構造の各々は、前記第二パターン内の第二開口の異なる一つに対応し、前記複数の第一STI構造の各々は、前記複数の第二STI構造の各々から分離して横方向にスペースが開けられており」と、引用発明の「フォトレジストパターン(310)を形成し、次に、高電圧素子領域(B)の基板にマスクパターンを形成し、続いて、マスクパターンによって露出した高電圧素子領域(B)の半導体基板を上記した第1深さより相対的に深い第2深さにエッチングして高電圧素子領域(B)に第2シャロートレンチ(312)を形成して、以降、残留するフォトレジストパターンを除去し」とを対比する。
引用例1の図5bも参照すると、引用発明は、フォトレジストパターン(310)をマスクとして用い、前記半導体基板(300)の内部に前記半導体基板(300)の上表面から第2深さにエッチングすることで複数の第2シャロートレンチ(312)を形成し、複数の第2シャロートレンチ(312)の各々は、フォトレジストパターン(310)の開口の異なる一つに対応し、前記複数の第1シャロートレンチ(308)の各々は、前記複数の第2シャロートレンチ(312)の各々から分離して横方向にスペースが開けられているといえる。
したがって、本件補正発明と引用発明とは、「前記第二フォトレジスト層を第二マスクとして用い、前記基板の内部に前記基板の上表面から第二深さにエッチングすることで複数の第二STI構造を形成し、前記複数の第二STI構造の各々は、前記第二パターン内の第二開口の異なる一つに対応し、前記複数の第一STI構造の各々は、前記複数の第二STI構造の各々から分離して横方向にスペースが開けられて」いる点で一致する。

(カ)本件補正発明の「前記複数の第二STI構造をエッチングすることで形成した後に前記基板を平坦化する」と、引用発明の「第2シャロートレンチ(312)を形成し、ギャップフィル絶縁膜を蒸着してトレンチを完全にギャップフィルし、次に、化学的機械的研摩(CMP)などのような平坦化工程を進行してギャップフィル絶縁膜をハードマスク膜(304)の表面が現われるまで平坦化し」とを対比する。

a 引用発明において、「平坦化」は、第2シャロートレンチ(312)をエッチングすることで形成した後に行われるものである。

b(a)次に、本件補正発明の「前記基板を平坦化する」と引用発明の「平坦化工程を進行してギャップフィル絶縁膜をハードマスク膜(304)の表面が現われるまで平坦化し」とを対比する。
(b)本願の明細書には、次のように記載されている。
「【0022】
一般に、シャロートレンチは、製造プロセスの早期に、基板102中に形成され、シャロートレンチのパターンは、基板102上表面に形成され、シャロートレンチは基板102にエッチングされる。シャロートレンチ形成後、誘電材料がシャロートレンチに充填される。その後、研磨作業を実行し、例えば、化学機械研磨(CMP)平坦化を用いて、基板102上表面の平坦化が実行される。集積回路100の製造プロセスは、その後、完成まで継続される。」
そうすると、本件補正発明における「前記基板を平坦化する」とは、シャロートレンチ形成後、誘電材料をシャロートレンチに充填し、その後、基板上表面の平坦化を実行することも含むものと認められるから、本件補正発明において、平坦化の対象物である「前記基板」とは、複数の第二STI構造を形成した後、誘電材料を当該第二STI構造に充填した後の基板を含むものと認められる。
(c)一方、引用発明は、第2シャロートレンチ(312)を形成後、ギャップフィル絶縁膜をトレンチ(第2シャロートレンチ(312))に充填し、その後、平坦化をするものであるといえる。
そうすると、引用発明において、平坦化の対象物は、第2シャロートレンチ(312)を形成した後、ギャップフィル絶縁膜を当該第2シャロートレンチ(312)に充填した後の基板であるから、当該基板は、本件補正発明における、平坦化の対象物である「前記基板」に相当するといえる。
(d)したがって、本件補正発明と引用発明とは、「前記複数の第二STI構造をエッチングすることで形成した後に前記基板を平坦化する」点で一致する。

イ 以上のとおり、本件補正発明の構成は全て引用例1に示されているものであって、本件補正発明と引用発明とは同一ということとなる。
したがって、本件補正発明は、引用例1に記載された発明であるから、特許法第29条第1項第3号に規定する発明に該当し、特許出願の際独立して特許を受けることができない。

ウ 請求人の主張について
請求人は、審判請求書の【請求の理由】【本願発明が特許されるべき理由】の[3](4)において、「さらに、本願発明の特定事項は、STI構造を含む基板を平坦化することにも特徴があります。引用文献1の…(略)にはSTI構造の絶縁材料の平坦化が開示されておりますが、基板への平坦化は開示も示唆もされておりません。また、…(略)…従って、引用文献1?5のいずれも本願の特徴である「形成された第一および第二の構造を含む基板を平坦化する」ことについて、なんら教示も示唆もされてはおりません。」と主張しているが、上記アで検討したとおりであり、引用例1には、本願の特徴である「形成された第一および第二の構造を含む基板を平坦化する」ことについて開示されているといえる。
したがって、請求人の主張は誤解に基づくものであり、採用することはできない。

エ 本件補正の適否についてのむすび
よって、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって、上記補正の却下の決定の結論のとおり決定する。

第3 本願発明について
1 本願発明
本件補正は、上記のとおり却下されたので、本願の請求項に係る発明は、平成29年11月6日付けで手続補正された特許請求の範囲の請求項1?10に記載される事項によって特定されるものであるところ、その請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。

「【請求項1】
シャロートレンチアイソレーション(STI)構造を形成する方法であって、
第一領域と第二領域とを有し、前記第一領域は前記第二領域から分離して、横方向にずれている基板の上表面に、第一フォトレジスト層を設け、
前記基板の上表面の前記第一領域を露出させる複数の第一開口を有する第一パターンで前記第一フォトレジスト層をパターニングし、
前記第一フォトレジスト層を第一マスクとして用い、プラズマエッチングにより前記基板の内部に前記基板の上表面から第一深さにエッチングすることで複数の第一STI構造を形成し、
前記基板の前記上表面に前記第一フォトレジスト層とは異なる第二フォトレジスト層を設け、
前記複数の第一STI構造のいずれの1つも露出させないで前記基板の前記上表面の第二領域を露出させる複数の第二開口を有する第二パターンで前記第二フォトレジスト層をパターニングし、
前記第二フォトレジスト層を第二マスクとして用い、前記基板の内部に前記基板の上表面から第二深さにエッチングすることで複数の第二STI構造を形成し、前記複数の第二STI構造の各々は、前記第二パターン内の第二開口の異なる一つに対応し、前記複数の第一STI構造の各々は、前記複数の第二STI構造の各々から分離して横方向にスペースが開けられており、および
前記基板を平坦化する
ことを特徴とするSTI構造を形成する方法。」

2 判断
本願発明は、上記「第2 2 本件補正の適否」で検討した本件補正発明から「前記複数の第二STI構造をエッチングすることで形成した後に」との限定事項を省いたものである。
そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する本件補正発明が、上記「第2 2 本件補正の適否」において検討したとおり、引用例1に記載された発明であるから、本願発明も、当然に、引用例1に記載された発明ということとなる。
したがって、本願発明は、特許法第29条第1項第3号に規定する発明に該当し、特許を受けることができない。

第4 むすび
以上のとおり、本願発明は、特許法第29条第1項第3号に規定する発明に該当し、特許を受けることができないから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
よって、結論のとおり審決する。
 
別掲
 
審理終結日 2019-05-07 
結審通知日 2019-05-14 
審決日 2019-05-28 
出願番号 特願2016-119322(P2016-119322)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 113- Z (H01L)
最終処分 不成立  
前審関与審査官 正山 旭高橋 宣博  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
恩田 春香
発明の名称 マルチ窪みのシャロートレンチアイソレーションを有する集積回路  
代理人 特許業務法人朝日奈特許事務所  
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