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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1358133
審判番号 不服2017-19261  
総通号数 242 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-02-28 
種別 拒絶査定不服の審決 
審判請求日 2017-12-26 
確定日 2019-12-17 
事件の表示 特願2016-109957「疑似ページモードのメモリアーキテクチャおよび方法」拒絶査定不服審判事件〔平成28年 9月15日出願公開、特開2016-167333〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯

本願は,平成23年10月11日(パリ条約による優先権主張2010年10月12日(以下,「優先日」という。),米国)を出願日とする出願である特願2011-224001号の一部を,新たな特許出願として平成28年6月1日に出願されたものであって,
平成28年6月1日付けで審査請求がなされ,平成29年3月3日付けで審査官により拒絶理由が通知され,これに対して平成29年5月2日付けで意見書が提出されると共に手続補正がなされたが,平成29年8月18日付けで審査官により拒絶査定がなされ,これに対して平成29年12月26日付けで審判請求がなされると共に手続補正がなされ,平成30年11月6日付けで補正の却下の決定がされると共に当審より拒絶理由通知(以下,「当審拒絶理由通知」という。)がされ,平成31年1月16日に意見書が提出されると共に手続補正(以下,「本件補正」という。)がされたものである。


第2 本願発明

本件補正によって補正された特許請求の範囲の請求項1(以下「本願発明」という。)は,以下のとおりである。

「複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって,前記複数の列のそれぞれは,複数のローカル列選択回路と複数のメモリタイルアレイとを備え,前記ローカル列選択回路のそれぞれが,双安定再生回路と,列選択信号に接続された絶縁トランジスタとを備え,前記絶縁トランジスタは,各双安定再生回路を,前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する,不揮発性メモリ内にデータを書き込むための方法であって,
開始列アドレスをもつ複数のデータを受信するステップと,
前記開始列アドレスに基づいて複数の列アドレスを生成し,前記複数の列アドレスに対応する複数の列のうちの各列における前記双安定再生回路の中に,前記複数のデータのうちのそれぞれをラッチするステップと,
前記ラッチされた複数のデータのそれぞれを,前記各列におけるメモリセルの中に,前記列選択信号によって選択された前記絶縁トランジスタを介して同時に書き込むステップと
を含む,方法。」


第3 拒絶の理由

平成30年11月6日に当審が通知した拒絶理由のうちの理由2は,次のとおりのものである。

本願発明は,本願の出願前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献1に記載された発明及び引用文献2に記載された周知技術に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。

引用文献1:特開2006-302465号公報
引用文献2:特表2007-502513号公報


第4 引用文献の記載及び引用発明

1 引用文献1の記載
当審拒絶理由通知に引用された,本願の優先日前に既に公知である,引用文献1(特開2006-302465号公報)には,以下の事項が記載されている(下線は,当審で付した。以下同じ。)。

(1)「【0013】
したがって,本発明の目的は,書き込み時間を出来るだけ外部から見えなくする方法,すなわち,書き込みサイクル時間を短くし,相変化メモリを用いてDRAM互換とするための書き込み方法およびこの方法を実行する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【0014】
前記目的を達成するために本発明の一つのアスペクトに係る半導体記憶装置の書き込み方法は,ビット線とワード線の交差部に備えられる,プログラム可能な抵抗素子を含むメモリセルへの書き込み方法である。この方法は,選択されたワード線に接続されるメモリセルの抵抗値に応じた信号を読み出してセンスアンプに保持するステップと,メモリセルに対して第1の状態に書き込みを行うステップと,必要なメモリセルにのみ第2の状態に書き込みを行うステップと,を含む。
【0015】
第1の展開形態の書込み方法において,第1の状態に書き込みを行うステップは,一括もしくは数回に分けて連続で行うようにしてもよい。
【0016】
第2の展開形態の書込み方法において,第2の状態に書き込みを行うステップは,選択されたワード線のプリチャージの時に行うようにしてもよい。
【0017】
第3の展開形態の書込み方法において,活性化されたワード線に接続されているメモリセルへ一括書き込みを行う,もしくは書込みデータが転送されたセンスアンプに接続されているメモリセルへの書き込みを行うようにしてもよい。
【0018】
本発明の一つのアスペクトに係る半導体記憶装置は,ビット線とワード線の交差部にプログラム可能な抵抗素子を備えるメモリセルと,選択されたワード線に接続されるメモリセルの抵抗値に応じた信号を読み出して保持するセンスアンプと,メモリセルに対して第1の状態に書き込みを行い,必要なメモリセルにのみ第2の状態に書き込みを行うように制御する書き込み制御部と,を備える。」

(2)「【0029】
図1は,本発明の実施例に係る半導体記憶装置のセンスアンプとメモリセル部分の構成を示す回路図である。センスアンプSAは,NMOSトランジスタMN1?MN9,PMOSトランジスタMP1?MP4を備える。メモリセル部分は,NMOSトランジスタMN10?MN14,MN20?MN24,相変化素子を含むセルML0,MC0?MC2,MR0,MD0?MD2を備える。
【0030】
NMOSトランジスタMN2の一端は,センスアンプSA内のビット線SA_Bに接続され,他端には電源VSSが与えられる。NMOSトランジスタMN3の一端は,センスアンプSA内のビット線SA_Tに接続され,他端には電源VSSが与えられる。NMOSトランジスタMN4の一端は,ビット線SA_Bに接続され,他端はビット線SA_Tに接続される。また,NMOSトランジスタMN2,MN3,MN4のゲートは,信号線PC_SAに接続され,信号線PC_SAにハイレベルとなるプリチャージ信号が与えられると,NMOSトランジスタMN2,MN3,MN4はオンとなり,ビット線SA_B,SA_Tは,VSSにプリチャージされる。
【0031】
PMOSトランジスタMP1の一端は,ビット線SA_Bに接続され,他端は信号線VREFに接続され,ゲート端は信号線BLEQ0に接続される。また,PMOSトランジスタMP2の一端は,ビット線SA_Tに接続され,他端は信号線VREFに接続され,ゲート端は信号線BLEQ1に接続される。信号線BLEQ0,BLEQ1にハイレベルが与えられると,PMOSトランジスタMP1,MP2がオンとなって,ビット線SA_B,SA_Tは,VREFにプリチャージされる。
【0032】
NMOSトランジスタMN5,MN6は,互いにたすきがけに接続され,ラッチ回路を構成し,ビット線SA_B,SA_T間の電位差を増幅して信号線NCSに出力する。また,PMOSトランジスタMP3,MP4も,互いにたすきがけに接続され,ラッチ回路を構成し,ビット線SA_B,SA_T間の電位差を増幅して信号線PCSに出力する。
【0033】
NMOSトランジスタMN7の一端は,ビット線SA_Bに接続され,他端はI/Oとなる信号線LIOに接続され,ゲート端には信号線YSが接続される。NMOSトランジスタMN8の一端は,ビット線SA_Tに接続され,他端はI/Oとなる信号線RIOに接続され,ゲート端には信号線YSが接続される。信号線YSがハイレベルになると,ビット線SA_Bと信号線LIOとが導通し,ビット線SA_Tと信号線RIOとが導通する。
【0034】
NMOSトランジスタMN1(シェアードMOSとも呼ばれる)の一端は,ビット線SA_Bに接続され,他端はセンスアンプSA外のビット線BL_Bに接続され,ゲート端には信号線TG_Lが接続され,信号線TG_Lにハイレベルが与えられると,ビット線SA_Bとビット線BL_Bとが短絡される。
【0035】
NMOSトランジスタMN9(シェアードMOSとも呼ばれる)の一端は,ビット線SA_Tに接続され,他端はセンスアンプSA外のビット線BL_Tに接続され,ゲート端には信号線TG_Rが接続され,信号線TG_Rにハイレベルが与えられると,ビット線SA_Tとビット線BL_Tとが短絡される。
【0036】
また,セルML0,MC0?MC2は,一端が接地され,他端がそれぞれNMOSトランジスタMN11?MN14を介してビット線BL_Bに接続される。NMOSトランジスタMN11?MN14のゲート端には,それぞれワード線DMYL,WL0L,WL1L,WL2Lが接続され,ワード線がハイレベルになると,それぞれのセルがビット線BL_Bに接続される。
【0037】
さらに,NMOSトランジスタMN10の一端は,ビット線BL_Bに接続され,他端はVSSが与えられ,ゲート端は信号線SET_Lに接続され,信号線SET_Lがハイレベルになると,ビット線BL_BにはVSSが供給される。NMOSトランジスタMN10は,相変化素子に対してセット書き込みの働きをする。
【0038】
また,セルMR0,MD0?MD2は,一端が接地され,他端がそれぞれNMOSトランジスタMN21?MN24を介してビット線BL_Tに接続される。NMOSトランジスタMN21?MN24のゲート端には,それぞれワード線DMYR,WL0R,WL1R,WL2Rが接続され,ワード線がハイレベルになると,それぞれのセルがビット線BL_Tに接続される。
【0039】
さらに,NMOSトランジスタMN20の一端は,ビット線BL_Tに接続され,他端はVSSが与えられ,ゲート端は信号線SET_Rに接続され,信号線SET_Rがハイレベルになると,ビット線BL_TにはVSSが供給される。NMOSトランジスタMN20は,相変化素子に対してセット書き込みの働きをする。」

(3)「【0040】
次に,図1に示す回路の動作について説明する。図2は,図1の回路における各部の信号波形を示すタイミングチャートである。
【0041】
まず,ビット線をVSSにプリチャージしておく。マットが選択されたらプリチャージ用の信号線PC_SAを立ち下げる。と同時に,信号線BLEQ0,BLEQ1を制御して(ハイレベルを与えて)ビット線をVREFにプリチャージする。VREFは,セット書き込み電位よりも低い電圧である。
【0042】
今,例えばワード線WL0Lが選択されたと仮定する。これと同時にセンスアンプを挟んで逆側のマットのDMYRも同時に立ち上げる。DMYRにつながっているセルMR0は,高抵抗状態と低抵抗状態の中間の抵抗を持つようなセル(ダミーセル)である。
【0043】
ワード線WL0LにつながっているセルMC0が低抵抗であった場合,ダミーセルMR0よりも流れる電流量が大きいため,ビット線SA_Bは,ビット線SA_Tよりも低い電位になる。この差をセンスアンプSAで増幅して読み出しを行う。すなわち,ワード線が活性化され,メモリセルが選択されると,選ばれたセルの抵抗値をダミーセルの抵抗値と比較して,比較結果をセンスアンプSAでラッチする。なお,センスアンプでセルデータをラッチ直前にNMOSトランジスタMN1をオフし,メモリセル部とセンスアンプ部とを切り離す。
【0044】
その後,選択側のセット書き込み用のNMOSトランジスタMN10をオンして選択されたワード線のデータを全てセット状態にする。さらにその後,ライトを行う場合は,I/O線である信号線LIO,RIOからセンスアンプ内に書き込みが行われ,プリチャージコマンドがくるまで,センスアンプ内にのみ書き込みを行い,メモリセルには書き込みを行わない。
【0045】
プリチャージコマンドが入力され,ワード線WL0Lをプリチャージする前に,再びNMOSトランジスタMN1をオンさせて,リセット書き込みを行う。もし,センスアンプに書かれているのがセットデータの場合は,ビット線SA_BはVSSレベルとなっているので,相変化素子のソース電位とビット線の電位とが同じになるため書き込みは行われず,選択的にリセット書き込みのみが実行される。リセット書き込み時間は,NMOSトランジスタMN1のゲートをリセット書き込みが行える時間ハイレベル状態にすることによって制御される。」

(4)「【0048】
半導体記憶装置は,以上のように書込み動作を行い,DRAMに準ずる仕様でリードライトを行う不揮発性のメモリを実現することができる。なお,このような書き込み方法において,ライトサイクルを短く出来ること及び時間のかかるセット書き込みをtRAS期間内に隠蔽できる長所の他に,さらに以下に述べるようなもう1つの長所がある。
【0049】
相変化メモリの書き込みは,素子に電流を流すことによりジュール熱を発生させて,結晶化/アモルファス化を制御することによって行っている。このため,リード時に流れる電流によっても相変化素子部分に熱が発生して,状態が変化することが懸念される。特にリセット状態(アモルファス)のセルに対して,リードを繰り返すと,徐々に結晶化が進み,抵抗値が下がったり,さらに低抵抗状態の抵抗値が下がりすぎたために,過大な電流を加えないと高抵抗状態に出来なくなることが考えられる。
【0050】
これを避けるためには,リテンション(保持特性)に強い材料組成に変更したり,リードで流す電流量を少なくする方法が取られることになる。しかしながら,熱リテンションに強い材料を使用するということは,融点の高い材料を使用することになり,書き換え電流/時間の増加となる。また,リード電流を制限することは,リード時間の増大につながってしまい,RAM用途には適していない。
【0051】
しかし,本実施例における書き込み方法を採ることによって,リード/ライトに拘わらず,ワード線が活性化されるごとに書き換えが行われる。したがって,図4に示すように抵抗値は,毎回初期状態の値に戻ることになり,抵抗値が下がる問題が解決される。これによって抵抗値の劣化が無く読み出しが可能になる。また,リード時にも再書き込みを行うため,データを破壊読出しで読み出してもよいことになり,読み出し時の電流を増やすことが出来,高速な読み出しが可能になる。」

2 引用発明

以上,上記1の記載から,引用文献1には,以下の発明が記載されている(以下「引用発明」という。)。

「メモリセルと,センスアンプと,書き込み制御部を備える半導体記憶装置の書き込み方法であって,
選択されたワード線に接続される上記メモリセルの抵抗値に応じた信号を読み出して上記センスアンプに保持するステップと,
上記メモリセルに対して第1の状態に書き込みを行うステップと,
必要なメモリセルにのみ第2の状態に書き込みを行うステップと,
を含み,
上記センスアンプは,NMOSトランジスタMN1?MN9,PMOSトランジスタMP1?MP4を備え,
NMOSトランジスタMN2の一端は,センスアンプ内のビット線SA_Bに接続され,他端には電源VSSが与えられ,NMOSトランジスタMN3の一端は,センスアンプSA内のビット線SA_Tに接続され,他端には電源VSSが与えられ,NMOSトランジスタMN4の一端は,ビット線SA_Bに接続され,他端はビット線SA_Tに接続され,また,上記NMOSトランジスタMN2,MN3,MN4のゲートは,信号線PC_SAに接続され,信号線PC_SAにハイレベルとなるプリチャージ信号が与えられると,上記NMOSトランジスタMN2,MN3,MN4はオンとなり,ビット線SA_B,SA_Tは,VSSにプリチャージされ,
PMOSトランジスタMP1の一端は,ビット線SA_Bに接続され,他端は信号線VREFに接続され,ゲート端は信号線BLEQ0に接続され,また,PMOSトランジスタMP2の一端は,ビット線SA_Tに接続され,他端は信号線VREFに接続され,ゲート端は信号線BLEQ1に接続され,信号線BLEQ0,BLEQ1にハイレベルが与えられると,上記PMOSトランジスタMP1,MP2がオンとなって,ビット線SA_B,SA_Tは,VREFにプリチャージされ,
NMOSトランジスタMN1(シェアードMOSとも呼ばれる)の一端は,ビット線SA_Bに接続され,他端はセンスアンプSA外のビット線BL_Bに接続され,ゲート端には信号線TG_Lが接続され,信号線TG_Lにハイレベルが与えられると,ビット線SA_Bとビット線BL_Bとが短絡され,
NMOSトランジスタMN9(シェアードMOSとも呼ばれる)の一端は,ビット線SA_Tに接続され,他端はセンスアンプSA外のビット線BL_Tに接続され,ゲート端には信号線TG_Rが接続され,信号線TG_Rにハイレベルが与えられると,ビット線SA_Tとビット線BL_Tとが短絡される,ものであり,
上記メモリセルは,NMOSトランジスタMN10?MN14,MN20?MN24,相変化素子を含むセルML0,MC0?MC2,MR0,MD0?MD2を備え,
上記セルML0,MC0?MC2は,一端が接地され,他端がそれぞれNMOSトランジスタMN11?MN14を介してビット線BL_Bに接続され,上記NMOSトランジスタMN11?MN14のゲート端には,それぞれワード線DMYL,WL0L,WL1L,WL2Lが接続され,ワード線がハイレベルになると,それぞれのセルがビット線BL_Bに接続され,さらに,NMOSトランジスタMN10の一端は,ビット線BL_Bに接続され,他端はVSSが与えられ,ゲート端は信号線SET_Lに接続され,信号線SET_Lがハイレベルになると,ビット線BL_BにはVSSが供給され,上記NMOSトランジスタMN10は,相変化素子に対してセット書き込みの働きをする,ものであり,
上記センスアンプと上記メモリセルからなる回路の動作として,
ビット線をVSSにプリチャージし,マットが選択されたらプリチャージ用の信号線PC_SAを立ち下げ,同時に,信号線BLEQ0,BLEQ1を制御して(ハイレベルを与えて)ビット線をVREFにプリチャージし,
例えば,ワード線WL0Lが選択された場合に,同時に上記センスアンプを挟んで逆側のマットのDMYRも同時に立ち上げ,ワード線WL0LにつながっているセルMC0が低抵抗であった場合,ダミーセルMR0よりも流れる電流量が大きいため,ビット線SA_Bは,ビット線SA_Tよりも低い電位になり,選ばれたセルの抵抗値をダミーセルの抵抗値と比較して,比較結果を上記センスアンプでラッチし,上記センスアンプでセルデータをラッチ直前にNMOSトランジスタMN1をオフし,メモリセル部とセンスアンプ部とを切り離し,
その後,選択側のセット書き込み用のNMOSトランジスタMN10をオンして選択されたワード線のデータを全てセット状態にし,
さらにその後,ライトを行う場合は,I/O線である信号線LIO,RIOから上記センスアンプ内に書き込みが行われ,プリチャージコマンドがくるまで,上記センスアンプ内にのみ書き込みを行い,上記メモリセルには書き込みを行わず,
プリチャージコマンドが入力され,ワード線WL0Lをプリチャージする前に,再びNMOSトランジスタMN1をオンさせて,リセット書き込みを行い,もし,上記センスアンプに書かれているのがセットデータの場合は,ビット線SA_BはVSSレベルとなっているので,相変化素子のソース電位とビット線の電位とが同じになるため書き込みは行われず,選択的にリセット書き込みのみが実行される,ことを行い,
これにより,DRAMに準ずる仕様でリードライトを行う不揮発性のメモリを実現する,
書き込み方法。」

3 周知文献1の記載

本願の優先日前に既に公知である,特開2005-11485号公報(以下,これを「周知文献1」という。)には,関連する図面と共に,次の事項が記載されている。

(1)「【0017】
このシステムでは,システム内に同時に複数のタイプのメモリを存在させることができる。たとえばメモリの第1の密結合部分をバーストEDOメモリとし,第2の疎結合部分をEDOメモリとすることができる。バーストEDO形式の第1の部分に第1のアクセス・レートでアクセスし,EDO形式の第2の部分には第2のアクセス・レートでアクセスするようにメモリ・コントローラをプログラムする。これによって,ユーザは大きなメモリ容量と,少なくともメモリの一部への高速アクセスとを得ることができる。メイン・メモリの第2の部分をさらに複数のメモリ・バンクに分けることができる。第2の部分の第1のバンクは,主として第1の密結合部分に収まらない情報のための追加容量になるEDOメモリとすることができる。第2の部分の第2のバンクは,バーストEDOメモリとすることができ,追加のシステム・メモリ容量を提供するほかに,高解像度情報ディスプレイをサポートするのに十分な帯域幅を持つディスプレイ・フレーム・バッファとしても使用される。SDRAMまたはその他のバースト・アクセス・メモリ装置も第1のメモリ部分用として使用することができる。」

(2)「【0025】
バースト・アクセス・メモリ装置では,アドレス入力16で追加の列アドレスを使用する必要なしに,列アドレス・カウンタからの新しい各列アドレスをデコードして使用し,メモリ・アレイ内の追加のデータにアクセスする。このバースト・データ・シーケンスは,バースト長に等しい所定のデータ・アクセス数が行われるまで各/CAS立ち下がりごとに続く。最後のバースト・アドレスが生成された後に受け取った/CAS立ち下がりによって,アドレス入力16から他の列アドレスがラッチされ,新しいバースト・シーケンスが開始される。第1/CAS待ち時間後の/CASの各立ち下がりで読取りデータがラッチされ,出力される。
【0026】
バースト書込みサイクルの場合,入力データ・ラッチ34でデータ10がラッチされる。第1の列アドレスがラッチされると,行アドレスと列アドレスによって指定された第1のアドレスにある目的データが/CAS信号でラッチされる(書込みデータ待ち時間はゼロである)。その他の書込みサイクル・データ待ち時間値も可能であるが,現在のメモリ・システムではゼロが好ましい。増分された列アドレス位置に記憶する追加の入力データ・ワード(語)は,連続する/CASパルス上の/CASによってラッチされる。入力ラッチ34からの入力データがデータ経路32を通してメモリ・アレイに渡され,行アドレス・デコーダと列アドレス・デコーダによって選択された記憶位置に記憶される。前述のバースト読取りサイクルのように,所定数のバースト・アクセス書込みが,アドレス線16で追加の列アドレスを提供する必要性なしに行われる。所定数のバースト書込みが行われた後,後続の/CASパルスが新しい開始列アドレスをラッチし,別のバースト読取りまたは書込みアクセスが開始する。」

4 周知文献2の記載

本願の優先日前に既に公知である,特開2002-279795号公報(以下,これを「周知文献2」という。)には,関連する図面と共に,次の事項が記載されている。

(1)「【0041】DDR SDRAM300に対する読み出しおよび書き込みアクセスは,バースト志向である。すなわち,アクセスは選択された位置で開始され,プログラムされた数の位置にプログラムされた順序で続く。バースト長はプログラム可能である。一実施形態において,DDR SDRAM300は,シーケンシャル方式のバーストタイプおよびインタリーブ方式のバーストタイプの双方に対して2,4,および8位置分のバースト長を提供する。バースト長は,与えられたREADまたはWRITEコマンドに対して,アクセス可能な列位置の最大数を定めるものである。列アドレスカウンタ/ラッチ334は,バーストの中から選択された数の列位置をカウントし,これらの列位置を列デコーダ338に提供する役割をもつ。アクセスはACTIVEコマンドの登録で開始され,この後にREADまたはWRITEコマンドが続く。ACTIVEコマンドと同時に登録されるアドレスバス330上のアドレスビットは,バンクコントローラ332と行アドレスラッチおよびデコーダ322によって使用されて,アクセスするバンクおよび行それぞれを選択する。READまたはWRITEコマンドと同時に登録されるアドレスバス330上のアドレスビットは,列アドレスカウンタ/ラッチ334および列デコーダ338によって使用されて,そのバーストアクセスの開始列位置を選択する。
【0042】READまたはWRITEコマンドが発せられると,バースト長に等しい長さの列のブロックが効率的に選択される。そのバーストに対するすべてのアクセスはこのブロック内で行われ,これは,境界に達した場合,バーストがブロック内でラップされることを意味する。プログラムされたバースト長は,読み出しバーストおよび書き込みバーストの双方に適用される。
【0043】所与のバースト内のアクセス方式は,シーケンシャル方式あるいはインタリーブ方式のいずれの方式にもプログラムすることができる。これはバーストタイプと呼ばれ,一実施形態ではビットA3を介して選択される。バースト内のアクセス順序は,バースト長,バーストタイプ,および開始列アドレスによって決まる。」

5 周知文献3の記載

本願の優先日前に既に公知である,特表2010-501098号公報(以下,これを「周知文献3」という。)には,関連する図面と共に,次の事項が記載されている。

(1)「【0019】
メモリ制御装置202は,専用メモリ制御装置チップ,メモリを直接制御するプロセッサ,メモリ装置の制御装置回路,あるいは他の適切な装置を含む1以上のメモリ装置の動作を制御する任意のエンティティである。各メモリ装置はSDRAM,DRAMあるいはRAMのような一時的格納装置,あるいはフラッシュメモリ,ROMメモリ,EPROMメモリ,EEPROMメモリなどのような長期間格納装置のうち任意のタイプである。当該例において,メモリ装置はSDRAMという文脈の中で説明されるが,本開示を通して説明される様々な概念は他のメモリ装置にも適用可能である。」

(2)「【0024】
行がメモリバンクにおいてオープンになると,開始列アドレスは制御ロジック401からトリガを受け取ったとき列アドレスカウンタ405から出力される。制御ロジック401からのその後のトリガは,読み出しまたは書き込み動作を完全にするために,列アドレスカウンタ405を増加させてメモリバンク行のメモリブロックにアクセスするのに十分な一連の列アドレスを生成するために使用される。列アドレスはバンク制御ロジック405によって選択された列アドレスデコーダ410のデコーダに供給される。選択されたデコーダは列アドレスをデコードして,デコードされたアドレスを入力/出力およびデータマスクロジックユニット416に供給する。制御ロジック401からの信号はまた,バストランザクションが読み出しまたは書き込み動作であるか否かを指示するために,入力/出力およびデータマスクロジック416に供給される。読み出し動作の場合,バンク,列および列アドレスによって特定されたメモリアレイ414の内容は,バスドライバ418を経由してデータバスドライバ423によってメモリ制御装置に送信される前に,入力/出力およびデータマスク論理416に読み出される。書き込み動作の場合,データバス418のデータはバス受信機422によって入力/出力およびデータマスクロジック416に供給される。データマスク430はまたデータマスク受信機428によって入力/出力およびデータマスクロジック416に供給される。データマスクがデアサートされると,入力/出力およびデータマスクロジック416はメモリアレイ414の特定されたアドレスにデータを書き込む。一方,データマスクがアサートされると,データは無視されて書き込み動作は実行されない。」


第5 対比
本願発明と引用発明を対比すると,以下のとおりとなる。

1 引用発明の「書き込み方法」によりデータが書き込まれる「半導体記憶装置」内の「メモリセル」は,本願発明の「データを書き込むための方法」により書き込まれる「メモリセル」に相当し,また,引用発明では,「メモリセルは,NMOSトランジスタMN10?MN14,MN20?MN24,相変化素子を含むセルML0,MC0?MC2,MR0,MD0?MD2を備え」ることから,上記「メモリセル」は複数あり,かつ,「ワード線に接続されるメモリセル」との関係を有することからして,複数の上記「メモリセル」に対応して上記「ワード線」も複数存在することは当業者に自明であり,よって,引用発明の複数の上記「ワード線」は,本願発明の「複数のワード線」に相当する。
引用発明の上記複数の「メモリセル」である「セルML0,MC0?MC2」及び「MR0,MD0?MD2」からなる「メモリセル」群は,本願発明の「メモリタイルアレイ」に相当するといえ,また,引用発明は,「例えば,ワード線WL0Lが選択された場合に」,「センスアンプでラッチし」,「その後,選択側のセット書き込み用のNMOSトランジスタMN10をオンして選択されたワード線のデータを全てセット状態に」するよう「ワード線」が選択され,「その後,ライトを行う場合」は,「プリチャージコマンドがくるまで,上記センスアンプ内にのみ書き込みを行い,上記メモリセルには書き込みを行わず,プリチャージコマンドが入力され,ワード線WL0Lをプリチャージする前に,再びNMOSトランジスタMN1をオンさせて,リセット書き込みを行」うように,「NMOSトランジスタMN1」の「ゲート端」に「接続され」た「信号線TG_Lにハイレベルが与え」ることから,引用発明の上記「メモリセル」群には,対応するラッチ機能を有する「センスアンプ」及び「NMOSトランジスタMN1」が存在しており,このうち,上記「NMOSトランジスタMN1」は,上記のとおり「NMOSトランジスタMN1をオンさせ」れば「メモリセル」に書き込みが可能となることから,そのための「信号線TG_L」に与えられる信号はメモリセルの選択信号であるといえ,さらに,「NMOSトランジスタMN1をオフし,メモリセル部とセンスアンプ部とを切り離」すという関係にあることから,上記「NMOSトランジスタMN1」に対し「信号線TG_L」にオンする信号が「与え」られるまでは,上記「センスアンプ」と上記「セルML0,MC0?MC2」とは電気的に分離されているといえ,そうすると,引用発明のメモリセルの選択信号が入力される上記「NMOSトランジスタMN1」,選択信号が入力される当該「NMOSトランジスタMN1」を備える「センスアンプ」は,それぞれ本願発明の「絶縁トランジスタ」,「ローカル列選択回路」に相当し,そして,引用発明のラッチ機能を有する上記「センスアンプ」は,本願発明のラッチを行う「双安定再生回路」に相当する構成を有しているといえる。

2 本願発明の「列」に対応する構成について検討する。
上記1で検討した引用発明の上記「メモリセル」群は,「一端が接地され,他端がそれぞれNMOSトランジスタMN11?MN14を介してビット線BL_Bに接続され」または「一端が接地され,他端がそれぞれNMOSトランジスタMN21?MN24を介してビット線BL_Tに接続され」ていることから,「ビット線」の列に沿って接続配置されており,また,引用発明の上記「メモリセル」群に対応した「センスアンプ」及び「NMOSトランジスタMN1」も,「NMOSトランジスタMN1(シェアードMOSとも呼ばれる)の一端は,ビット線SA_Bに接続され,他端はセンスアンプSA外のビット線BL_Bに接続され」るとともに,「NMOSトランジスタMN9(シェアードMOSとも呼ばれる)の一端は,ビット線SA_Tに接続され,他端はセンスアンプSA外のビット線BL_Tに接続され」ていることから,「ビット線」の列に沿って接続配置されているといえ,引用発明の当該「メモリセル」群及びそれに対応する「センスアンプ」は一つの列を構成するものであるといえる。
そして,引用発明の「半導体記憶装置」が,行及び列の両方向にメモリセルを複数配置した構成を有することは当業者に自明であるから,引用発明において上記列を構成する上記「メモリセル」群が行方向にも複数存在し,また,複数ある各「メモリセル」群が,それぞれ対応する「センスアンプ」,「NMOSトランジスタMN1」を当然に備えるといえ,そうすると,引用発明の「ビット線」に沿った接続配置にある「メモリセル」群と当該「メモリセル」群に対応する「センスアンプ」が構成する複数の列は,本願発明の「それぞれは,複数のローカル列選択回路と複数のメモリタイルアレイとを備え」る「複数の列」に相当するといえ,また,引用発明の上記「NMOSトランジスタMN1をオン」にするために「信号線TG_L」に与えられる選択信号も,データを書き込む「メモリセル」を含む「メモリセル」群の列を複数の列から選択するものであることから列選択信号といい得るので,引用発明の「メモリセル」群の列を選択する選択信号が入力される上記「NMOSトランジスタMN1」は,本願発明の「列選択信号に接続された絶縁トランジスタ」に相当するといえる。
さらに,引用発明の「半導体記憶装置」は,「DRAMに準ずる仕様でリードライトを行う不揮発性のメモリを実現する」ためのものであるとともに,上記1で検討した複数の上記「ワード線」を備え,また,上述のとおり上記複数の列をそれぞれ構成する複数の「メモリセル」群を備えることから,本願発明の「複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリ」に相当する。

3 上記1及び2を踏まえると,引用発明である「メモリセル」を「備える半導体記憶装置の書き込み方法」であって「DRAMに準ずる仕様でリードライトを行う不揮発性のメモリを実現する,書き込み方法」は,本願発明である「不揮発性メモリ内にデータを書き込むための方法」に相当し,
また,引用発明の「メモリセル」群及びそれに対応する「センスアンプ」が一つの列を構成し,それが複数存在することは,本願発明の「前記複数の列のそれぞれは,複数のローカル列選択回路と複数のメモリタイルアレイとを備え」ることに相当し,
また,引用発明の複数の列のうちの各列を構成する「センスアンプ」が「NMOSトランジスタMN1」を備え,当該「NMOSトランジスタMN1」に「メモリセル」群の列を選択する選択信号が入力されることは,本願発明の「前記ローカル列選択回路のそれぞれが,双安定再生回路と,列選択信号に接続された絶縁トランジスタとを備え」ることに相当し,
また,引用発明の「NMOSトランジスタMN1」が「信号線TG_L」にオンする信号が「与え」られるまでは,「センスアンプ」と「セルML0,MC0?MC2」を含む「メモリセル」群とは電気的に分離されていることは,本願発明の「前記絶縁トランジスタは,各双安定再生回路を,前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する」ことに相当する。
以上を総合すると,引用発明である「メモリセル」を「備える半導体記憶装置の書き込み方法」であって「DRAMに準ずる仕様でリードライトを行う不揮発性のメモリを実現する,書き込み方法」で,「メモリセル」群及びそれに対応する「センスアンプ」が一つの列を構成し,それが複数存在し,複数の列のうちの各列を構成する「センスアンプ」が「NMOSトランジスタMN1」を備え,当該「NMOSトランジスタMN1」に「メモリセル」群の列を選択する選択信号が入力され,「NMOSトランジスタMN1」が「信号線TG_L」にオンする信号が「与え」られるまでは,「センスアンプ」と「セルML0,MC0?MC2」を含む「メモリセル」群とは電気的に分離されていることは,本願発明である「複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって,前記複数の列のそれぞれは,複数のローカル列選択回路と複数のメモリタイルアレイとを備え,前記ローカル列選択回路のそれぞれが,双安定再生回路と,列選択信号に接続された絶縁トランジスタとを備え,前記絶縁トランジスタは,各双安定再生回路を,前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する,不揮発性メモリ内にデータを書き込むための方法」に相当する。

4 上記1及び2のとおり,引用発明の複数の「メモリセル」群は,本願発明の「複数のメモリタイルアレイ」に相当するところ,引用発明の複数ある各「メモリセル」群には,同じ列を構成する上記「センスアンプ」からそれぞれ独立してデータの書き込みを行うものであることから,引用発明の「半導体記憶装置」は,複数ある各「メモリセル」群のために,書き込みデータを複数受信しうることとなり,よって,引用発明の複数ある各「メモリセル」群のための複数の上記書き込みデータは,本願発明の「複数のデータ」に相当する。
そうすると,本願発明における「開始列アドレスをもつ複数のデータを受信するステップ」と,引用発明における複数ある各「メモリセル」群のための複数の書き込みデータを受信することとは,“複数のデータを受信するステップ”である点で共通する。

5 上記1及び4を踏まえると,本願発明における「前記開始列アドレスに基づいて複数の列アドレスを生成し,前記複数の列アドレスに対応する複数の列のうちの各列における前記双安定再生回路の中に,前記複数のデータのうちのそれぞれをラッチするステップ」と,引用発明における複数の列を構成する各「メモリセル」群のための複数の書き込みデータに対し「ライトを行う場合は,I/O線である信号線LIO,RIOから上記センスアンプ内に書き込みが行われ,プリチャージコマンドがくるまで,上記センスアンプ内にのみ書き込みを行」うこととは,“複数の列のうちの各列における前記双安定再生回路の中に,前記複数のデータのうちのそれぞれをラッチするステップ”である点で共通する。

6 上記4及び5を踏まえると,本願発明における「前記ラッチされた複数のデータのそれぞれを,前記各列におけるメモリセルの中に,前記列選択信号によって選択された前記絶縁トランジスタを介して同時に書き込むステップ」と,引用発明における複数の列を構成する各「メモリセル」群に対し「プリチャージコマンドが入力され,ワード線WL0Lをプリチャージする前に,再びNMOSトランジスタMN1をオンさせて,リセット書き込みを行い」,「選択的にリセット書き込みのみが実行される」こととは,“前記ラッチされた複数のデータのそれぞれを,前記各列におけるメモリセルの中に,前記列選択信号によって選択された前記絶縁トランジスタを介して書き込むステップ”である点で共通する。

以上の検討から,本願発明と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって,前記複数の列のそれぞれは,複数のローカル列選択回路と複数のメモリタイルアレイとを備え,前記ローカル列選択回路のそれぞれが,双安定再生回路と,列選択信号に接続された絶縁トランジスタとを備え,前記絶縁トランジスタは,各双安定再生回路を,前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する,不揮発性メモリ内にデータを書き込むための方法であって,
複数のデータを受信するステップと,
複数の列のうちの各列における前記双安定再生回路の中に,前記複数のデータのうちのそれぞれをラッチするステップと,
前記ラッチされた複数のデータのそれぞれを,前記各列におけるメモリセルの中に,前記列選択信号によって選択された前記絶縁トランジスタを介して書き込むステップと
を含む,方法。

(相違点1)
複数のデータを受信するステップに関し,
本願発明では,複数のデータが「開始列アドレス」をもつのに対して,
引用発明では,複数の「メモリセル」群への書き込みデータが「開始列アドレス」をもつかは特定されていない点。

(相違点2)
複数の列のうちの各列における双安定再生回路の中に,複数のデータのうちのそれぞれをラッチするステップに関し,
本願発明では,「前記開始列アドレスに基づいて複数の列アドレスを生成し,前記複数の列アドレスに対応する」複数の列のうちの双安定再生回路の中にラッチするのに対して,
引用発明では,そのような特定はされていない点。

(相違点3)
ラッチされた複数のデータのそれぞれを,各列におけるメモリセルの中に,列選択信号によって選択された絶縁トランジスタを介して書き込むステップに関し,
本願発明では,複数のデータを,各列におけるメモリセルの中に「同時に」書き込むのに対して,
引用発明では,「同時に」書き込むかについては特定されていない点。

第6 判断
上記相違点について,判断する。

1 相違点1及び2について

相違点1及び2に係る構成は,書き込みデータである複数のデータに対し「開始列アドレス」をもたせ,当該「開始列アドレス」からラッチ先の複数の双安定再生回路のための「複数の列アドレスを生成」し,当該「複数の列アドレス」によってラッチを行うというものであるところ,一般にSDRAMにおいて,バーストモード等で複数データをまとめて書き込む場合,ライトコマンドとともに開始列アドレスを与えることで,必要な複数のアクセス位置の列アドレスを生成することは,平成29年3月3日付けの拒絶理由の通知でも言及しているとおり周知技術である(必要であれば,上記第4の3の周知文献1((1),(2)の記載),同じく4の周知文献2((1)の記載),同じく5の周知文献3((1),(2)の記載)を参照されたい。)。
引用発明は「DRAMに準ずる仕様でリードライトを行う不揮発性のメモリを実現する」ものであるから,上記周知技術とは共通の技術分野に属するといえ,引用発明の,複数存在する各列を構成する「メモリセル」群のためのラッチ機能を有する「センスアンプ」へのデータラッチについて,上記周知技術を適用することを阻害する事情も認められない。
そして,引用発明において,複数のデータを,それに対応する複数存在する各列を構成する「メモリセル」群とそのための複数の「センスアンプ」にまとめて書き込む場合には,そのための列アドレスが当然に必要となるから,そうすると,引用発明における,複数存在する各列を構成する「メモリセル」群のためのラッチ機能を有する複数の「センスアンプ」へのデータラッチについて,上記周知技術を適用することで,まとめて書き込む複数のデータに開始列アドレスをもたせ,複数のデータに対応する複数の「センスアンプ」へのデータラッチのために,上記開始列アドレスから必要な列アドレスを複数生成し,当該複数の列アドレスに対応する,複数存在する各列を構成する「センスアンプ」へデータをラッチするよう構成すること,すなわち,相違点1および2に係る構成とすることは,当業者が容易に想到し得たことである。
よって,相違点1および2は,格別のものではない。

2 相違点3について

引用発明における「メモリセル」群へのデータの書き込み(ライト)は,「NMOSトランジスタMN1」に,「メモリセル」群の列を選択する選択信号が入力されることで行われるものであるところ,まとまりのある複数データを一括して書き込む際に,書き込み先のメモリにも当該複数のデータが同時に書き込まれるようにすることは通常求められる課題であって,加えて引用発明は,書き込み先である複数の「メモリセル」群へのデータを一旦ラッチする複数の「センスアンプ」を有することから,引用発明における,選択信号によって選択した複数存在する各列を構成する「メモリセル」群に対し,まとまりのある対応の複数のデータをデータ範囲に合わせて「同時に」書き込むよう制御すること,すなわち相違点3に係る構成とすることは,当業者が適宜なし得る程度の事項である。
よって,相違点3は,格別のものではない。

そして,本願発明の構成によってもたらされる効果も,当業者であれば容易に予測できる程度のものであって,格別なものとは認められない。


第7 むすび

以上のとおり,本願発明は,その優先日前に日本国内又は外国において頒布された又は電気通信回線を通じて公衆に利用可能となった引用発明及び周知技術に基づいて,その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。

よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-06-28 
結審通知日 2019-07-01 
審決日 2019-08-01 
出願番号 特願2016-109957(P2016-109957)
審決分類 P 1 8・ 537- WZ (G11C)
P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 石井 茂和
特許庁審判官 須田 勝巳
仲間 晃
発明の名称 疑似ページモードのメモリアーキテクチャおよび方法  
代理人 実広 信哉  
代理人 崔 允辰  
代理人 阿部 達彦  

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