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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1359063
審判番号 不服2019-2509  
総通号数 243 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-03-27 
種別 拒絶査定不服の審決 
審判請求日 2019-02-25 
確定日 2020-02-04 
事件の表示 特願2017-136254「磁気メモリ」拒絶査定不服審判事件〔平成31年 2月 7日出願公開、特開2019- 21356、請求項の数(11)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由
第1 手続の経緯

本願は,平成29年7月12日の出願であって,平成30年4月24日付けで拒絶の理由が通知され,同年6月11日に意見書とともに手続補正書が提出され,同年9月6日付けで拒絶の理由が通知され,同年10月16日に意見書とともに手続補正書が提出され,同年11月29日付けで拒絶査定(謄本送達日平成31年1月15日)がなされ,これに対して平成31年2月25日に審判請求がなされたものである。


第2 原査定の概要

原査定(平成30年11月29日付け拒絶査定)の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

●理由(特許法第29条第2項)について
・請求項 1-11
・引用文献等 1-2

<引用文献等一覧>
1.特開2016-27519号公報
2.特開2007-300079号公報


第3 本願発明

本願請求項1乃至11に係る発明(以下「本願発明1」乃至「本願発明11」という。)は,平成30年10月16日付け手続補正書の特許請求の範囲の請求項1乃至11に記載された,次のとおりのものと認める。

「 【請求項1】
第1の配線と、
第2の配線と、
第1の磁気抵抗効果素子と、第1の抵抗状態又は前記第1の抵抗状態より低い第2の抵抗状態を有する第1のセレクタ素子と、を含み、前記第1の配線と前記第2の配線との間に接続される第1のメモリセルと、
前記第1のメモリセルにデータを書き込む書き込み電圧を、前記第1のメモリセルに印加する回路と、
を具備し、
前記書き込み電圧は、第1の電圧、第2の電圧及び第3の電圧を含み、
前記第1の電圧は、前記第1のセレクタ素子を前記第1の抵抗状態から前記第2の抵抗状態に変え、前記第2の電圧は、前記第1の磁気抵抗効果素子の磁化を制御し、
前記第1の電圧の電圧値は、前記第2の電圧の電圧値より低く、前記第3の電圧の電圧値より高く、
前記第1の電圧が前記第1のメモリセルに印加される第1の期間は、前記第2の電圧が前記第1のメモリセルに印加される第2の期間より長く、
前記第1の電圧が前記第1のメモリセルに印加された後、前記第2の電圧が前記第1のメモリセルに印加され、前記第1の電圧の印加前及び前記第2の電圧の印加後において前記第3の電圧が前記第1のメモリセルに印加される、
磁気メモリ。
【請求項2】
前記回路は、前記第1のメモリセルに対するデータの書き込みの前に、前記第2の電圧より低い第4の電圧を前記第1のメモリセルに印加し、
前記第4の電圧は、前記第1の期間と前記第2の期間との間の第3の期間内に、前記第1のメモリセルに印加される、
請求項1に記載の磁気メモリ。
【請求項3】
前記第4の電圧の印加時において、前記第2の配線の電位が、前記第1の配線の電位より高く、
前記第2の電圧の印加時において、前記第1の配線の電位が、前記第2の配線の電位より高い、
請求項2に記載の磁気メモリ。
【請求項4】
前記第1の電圧の印加時において、前記第2の配線の電位が、前記第1の配線の電位より高い、
請求項3に記載の磁気メモリ。
【請求項5】
前記第4の電圧の印加時において、前記第1の配線の電位が、前記第2の配線の電位より高く、
前記第2の電圧の印加時において、前記第1の配線の電位が、前記第2の配線の電位より高い、
請求項2に記載の磁気メモリ。
【請求項6】
前記回路は、前記第1のメモリセルに対するデータの書き込みの後に、第5の電圧を前記第1のメモリセルに印加し、
前記第5の電圧は、前記第2の電圧の印加の後に、前記第1のメモリセルに印加される、
請求項1乃至5のいずれか1項に記載の磁気メモリ。
【請求項7】
前記第1の期間と前記第2の期間との間の第4の期間において、前記第1の電圧より低い第6の電圧が、前記第1のメモリセルに印加され、
前記第4の期間は、前記第1のセレクタ素子が前記第2の抵抗状態から前記第1の抵抗状態に変わる期間より短い、
請求項1に記載の磁気メモリ。
【請求項8】
前記第1の磁気抵抗効果素子は、第1の磁性層と、第2の磁性層と、前記第1の磁性層と第2の磁性層との間の非磁性層と、を含み、
前記第1の磁性層が、前記第1の配線に接続され、前記第2の磁性層が、前記第2の配線に接続される、
請求項1乃至7のうちいずれか1項に記載の磁気メモリ。
【請求項9】
前記第1のセレクタ素子は、第1の電極と、第2の電極と、前記第1の電極と前記第2の電極との間の第1の層と、を含み、
前記第1の層は、絶縁層又は半導体層を含む、
請求項1乃至8のうちいずれか1項に記載の磁気メモリ。
【請求項10】
前記回路は、前記第1のメモリセルに対するデータの書き込みの前に、前記第2の電圧より低い第7の電圧を前記第1のメモリセルに印加し、
前記第7の電圧は、前記第1の期間と前記第2の期間との間の第5の期間内に、前記第1のメモリセルに印加される、
請求項1に記載の磁気メモリ。
【請求項11】
第1の磁性層と、第2の磁性層と、前記第1の磁性層と第2の磁性層との間の非磁性層と、を含む磁気抵抗効果素子と、
第1の電極と、第2の電極と、前記第1の電極と前記第2の電極との間の第1の層と、を含み、前記磁気抵抗効果素子に直列接続されたセレクタ素子と、
第1の電圧、第2の電圧及び第3の電圧を含む書き込み電圧を、前記磁気抵抗効果素子及び前記セレクタ素子に出力する書き込み回路と、
を具備し、
前記第1の電圧の電圧値は、前記第2の電圧の電圧値より低く、前記第3の電圧の電圧値より高く、
前記第1の電圧は、前記セレクタ素子の抵抗状態を第1の抵抗状態から前記第1の抵抗状態より低い第2の抵抗状態に変え、前記第2の電圧は、前記磁気抵抗効果素子の磁化を制御し、
前記第1の電圧が出力される第1の期間は、前記第2の電圧が出力される第2の期間より長く、
前記第1の電圧が出力された後に、前記第2の電圧が出力され、前記第1の電圧の出力前及び前記第2の電圧の出力後において前記第3の電圧が出力される、
磁気メモリ。」


第4 引用例

1 引用例1に記載された事項

原査定の拒絶の理由において引用した,本願の出願前に既に公知である,特開2016-27519号公報(平成28年2月18日公開。以下,これを「引用例1」という。)には,関連する図面と共に,次の事項が記載されている。(下線は当審で説明のために付加。以下同様。)

A 「【0002】
本明細書は、概して電子メモリに関し、たとえば、本明細書は、抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリの検出について記載する。」

B 「【0037】
図面を参照すると、図1は、さまざまな開示の実施形態に従う、二端子メモリセル108のクロスポイントアレイの例の略図を示す。図1のクロスポイントアレイは、一トランジスタ複数抵抗(1TnR、ここでnは適切な正の数である)メモリアレイ100である。これは、複数のメモリセルに接続されており、単一のビットライントランジスタ102Aまたはワードライントランジスタ104Aによってそれぞれアクティブ化される、各ビットライン102およびワードライン104によって表されている。単一のトランジスタが複数のメモリセル108をアクティブ化または非アクティブ化するので、1TnRアレイ100は、1TnRアレイ100のビットライン102とワードライン104との間にリーク電流を有し得る。たとえば、ビットライン102の1つに印加される信号は、そのビットライン102に接続された各メモリセル108によって観測され、このことは、その1つのビットライン102上のメモリセル108に接続された各ワードライン104でのリーク電流となり得る。加えて、1つのビットライン102と隣接するビットライン102との間の容量結合が、その隣接するビットライン102に電圧を誘起し得、その結果、それらの隣接するビットライン上のメモリセルを流れる追加のリーク電流が生じる。1TnRアレイ100におけるリーク電流を低減するために、メモリセル108の各々は、不揮発性メモリ装置に加えて、リーク電流を非常に小さな値とするように構成された、選択装置を含み得る(後述の図3参照)。」

C 「【0051】
図3は、本明細書の1つ以上の実施形態に従う、例示の二端子メモリセル300のブロック図を示している。二端子メモリセル300は、第1の電気接点302Aと第2の電気接点302Bとの間に位置する不揮発性メモリ装置304および揮発性選択装置を含み得る。電気接点302Aおよび302Bは、二端子メモリセル300への電気信号の印加を容易にし得、マルチプレクサ、スイッチなどの出力点を含み得る。
【0052】
メモリ装置304は、不揮発性メモリであり、抵抗スイッチングメモリ(たとえば、抵抗変化型メモリ(RRAM))、導電性ブリッジ型メモリ、磁気抵抗メモリ、相変化メモリ、有機メモリなどを含み得る。メモリ装置304は、第1の電極306および不揮発性スイッチング層308を含み得る。選択装置310は、揮発性スイッチング装置である。いくつかの実施形態において、選択装置310はFAST(商標)選択装置、オボニックスイッチ、金属絶縁体転移(MIT)装置、MOTT絶縁体、または、さまざま実施形態における他の適する揮発性スイッチング装置であり得る。以下に記し図3に示したメモリ装置304および選択装置310のより詳細な例は、不揮発性抵抗スイッチング装置および揮発性FAST選択装置を参照するものであるが、他の不揮発性メモリ装置または揮発性選択装置が使用され得ることを理解すべきである。
【0053】
いくつかの実施形態(たとえば、メモリ装置304が抵抗スイッチング不揮発性メモリであるもの)において、第1の電極306は、第1の刺激(たとえば、接点302A,302Bに印加される信号、電圧、電界など)に応じてイオン化し得る粒子を含み得る。さらに、粒子は、さまざまな実施形態において、第1の電極306から不揮発性スイッチング層308へと漂流または拡散して出て、不揮発性スイッチング層308の内部にまたはこれを貫通する導電フィラメントを形成し得る。導電フィラメントは、少なくともイオン化したとき、メモリ装置304の電気抵抗(たとえば、メモリ装置304のメモリ抵抗)を下げて、メモリ装置304を高メモリ抵抗状態から低メモリ抵抗状態に切り替え得る。
【0054】
さらに、不揮発性スイッチング層308は、不揮発性スイッチング層308の材料内に、第1の電極306の粒子を適切な位置に可逆的に捕捉するのに適する適切な数または比の空隙、欠陥、亀裂、間隙などを含み得る。よって、たとえば、第1の刺激またはより弱い刺激に応じて、第1の電極306の粒子がイオン化して不揮発性スイッチング層308へと漂流し、そのうちのいくつかがその空隙/欠陥などに捕捉される。捕捉された粒子は、上記で紹介した導電フィラメントを形成し、少なくともイオン化しているとき、メモリ装置304を低メモリ抵抗状態へと切り替え得る。第2の刺激(たとえば、逆極性電圧もしくは電界、第1の刺激よりも高いか低い値の電流もしくは電圧、または、メモリ装置304に用いられるメモリ技術の種類に基づき適切な他の刺激)に応じて、導電フィラメントを変形させ、少なくとも不揮発性スイッチング層308にわたる電気的導通を断って、メモリ装置304を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が、少なくとも空隙/欠陥のサブセットから排出され得る。低電圧、低電強度などの第2の刺激がないと、粒子は不揮発性メモリ層308内に捕捉されたままになり得る。したがって、電力が供給されないときには、メモリ装置304のメモリ状態は保存され、メモリ装置304の不揮発性操作が容易になる。
【0055】
選択装置310は、導体312、セレクタ層314および第2の電極316を含み得る。導体312は、第1の極性の第1の外部刺激に応じてイオン化して、セレクタ層314へと漂流または拡散し得る第1のセットの粒子を含み得る。加えて、第1のセットの粒子は、第1の外部刺激に応じて、セレクタ層314を貫通して導体312から第2の電極316に至る第1の導電経路を形成し得る。セレクタ層314は、導体312(または、第2の電極316)からの粒子を捕捉することになる空隙、欠陥、間隙などを、ほとんど有しないように構成され得、よって、第1の外部刺激の非存在下では、第1の導電経路は少なくとも部分的に変形して、第1の導電経路の電気的連続性を断ち(または、電気的連続性を大きく低下させ)得る。セレクタ層314を通る導電経路が変形して電気的導通を失う電圧(または電圧の範囲)は、変形閾値電圧と呼ばれる。さまざまな実施形態において、この変形閾値電圧の(第1の極性の)値が、メモリ装置304の導電状態に少なくとも部分的に依存し得ることに、注目すべきである。たとえば、メモリ装置304が導電メモリ状態にある場合、第1の導電経路の変形は、メモリ装置304が抵抗メモリ状態(たとえば、約1.5ボルト?約2.0ボルトの範囲内の変形閾値電圧に相当する)にある場合よりも、低い電圧(たとえば、約0.5ボルト?約1.0ボルトの範囲内)で生じ得る。1つ以上の実施形態において、導体312は、適切な活性金属、または、本明細書に記載の他の適切な導電性粒子ドナー層であり得る。さらに、導体312は、さまざまな実施形態において、外部電源への接続も接地もされておらず、その代わり、電気接点302Aおよび302Bに印加される信号に影響される、浮遊導体であり得る。
【0056】
第2の電極316は、第2の極性の第2の外部刺激に応じてイオン化して、セレクタ層314へと漂流または拡散する、第2のセットの粒子を含み得る。さまざまな実施形態に従うと、第2の外部刺激は、第1の外部刺激と比べて逆の極性を有し得る(たとえば、第1の極性が正であるのに対し第2の極性は負である、またはその逆である)。上述の第1のセットの粒子と同様に、第2の電極316からの第2のセットの粒子は、セレクタ層314内に導電経路を形成して、セレクタ層314を高セレクタ抵抗から低セレクタ抵抗へと切り替え得る。第2の外部刺激が、第2の変形電圧よりも低い値に落ちると、第2のセットの粒子によって形成される導電経路は、電気的に不連続になって、セレクタ層314を低セレクタ抵抗から高セレクタ抵抗へと切り替え得る。さらに、変形電圧は、メモリ装置304の状態に依存し得、(第2の極性の)より低い値の変形電圧は、メモリ装置304が導電メモリ状態にあるときに導電経路を変形させ、より高い値の電圧は、メモリ装置304が抵抗メモリ状態にあるときに導電経路を変形させる。」

D 「【0059】
図4は、さらなる開示の実施形態に従う二端子メモリセルについての、例示の電流-電圧応答400の略図を示す。1つ以上の実施形態において、電流-電圧応答400に関連する二端子メモリセルは、上記で図3にて説明したものに類似する。ただし、本明細書はそのように限定されるものではなく、電流-電圧応答400は、ここには明示していないが、本明細書の文脈から当業者が知るようにされたメモリセルの実施形態に対応し得ることを理解すべきである。
【0060】
電流-電圧応答400は、縦軸に相対電流を(アンペア、Aで)、横軸に絶対電圧を(ボルト、Vで)示す。低下した保持電圧での選択装置のオン/オフ比をより直接的に示すために、図4(および後述の図5)は、関連するメモリ装置が低メモリ抵抗状態にある場合に、選択装置が脱アクティブ化する電圧付近の電流を、規格化している。縦軸の目盛は対数目盛であり、したがって、縦軸の1目盛当たりで電流の変化の値の1オーダーを表す。
【0061】
0ボルトから始めてセレクタアクティブ化402の前に、メモリセルの選択装置は、高セレクタ抵抗状態になる。選択装置は、アクティブでないときは、非常な高電気抵抗を有する傾向があり、よって、電流は、電圧の上昇に応じて、ごく僅か上昇する。アクティブでない間、電流は、電圧の約2ボルトの上昇に応じて、値が約2オーダーのみ上昇する。
【0062】
セレクタアクティブ化402に続いて、選択装置は、低セレクタ抵抗状態に入る。ここで、電流は電圧の上昇に伴って非常に速やかに上昇し、メモリ装置は二端子メモリセルにとっての支配的な抵抗になる。よって、メモリ装置がセレクタアクティブ化402に続く高メモリ抵抗状態(オフセル404)にある場合、電流は、10分の1未満の電圧上昇に応じて、値が約5.5オーダー上昇する。メモリ装置が低メモリ抵抗状態にある場合(オンセル406)、電流は、10分の1未満の電圧上昇で、値が9オーダーも上昇する。
【0063】
約2ボルトより上では、電流は安定し、電圧の上昇に伴って比較的ゆっくり上昇する。1つ以上の実施形態において、電圧に対する電流の上昇は、約2ボルトと3ボルト未満の間では、オフセル404とオンセル406とでかなり似ているが、電流の絶対的な値は、オフセル404に比べてオンセル406について、値が3?4オーダー高くなり得ることに留意すべきである。約3ボルトで、メモリ装置をオフセル404からオンセル406へと変化させる(たとえば、メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替える)、オフセルのプログラミング408が生じ得る。この電圧より下では、オフセルのプログラミング408は避け得る。」

E 「

図4」

2 引用発明

ア 上記記載事項Aの「本明細書は、概して電子メモリに関し、たとえば、本明細書は、抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリの検出について記載する。」との記載から,引用例1には,“抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリ”について記載されているといえる。

イ 上記記載事項Bの「図1のクロスポイントアレイは、一トランジスタ複数抵抗(1TnR、ここでnは適切な正の数である)メモリアレイ100である。これは、複数のメモリセルに接続されており、単一のビットライントランジスタ102Aまたはワードライントランジスタ104Aによってそれぞれアクティブ化される、各ビットライン102およびワードライン104によって表されている。」との記載から,引用例1には,“クロスポイントアレイは,一トランジスタ複数抵抗メモリアレイ100であり,複数のメモリセルに接続されており,単一のビットライントランジスタ102Aまたはワードライントランジスタ104Aによってそれぞれアクティブ化される,各ビットライン102およびワードライン104によって表されて”いることが記載されているといえる。

ウ 上記記載事項Bの「1TnRアレイ100におけるリーク電流を低減するために、メモリセル108の各々は、不揮発性メモリ装置に加えて、リーク電流を非常に小さな値とするように構成された、選択装置を含み得る(後述の図3参照)。」との記載から,引用例1には,“メモリセル108の各々は,不揮発性メモリ装置に加えて,選択装置を含”むことが記載されているといえる。

エ 上記記載事項Cの「二端子メモリセル300は、第1の電気接点302Aと第2の電気接点302Bとの間に位置する不揮発性メモリ装置304および揮発性選択装置を含み得る。」との記載,及び「メモリ装置304は、不揮発性メモリであり、抵抗スイッチングメモリ(たとえば、抵抗変化型メモリ(RRAM))、導電性ブリッジ型メモリ、磁気抵抗メモリ、相変化メモリ、有機メモリなどを含み得る。メモリ装置304は、第1の電極306および不揮発性スイッチング層308を含み得る。選択装置310は、揮発性スイッチング装置である。」との記載から,引用例1には,“二端子メモリセル300は,第1の電気接点302Aと第2の電気接点302Bとの間に位置する不揮発性メモリ装置304および揮発性選択装置を含み,メモリ装置304は,不揮発性メモリであり,磁気抵抗メモリを含み得て,第1の電極306および不揮発性スイッチング層308を含み,前記揮発性選択装置は,揮発性スイッチング装置”であることが記載されているといえる。

オ 上記記載事項Cの「第1の電極306は、第1の刺激(たとえば、接点302A,302Bに印加される信号、電圧、電界など)に応じてイオン化し得る粒子を含み得る。さらに、粒子は、さまざまな実施形態において、第1の電極306から不揮発性スイッチング層308へと漂流または拡散して出て、不揮発性スイッチング層308の内部にまたはこれを貫通する導電フィラメントを形成し得る。導電フィラメントは、少なくともイオン化したとき、メモリ装置304の電気抵抗(たとえば、メモリ装置304のメモリ抵抗)を下げて、メモリ装置304を高メモリ抵抗状態から低メモリ抵抗状態に切り替え得る。」との記載から,引用例1には,“第1の電極306は,第1の刺激(たとえば、接点302A,302Bに印加される信号、電圧、電界など)に応じて不揮発性スイッチング層308の内部にまたはこれを貫通する導電フィラメントを形成し,前記導電フィラメントは,イオン化したとき,メモリ装置304の電気抵抗を下げて,メモリ装置304を高メモリ抵抗状態から低メモリ抵抗状態に切り替え”ることが記載されているといえる。

カ 上記記載事項Cの「さらに、不揮発性スイッチング層308は、不揮発性スイッチング層308の材料内に、第1の電極306の粒子を適切な位置に可逆的に捕捉するのに適する適切な数または比の空隙、欠陥、亀裂、間隙などを含み得る。よって、たとえば、第1の刺激またはより弱い刺激に応じて、第1の電極306の粒子がイオン化して不揮発性スイッチング層308へと漂流し、そのうちのいくつかがその空隙/欠陥などに捕捉される。捕捉された粒子は、上記で紹介した導電フィラメントを形成し、少なくともイオン化しているとき、メモリ装置304を低メモリ抵抗状態へと切り替え得る。第2の刺激(たとえば、逆極性電圧もしくは電界、第1の刺激よりも高いか低い値の電流もしくは電圧、または、メモリ装置304に用いられるメモリ技術の種類に基づき適切な他の刺激)に応じて、導電フィラメントを変形させ、少なくとも不揮発性スイッチング層308にわたる電気的導通を断って、メモリ装置304を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が、少なくとも空隙/欠陥のサブセットから排出され得る。低電圧、低電強度などの第2の刺激がないと、粒子は不揮発性メモリ層308内に捕捉されたままになり得る。したがって、電力が供給されないときには、メモリ装置304のメモリ状態は保存され、メモリ装置304の不揮発性操作が容易になる。」との記載から,引用例1には,“不揮発性スイッチング層308は,第1の刺激またはより弱い刺激に応じて,メモリ装置304を低メモリ抵抗状態へと切り替え,第2の刺激(たとえば,逆極性電圧もしくは電界,第1の刺激よりも高いか低い値の電流もしくは電圧,または,メモリ装置304に用いられるメモリ技術の種類に基づき適切な他の刺激)に応じて,前記導電フィラメントを変形させ,少なくとも不揮発性スイッチング層308にわたる電気的導通を断って,メモリ装置304を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が,少なくとも空隙/欠陥のサブセットから排出され,低電圧,低電強度などの第2の刺激がないと,粒子は不揮発性メモリ層308内に捕捉されたままになり,電力が供給されないときには,メモリ装置304のメモリ状態は保存され”ることが記載されているといえる。

キ 上記記載事項Cの「選択装置310は、導体312、セレクタ層314および第2の電極316を含み得る。導体312は、第1の極性の第1の外部刺激に応じてイオン化して、セレクタ層314へと漂流または拡散し得る第1のセットの粒子を含み得る。加えて、第1のセットの粒子は、第1の外部刺激に応じて、セレクタ層314を貫通して導体312から第2の電極316に至る第1の導電経路を形成し得る。セレクタ層314は、導体312(または、第2の電極316)からの粒子を捕捉することになる空隙、欠陥、間隙などを、ほとんど有しないように構成され得、よって、第1の外部刺激の非存在下では、第1の導電経路は少なくとも部分的に変形して、第1の導電経路の電気的連続性を断ち(または、電気的連続性を大きく低下させ)得る。」との記載から,引用例1には,“選択装置310は,導体312,セレクタ層314および第2の電極316を含み,前記導体312は,第1の極性の第1の外部刺激に応じてイオン化して,セレクタ層314へと漂流または拡散し得る第1のセットの粒子を含み,前記第1のセットの粒子は,前記第1の外部刺激に応じて,セレクタ層314を貫通して導体312から第2の電極316に至る第1の導電経路を形成し,前記セレクタ層314は,前記導体312または第2の電極316からの粒子を捕捉することになる空隙,欠陥,間隙などを,ほとんど有しないように構成され,前記第1の外部刺激の非存在下では,前記第1の導電経路は少なくとも部分的に変形して,第1の導電経路の電気的連続性を断”つことが記載されているといえる。

ク 上記記載事項Cの「第2の電極316は、第2の極性の第2の外部刺激に応じてイオン化して、セレクタ層314へと漂流または拡散する、第2のセットの粒子を含み得る。さまざまな実施形態に従うと、第2の外部刺激は、第1の外部刺激と比べて逆の極性を有し得る(たとえば、第1の極性が正であるのに対し第2の極性は負である、またはその逆である)。上述の第1のセットの粒子と同様に、第2の電極316からの第2のセットの粒子は、セレクタ層314内に導電経路を形成して、セレクタ層314を高セレクタ抵抗から低セレクタ抵抗へと切り替え得る。第2の外部刺激が、第2の変形電圧よりも低い値に落ちると、第2のセットの粒子によって形成される導電経路は、電気的に不連続になって、セレクタ層314を低セレクタ抵抗から高セレクタ抵抗へと切り替え得る。さらに、変形電圧は、メモリ装置304の状態に依存し得、(第2の極性の)より低い値の変形電圧は、メモリ装置304が導電メモリ状態にあるときに導電経路を変形させ、より高い値の電圧は、メモリ装置304が抵抗メモリ状態にあるときに導電経路を変形させる。」との記載から,引用例1には,“第2の電極316は,第2の極性の第2の外部刺激に応じてイオン化して,セレクタ層314へと漂流または拡散する,第2のセットの粒子を含み,前記第2の外部刺激は,前記第1の外部刺激と比べて逆の極性を有し,前記第2の電極316からの第2のセットの粒子は,前記セレクタ層314内に導電経路を形成して,セレクタ層314を高セレクタ抵抗から低セレクタ抵抗へと切り替え,前記第2の外部刺激が,第2の変形電圧よりも低い値に落ちると,第2のセットの粒子によって形成される導電経路は,電気的に不連続になって,前記セレクタ層314を低セレクタ抵抗から高セレクタ抵抗へと切り替え,第2の極性のより低い値の変形電圧は,メモリ装置304が導電メモリ状態にあるときに導電経路を変形させ,より高い値の電圧は,メモリ装置304が抵抗メモリ状態にあるときに導電経路を変形させ”ることが記載されているといえる。

ケ 上記記載事項Dの「0ボルトから始めてセレクタアクティブ化402の前に、メモリセルの選択装置は、高セレクタ抵抗状態になる。選択装置は、アクティブでないときは、非常な高電気抵抗を有する傾向があり、よって、電流は、電圧の上昇に応じて、ごく僅か上昇する。」との記載,「セレクタアクティブ化402に続いて、選択装置は、低セレクタ抵抗状態に入る。」との記載,及び「約3ボルトで、メモリ装置をオフセル404からオンセル406へと変化させる(たとえば、メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替える)、オフセルのプログラミング408が生じ得る。」との記載から,引用例1には,“0ボルトから始めてセレクタアクティブ化402の前に,メモリセルの選択装置は,高セレクタ抵抗状態になり,選択装置は,アクティブでないときは,非常な高電気抵抗を有し,セレクタアクティブ化402に続いて,選択装置は,低セレクタ抵抗状態に入り,約3ボルトで,メモリ装置をオフセル404からオンセル406へと変化させて,メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え,オフセルのプログラミング408が生じ”ることが記載されているといえる。

コ 上記記載事項Eの図4から,“セレクタアクティブ化402の電圧は,プログラム電圧410より低い”ことが読み取れる。

サ 以上上記ア乃至コより,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。

「抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリであって,
クロスポイントアレイは,一トランジスタ複数抵抗メモリアレイ100であり,複数のメモリセルに接続されており,単一のビットライントランジスタ102Aまたはワードライントランジスタ104Aによってそれぞれアクティブ化される,各ビットライン102およびワードライン104によって表されており,
メモリセル108の各々は,不揮発性メモリ装置に加えて,選択装置を含み,
二端子メモリセル300は,第1の電気接点302Aと第2の電気接点302Bとの間に位置する不揮発性メモリ装置304および揮発性選択装置を含み,メモリ装置304は,不揮発性メモリであり,磁気抵抗メモリを含み得て,第1の電極306および不揮発性スイッチング層308を含み,前記揮発性選択装置は,揮発性スイッチング装置であり,
第1の電極306は,第1の刺激(たとえば、接点302A,302Bに印加される信号、電圧、電界など)に応じて不揮発性スイッチング層308の内部にまたはこれを貫通する導電フィラメントを形成し,前記導電フィラメントは,イオン化したとき,メモリ装置304の電気抵抗を下げて,メモリ装置304を高メモリ抵抗状態から低メモリ抵抗状態に切り替え,
不揮発性スイッチング層308は,第1の刺激またはより弱い刺激に応じて,メモリ装置304を低メモリ抵抗状態へと切り替え,第2の刺激(たとえば,逆極性電圧もしくは電界,第1の刺激よりも高いか低い値の電流もしくは電圧,または,メモリ装置304に用いられるメモリ技術の種類に基づき適切な他の刺激)に応じて,前記導電フィラメントを変形させ,少なくとも不揮発性スイッチング層308にわたる電気的導通を断って,メモリ装置304を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が,少なくとも空隙/欠陥のサブセットから排出され,低電圧,低電強度などの第2の刺激がないと,粒子は不揮発性メモリ層308内に捕捉されたままになり,電力が供給されないときには,メモリ装置304のメモリ状態は保存され,
選択装置310は,導体312,セレクタ層314および第2の電極316を含み,前記導体312は,第1の極性の第1の外部刺激に応じてイオン化して,セレクタ層314へと漂流または拡散し得る第1のセットの粒子を含み,前記第1のセットの粒子は,前記第1の外部刺激に応じて,セレクタ層314を貫通して導体312から第2の電極316に至る第1の導電経路を形成し,前記セレクタ層314は,前記導体312または第2の電極316からの粒子を捕捉することになる空隙,欠陥,間隙などを,ほとんど有しないように構成され,前記第1の外部刺激の非存在下では,前記第1の導電経路は少なくとも部分的に変形して,第1の導電経路の電気的連続性を断ち,
第2の電極316は,第2の極性の第2の外部刺激に応じてイオン化して,セレクタ層314へと漂流または拡散する,第2のセットの粒子を含み,前記第2の外部刺激は,前記第1の外部刺激と比べて逆の極性を有し,前記第2の電極316からの第2のセットの粒子は,前記セレクタ層314内に導電経路を形成して,セレクタ層314を高セレクタ抵抗から低セレクタ抵抗へと切り替え,前記第2の外部刺激が,第2の変形電圧よりも低い値に落ちると,第2のセットの粒子によって形成される導電経路は,電気的に不連続になって,前記セレクタ層314を低セレクタ抵抗から高セレクタ抵抗へと切り替え,第2の極性のより低い値の変形電圧は,メモリ装置304が導電メモリ状態にあるときに導電経路を変形させ,より高い値の電圧は,メモリ装置304が抵抗メモリ状態にあるときに導電経路を変形させ,
0ボルトから始めてセレクタアクティブ化402の前に,メモリセルの選択装置は,高セレクタ抵抗状態になり,選択装置は,アクティブでないときは,非常な高電気抵抗を有し,セレクタアクティブ化402に続いて,選択装置は,低セレクタ抵抗状態に入り,約3ボルトで,メモリ装置をオフセル404からオンセル406へと変化させて,メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え,オフセルのプログラミング408が生じ,
セレクタアクティブ化402の電圧は,プログラム電圧410より低い
不揮発性抵抗変化型メモリ。」

3 引用例2に記載された事項
原査定の拒絶の理由において引用した,本願の出願前に既に公知である,特開2007-300079号公報(平成19年11月15日公開。以下,これを「引用例2」という。)には,関連する図面と共に,次の事項が記載されている。

F 「【0001】
本発明は磁気メモリ素子に関するものであって、特に、磁気ランダム・アクセス・メモリに関するものであるが、これに限られるわけではない。また本発明は磁気メモリ素子に書き込む方法に関する。」

G 「【0044】
各MTJ37は、単一の絶縁トランジスタ81を介してビット線31を同じ行内のセンス線49に接続する。絶縁トランジスタ81のベースは1本のワード線53に接続される。MTJ37の列を定義するワード線53にバイアスを与え、かつMTJ37の行を定義するビット線31またはセンス線49にバイアスを与えると、MTJ37の中を電流が流れる。このようにして、各MTJ37は1本のワード線53と1本のビット線31またはセンス線49とによりアドレス指定することができる。」

H 「【0051】
図7は、本発明に係る書込みサイクル中にメモリ・アレイに与えられるバイアスを示す。
第7のプロット111はワード線(WL)バイアスを時間に対して示す。第8のプロット113は書込み増幅器可能(WAE)バイアスを時間に対して示す。第9のプロット115および第10のプロット117は、自由層83の磁化をピン層85の磁化に逆平行からピン層85の磁化に平行に切り換えるとき(APからPへの切換え)、メモリ・セル66に与えられるSAIOバイアスを時間に対して、またビット線(BL)およびセンス線(SL)に与えられるバイアスを時間に対してそれぞれ示す。第11のプロット119および第12のプロット121は、自由層83の磁化をピン層85の磁化に平行からピン層85の磁化に逆平行に切り換えるとき(PからAPへの切換え)、メモリ・セル66に与えられるSAIOバイアスを時間に対して、またビット線(BL)およびセンス線(SL)に与えられるバイアスを時間に対してそれぞれ示す。
【0052】
第7のプロット111を参照すると、メモリ・セル66にデータを書き込むには、時刻tW1に、ワード線ドライバ80はメモリ・セル66の列に対応するワード線53にWLバイアスVWを与える。VWは1Vから3Vの範囲でよい。これにより、アレイのその列内の絶縁トランジスタ81が開く。
【0053】
時刻tW1に、メモリ・セル66の行に対応するセンス増幅器68の第3の入出力ポート75にSAIOバイアスが与えられる。第9のプロット115に示すように、APからPへの切換えではSAIOバイアスは接地に保持される。第11のプロット119に示すように、PからAPへの切換えではSAIOバイアスはVSに保持される。接続72はこの信号をセンス増幅器68の第2の出力から書込みドライバ67の第1の入力に送る。
【0054】
第8のプロット113を参照すると、時刻tW2に、メモリ・セル66のその行に対応する書込みドライバ67にWAEバイアスが与えられる。これにより書込みドライバ67は、センス増幅器68の出力SAIOに依存して、ビット線31またはセンス線49にバイアスを与えることができる。
第10のプロット117を参照すると、SAIOが接地に保持されているとき、時刻tW2に書込みドライバ67はビット線31に予備充電バイアスVP1を与え、センス線49は接地に保持される。したがって、書込みドライバ67はセンス線49からビット線31に電流を流す。VP1は0.5から1の間の値をR1・IC0に掛けた値でよい。ただし、R1はAP状態でのMTJ37の抵抗、IC0はDCしきい値電流である。
時刻tW4に、ビット線31に与えたバイアスをVB1に増やす。VB1はSTT切換えを起こすように十分大きい。VB1の値は日常の実験で見つけることができる。一般にVB1は、予備充電バイアスVP1を与えないときに同じパルス継続時間でSTT切換えを起こすのに必要なバイアスの0.3から0.5の間である。
【0055】
第12のプロット121を参照すると、SAIOがVSに保持されているとき、時刻tW2に書込みドライバ67はセンス線49に予備充電バイアスVP2を与え、ビット線31は接地に保持される。したがって、書込みドライバ67はビット線31からセンス線49に電流を流す。VP2は0.5から1の間の値をR2・IC0に掛けた値でよい。ただし、R2はP状態でのMTJ37の抵抗、IC0はDCしきい値電流である。
時刻tW4に、ビット線31に与えたバイアスをVB2に増やす。VB2はSTT切換えを起こすように十分大きい。VB2の値は日常の実験で見つけることができる。一般にVB2は、予備充電バイアスVP2を与えないときに同じパルス継続時間でSTT切換えを起こすのに必要なバイアスの0.3から0.5の間である。
時刻tW10に、BLまたはSLバイアスを取り除く。時刻tW11に、WLバイアスを取り除く。
好ましくは、t_(w1)は1ns、t_(w2)は2ns、t_(w3)は3.535ns、t_(w4)は4ns、t_(w5)は4.2ns、t_(w6)は4.23ns、t_(w7)は4.885ns、t_(w8)は5.07ns、t_(w9)は5.285ns、t_(w10)は5.7ns、t_(w11)は5.9nsである。」

I 「

図7」


上記記載事項Iに示す図7からは,“APからPへMTJ37の磁化を切換える場合,t_(w4)-t_(w2=)2nsの間V_(P1)を印加し,続いてt_(w10)-t_(w5)=1.5nsの間V_(P1)より大きなV_(B1)を印加する”ことが記載されているといえ,その他上記記載事項F乃至Hから,引用例2には,次の事項(以下「引用例2記載事項」という。)が記載されているといえる。

「磁気メモリ素子に書き込む方法であって,
各MTJ37は,単一の絶縁トランジスタ81を介してビット線31を同じ行内のセンス線49に接続し,絶縁トランジスタ81のベースは1本のワード線53に接続され,MTJ37の列を定義するワード線53にバイアスを与え,かつMTJ37の行を定義するビット線31またはセンス線49にバイアスを与えると,MTJ37の中を電流が流れ,各MTJ37は1本のワード線53と1本のビット線31またはセンス線49とによりアドレス指定することができ,
書込みサイクル中にメモリ・アレイに与えられるバイアスは,
自由層83の磁化をピン層85の磁化に逆平行からピン層85の磁化に平行に切り換えるとき(APからPへの切換え),メモリ・セル66に与えられるSAIOバイアスを時間に対して,またビット線(BL)およびセンス線(SL)に与えられるバイアスを時間が,SAIOが接地に保持されているとき,時刻tW2に書込みドライバ67はビット線31に予備充電バイアスVP1を与え,センス線49は接地に保持され,
APからPへMTJ37の磁化を切換える場合,t_(w4)-t_(w2=)2nsの間V_(P1)を印加し,続いてt_(w10)-t_(w5)=1.5nsの間V_(P1)より大きなV_(B1)を印加する
方法。」


第5 対比・判断

1 本願発明1について
(1)対比
本願発明1と引用発明とを対比する。

(あ)引用発明の「ビットライン102およびワードライン104」は,本願発明1の「第1の配線」及び「第2の配線」に相当する。

(い)引用発明の「メモリ装置304」は,「磁気抵抗メモリを含み得」ることから,本願発明1の「第1の磁気抵抗効果素子」に相当し,引用発明の「不揮発性抵抗変化型メモリ」は,本願発明1の「磁気メモリ」に相当するといえる。

(う)引用発明の「揮発性スイッチング装置」である「揮発性選択装置」は,「選択装置310」であって,「第1の極性の第1の外部刺激に応じて…(中略)…セレクタ層314を貫通して導体312から第2の電極316に至る第1の導電経路を形成」するとともに,「前記第1の外部刺激の非存在下では,…(中略)…第1の導電経路の電気的連続性を断(または,電気的連続性を大きく低下させ)」つものであることから,本願発明1と,“第1の抵抗状態又は前記第1の抵抗状態より低い第2の抵抗状態を有する第1のセレクタ素子”である点で共通する。
さらに引用発明の「二端子メモリセル300」は,「第1の電気接点302Aと第2の電気接点302Bとの間に位置する不揮発性メモリ装置304および揮発性選択装置を含」み,上記(あ)及び(い)の認定を踏まえると,本願発明1の「前記第1の配線と前記第2の配線との間に接続される第1のメモリセル」に相当するといえるから,以上総合し,引用発明と本願発明1とは,“第1の配線と,第2の配線と,第1の磁気抵抗効果素子と,第1の抵抗状態又は前記第1の抵抗状態より低い第2の抵抗状態を有する第1のセレクタ素子と,を含み,前記第1の配線と前記第2の配線との間に接続される第1のメモリセルと”を具備する“磁気メモリ”の点で一致するといえる。

(え)引用発明の「メモリ装置304」に含まれる「第1の電極306」は,「第1の刺激(たとえば、接点302A,302Bに印加される信号、電圧、電界など)に応じて不揮発性スイッチング層308の内部にまたはこれを貫通する導電フィラメントを形成」するものであり,当該「第1の刺激」,たとえば,「接点302A,302Bに印加される信号、電圧」を形成するための所定の回路が存在していることは自明であるから,引用発明と本願発明1とは,“前記第1のメモリセルにデータを書き込む書き込み電圧を,前記第1のメモリセルに印加する回路”を具備する点で一致する。

(お)引用発明は,「0ボルトから始めてセレクタアクティブ化402の前に,メモリセルの選択装置は,高セレクタ抵抗状態になり,選択装置は,アクティブでないときは,非常な高電気抵抗を有し,セレクタアクティブ化402に続いて,選択装置は,低セレクタ抵抗状態に入り,約3ボルトで,メモリ装置をオフセル404からオンセル406へと変化させて,メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え,オフセルのプログラミング408が生じ」るものであるから,当該「0ボルト」,「セレクタアクティブ化402」,「約3ボルト」という3つの電圧状態を有するものである。そして,「選択装置は,アクティブでないときは,非常な高電気抵抗を有し,セレクタアクティブ化402に続いて,選択装置は,低セレクタ抵抗状態に入」るから,「セレクタアクティブ化402」は,本願発明1の「第1の電圧」に相当し,上記(う)の認定を踏まえ,引用発明と本願発明1とは,“前記第1の電圧は,前記第1のセレクタ素子を前記第1の抵抗状態から前記第2の抵抗状態に変え”る点で一致するといえる。
また,上記「約3ボルト」は,「メモリ装置をオフセル404からオンセル406へと変化させて,メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え,オフセルのプログラミング408が生じ」させるものであるから,本願発明1の「第2の電圧」に相当し,「セレクタアクティブ化402の電圧は,プログラム電圧410より低い」ことから,引用発明と本願発明1とは,“前記第1の電圧の電圧値は,前記第2の電圧の電圧値より低”い点で一致するといえる。
そして,これらの電圧は,「不揮発性抵抗変化型メモリ」に対する“書き込み電圧”であるといえ,また書き込みが終了すれば,これらの電圧が除去されるものであることが当業者に理解されることから,上記「0ボルト」は,書き込み前の状態であり,前回の書き込み後のものであるといえるから,本願発明1の「第3の電圧」と共通するので,上記第1の電圧乃至第3の電圧の対比を踏まえると,引用発明と本願発明1とは,“書き込み電圧は,第1の電圧,第2の電圧及び第3の電圧を含”む点,“前記第1の電圧の電圧値は,前記第2の電圧の電圧値より低く,前記第3の電圧の電圧値より高”い点,及び“前記第1の電圧が前記第1のメモリセルに印加された後,前記第2の電圧が前記第1のメモリセルに印加され,前記第1の電圧の印加前及び前記第2の電圧の印加後において前記第3の電圧が前記第1のメモリセルに印加される”点で一致するといえる。

(か)以上,(あ)乃至(お)の検討から,引用発明と本願発明1とは,次の一致点及び相違点を有する。

〈一致点〉
第1の配線と,
第2の配線と,
第1の磁気抵抗効果素子と,第1の抵抗状態又は前記第1の抵抗状態より低い第2の抵抗状態を有する第1のセレクタ素子と,を含み,前記第1の配線と前記第2の配線との間に接続される第1のメモリセルと,
前記第1のメモリセルにデータを書き込む書き込み電圧を,前記第1のメモリセルに印加する回路と,
を具備し,
前記書き込み電圧は,第1の電圧,第2の電圧及び第3の電圧を含み,
前記第1の電圧は,前記第1のセレクタ素子を前記第1の抵抗状態から前記第2の抵抗状態に変え,
前記第1の電圧の電圧値は,前記第2の電圧の電圧値より低く,前記第3の電圧の電圧値より高く,
前記第1の電圧が前記第1のメモリセルに印加された後,前記第2の電圧が前記第1のメモリセルに印加され,前記第1の電圧の印加前及び前記第2の電圧の印加後において前記第3の電圧が前記第1のメモリセルに印加される,
磁気メモリ。

〈相違点1〉
本願発明1が,「第2の電圧」が「第1の磁気抵抗効果素子の磁化を制御」するものであるのに対し,引用発明は,「第1の刺激またはより弱い刺激」や「第2の刺激(たとえば,逆極性電圧もしくは電界,第1の刺激よりも高いか低い値の電流もしくは電圧,または,メモリ装置304に用いられるメモリ技術の種類に基づき適切な他の刺激)」に応じて,「導電フィラメント」の状態を変えて,「低電圧,低電強度などの第2の刺激がないと,粒子は不揮発性メモリ層308内に捕捉されたままになり,電力が供給されないときには,メモリ装置304のメモリ状態は保存され」るものである点。

〈相違点2〉
本願発明1が,「前記第1の電圧が前記第1のメモリセルに印加される第1の期間は、前記第2の電圧が前記第1のメモリセルに印加される第2の期間より長」いのに対し,引用発明は,そのような構成は特定されていない点。

(2)相違点についての判断
事案に鑑み,相違点2について先に検討する。
本願発明1は,本願明細書の記載によれば,磁気メモリに関し(本願明細書段落1),SRAM及びDRAMのような揮発性メモリの代替メモリとして,MRAMのような不揮発性メモリが注目されており(同段落2),不揮発性メモリの特性及び機能の向上のために,メモリの回路構成,メモリセルの構成及び構造,データの書き込み及びデータの読み出しなどの各種の動作の研究及び開発が推進されていることを背景とし(同段落3),メモリの特性の向上を図ることを解決しようとする課題(同段落5)とし,とりわけ,電圧値Va(本願発明の「第1の電圧」)から電圧値Vb(同「第2の電圧」)への変化のタイミングは,セレクタ素子200(同「第1のセレクタ素子」)がオンするタイミングのばらつきを考慮したタイミングに設定されていて(同段落169),書き込み電圧の電圧値(同「第2の電圧」)及び印加タイミングの制御によって,セレクタ素子200のスイッチ時間にばらつきが存在していたとしても,MTJ素子(同「第1の磁気抵抗効果素子」)のプログラム電圧の印加時間はばらつかず(同段落173),MTJ素子の書き込みエラーを低減できるという効果を奏するものであることが理解される。
してみると,相違点2に係る構成により,本願発明の解決しようとする課題,すなわちメモリ特性の向上,とりわけ書き込みエラーの低減をもたらす格別な効果を奏するものであって,そのような構成は引用発明の外,上記引用例2記載事項にも記載や示唆が認められない。
してみれば,上記相違点1について判断するまでもなく、本願発明1は、当業者であっても、引用発明及び引用例2に記載された技術的事項に基づいて容易に発明できたものとはいえない。

2 本願発明2乃至10について
本願発明2乃至10は,本願発明1の「前記第1の電圧が前記第1のメモリセルに印加される第1の期間は、前記第2の電圧が前記第1のメモリセルに印加される第2の期間より長」いとの構成を含むものであるから,本願発明1と同じ理由により,当業者であっても、引用発明及び引用例2に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3 本願発明11について
本願発明11も,本願発明1の「前記第1の電圧が前記第1のメモリセルに印加される第1の期間は、前記第2の電圧が前記第1のメモリセルに印加される第2の期間より長」いとの構成と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用例2に記載された技術的事項に基づいて容易に発明できたものとはいえない。


第6 原査定について

<特許法29条2項について>
本願発明1乃至11は,いずれも「前記第1の電圧が前記第1のメモリセルに印加される第1の期間は、前記第2の電圧が前記第1のメモリセルに印加される第2の期間より長」いとの構成を有し,上記第5 1(2)で示したとおり,当業者であっても,引用文献1(引用例1)及び引用文献2(引用例2)に記載された技術的事項に基づいて容易に発明できたものとはいえない。


第7 むすび

以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。

 
審決日 2020-01-20 
出願番号 特願2017-136254(P2017-136254)
審決分類 P 1 8・ 121- WY (G11C)
最終処分 成立  
前審関与審査官 中村 康司篠塚 隆  
特許庁審判長 仲間 晃
特許庁審判官 松平 英
山崎 慎一
発明の名称 磁気メモリ  
代理人 河野 直樹  
代理人 蔵田 昌俊  
代理人 野河 信久  
代理人 井上 正  
代理人 峰 隆司  
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