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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1359498
審判番号 不服2018-9010  
総通号数 243 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-03-27 
種別 拒絶査定不服の審決 
審判請求日 2018-06-29 
確定日 2020-02-03 
事件の表示 特願2016-542976「低温ポリシリコン薄膜トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成27年 7月 2日国際公開、WO2015/096264、平成29年 3月23日国内公表、特表2017-508275〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2014年1月23日(パリ条約による優先権主張外国庁受理2013年12月25日、中国)を国際出願日とする出願であって、平成29年8月17日付けで拒絶理由が通知され、同年10月30日に意見書及び手続補正書が提出され、平成30年2月27日付けで拒絶査定がされ、これに対して、同年6月29日に拒絶査定不服審判が請求されると同時に手続補正書が提出された。

第2 補正の却下の決定
[補正の却下の決定の結論]
平成30年6月29日付け手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、特許請求の範囲の請求項1?8を、補正後の特許請求の範囲の請求項1?4と補正するものであり、補正前の請求項6及び補正後の請求項4は、それぞれ次のとおりである。

(補正前)
「【請求項6】
少なくともゲート電極絶縁層を備え、
前記ゲート電極絶縁層は、少なくとも3層の誘電層による複合絶縁層であり、各層の誘電層の緊密度は、製造過程で形成される順に従って大きくなり、
前記複合ゲート電極絶縁層は、第1の誘電層、第2の誘電層及び第3の誘電層によって構成され、
前記第1の誘電層の厚さは前記第2の誘電層の厚さ及び前記第3の誘電層の厚さよりも大きいことを特徴とする低温ポリシリコン薄膜トランジスタ。」

(補正後)
「【請求項4】
少なくともゲート電極絶縁層を備え、
前記ゲート電極絶縁層は、少なくとも3層の誘電層による複合絶縁層であり、各層の誘電層の緊密度は、製造過程で形成される順に従って大きくなり、
前記複合ゲート電極絶縁層は、第1の誘電層、第2の誘電層及び第3の誘電層によって構成され、
前記第1の誘電層の厚さは前記第2の誘電層の厚さ及び前記第3の誘電層の厚さよりも大きく、
前記第1の誘電層はSiO_(2)であり、前記第2の誘電層はSiONであり、前記第3の誘電層はSiN_(x)であり、
前記第1の誘電層のSiO_(2)膜の厚さの範囲は1000?1500オングストロームであり、前記第2の誘電層のSiON膜の厚さの範囲は100?1000オングストロームであり、前記第3の誘電層のSiN_(x)膜の厚さの範囲は100?500オングストロームであることを特徴とする低温ポリシリコン薄膜トランジスタ。」

2 本件補正についての検討
(1)本件補正は、請求項4についての補正(以下「補正事項1」という。)を含むものであり、当該補正事項1は、補正前の請求項6について、「第1の誘電層」、「第2の誘電層」及び「第3の誘電層」それぞれについて、材料及び厚さの範囲を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、当該補正事項1は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について、以下において検討する。

(2)独立特許要件について
ア 本件補正後の発明
本件補正後の請求項4に係る発明(以下「本願補正発明」という。)は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。

イ 引用例の記載と引用発明
(ア)引用例1
a 引用例1の記載
原査定の拒絶の理由に引用され、本願の優先日前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、特開2008-47903号公報(以下「引用例1」という。)には、図面とともに次の記載がある(下線は、当審による。以下、同じ。)。

「【0001】
本発明は薄膜トランジスタアレイ基板の製造方法に係り特に、信頼性が向上された薄膜トランジスタアレイ基板の製造方法に関する。」

「【0018】
図3Aないし図3Gは本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【0019】
図3Aを参照すると、本発明の実施形態による薄膜トランジスタアレイ基板の製造方法は基板101上に順にバッファー膜110及びポリシリコーン膜(図示せず)を形成し、バッファー膜110及びポリシリコーン膜が形成された基板101上に第1マスク工程でポリシリコーン膜をパターニングしてPMOS薄膜トランジスタの半導体層114及びNMOS薄膜トランジスタの半導体層124とストレージキャパシタ下部電極パターン134aを形成する。その後、PMOS薄膜トランジスタの半導体層114及びNMOS薄膜トランジスタの半導体層124とストレージキャパシタ下部電極パターン134aが形成された基板101上の全領域に5×10^(16)?3×10^(17)atoms/cm^(3)のドーズ量の、望ましくは1×10^(17)atoms/cm^(3)のドーズ量の燐(P)または硼素(B)等のイオンが注入されるように、チャネルドーピングされたPMOS薄膜トランジスタの半導体層114b、チャネルドーピングされたNMOS薄膜トランジスタの半導体層124b、及びチャネルドーピングされたストレージキャパシタ下部電極134を形成する。この時、チャネルドーピングされたPMOS薄膜トランジスタの半導体層114b、チャネルドーピングされたNMOS薄膜トランジスタの半導体層124b、及びストレージキャパシタ下部電極134は非常に少ないドーズ量の燐(P)または硼素(B)イオンが注入されるので伝導性を帯びない。続いて、チャネルドーピングされたPMOS薄膜トランジスタの半導体層114b、チャネルドーピングされたNMOS薄膜トランジスタの半導体層124b、及びストレージキャパシタ下部電極134が形成された基板101上の全面にゲート絶縁膜112を形成する。ゲート絶縁膜112は700?900Å厚のシリコーン酸化膜(SiO_(2))と300?500Å厚のシリコーン窒化膜(SiN)が順に積層されて形成される。
…(略)…
【0026】
上述したように、本発明の実施形態による薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜112が形成されて層間絶縁膜132が形成される前に従来のようにPMOS薄膜トランジスタ及びNMOS薄膜トランジスタのゲート電極113、123の形成、N+イオンの注入、及びP+イオンの注入のための3回のフォトリソグラフィ工程を実施する。しかし、本発明の薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜112が形成された後にPMOS薄膜トランジスタ及びNMOS薄膜トランジスタのゲート電極113、123が形成され、続いて、順にN+イオンの注入のためのフォトリソグラフィ工程と、P+イオンの注入のためのフォトリソグラフィ工程が実施される。したがって、本発明の薄膜トランジスタアレイ基板の製造方法はN+イオン及びP+イオンの注入のためのフォトリソグラフィ工程時にフォトレジストから可動イオンがPMOS薄膜トランジスタ及びNMOS薄膜トランジスタのチャネル114b、124bに移動することをPMOS薄膜トランジスタ及びNMOS薄膜トランジスタのゲート電極113、123を介して遮断することができる。したがって、本発明の薄膜トランジスタアレイ基板の製造方法によって製造されたPMOS薄膜トランジスタ及びNMOS薄膜トランジスタは可動イオンによってその駆動に影響を少なく抑えることによって安定的に駆動できる。この結果、本発明の薄膜トランジスタアレイ基板の製造方法によって製造されたPMOS薄膜トランジスタ及びNMOS薄膜トランジスタは信頼性が向上される。」

b 引用発明
したがって、引用例1には、以下の発明(以下「引用発明」という。)が記載されていると認められる。
「NMOS薄膜トランジスタであって、
ポリシリコーン膜が形成された基板101上にポリシリコーン膜をパターニングしてNMOS薄膜トランジスタの半導体層124を形成し、
その後、NMOS薄膜トランジスタの半導体層124にイオンを注入して、チャネルドーピングされたNMOS薄膜トランジスタの半導体層124bを形成し、
チャネルドーピングされたNMOS薄膜トランジスタの半導体層124bが形成された基板101上の全面にゲート絶縁膜112を形成し、
ゲート絶縁膜112は700?900Å厚のシリコーン酸化膜(SiO_(2))と300?500Å厚のシリコーン窒化膜(SiN)が順に積層されて形成されることを含む方法で製造されるNMOS薄膜トランジスタ。」

(イ)引用例2
a 引用例2の記載
原査定のなお書きで周知の構成を示す文献として提示され、本願の優先日前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった文献である、特開平4-304677号公報(以下「引用例2」という。)には、図面とともに次の記載がある。

「【0002】
【従来技術】…(略)…ゲート絶縁膜としてSiNxをアモルファスシリコン薄膜半導体(a-Si TFT)のゲート絶縁膜として採用するケースが多くなってきている。しかし、SiNxは成膜条件の微妙な変化によりポーラスな膜になり易いため、ゲート絶縁膜に起因する層間短絡をおこすおそれが大きいので、通常はゲート電極に用いた金属(例えばAl)の表面を酸化したり、それらの金属の酸化物を堆積させたりするなどして、二層構造をもつゲート絶縁膜とする必要がある。一方、p-Siを主体とするTFTにおいてはSiO_(2)がゲート絶縁膜として採用され、その安定性、信頼性には定評があるが、SiO_(2)をa-Si TFTのゲート絶縁膜として使用すると、a-Si層は正確にはa-Si:Hであり、水素が結合しているため、SiO_(2)中の酸素原子がa-Si:Hの水素と結合し、非晶質の構造に変化をもたらし、劣化の一因となる。また、同時にSiO_(2)よりなる絶縁膜自体も変質するため、SiO_(2)は必らずしもa-Si:Hを主体とするTFTのゲート絶縁膜としては適当でないとされている。そこで、本発明者は、SiO_(2)をSiNxの下地層とすることを考え、独立プロセスでSiO_(2)を堆積し、ついでその上にSiNxを堆積させてみたが、SiO_(2)とSiNxとの界面に望ましくないバリア層が形成されることがあるのが判明した。」

「【0004】
【構成】本発明の1つは、アモルファスシリコン薄膜半導体装置において、ゲート絶縁膜がゲート電極側よりアモルファスシリコン側にSiO_(2)-SiON-SiN_(2)と連続的に組成変化した膜で構成されていることを特徴とするアモルファスシリコン薄膜半導体装置に関する。前記ゲート電極と前記ゲート絶縁膜の間に前記ゲート電極を構成する金属の酸化物よりなる層を介在させることが好ましい。これにより一層絶縁特性を上げることができる。本発明の他の1つは、プラズマ蒸着装置内に、ゲート電極を有する基板をセットし、まず、SiO_(2)層形成用反応ガスを導入してSiO_(2)層を形成し、ついで反応ガス中のO_(2)を順次N_(2)におきかえてゆき、最終的に反応ガス中のO_(2)を完全にN_(2)におきかえることによりSiO_(2)-SiON-SiNxと連続的に組成変化したゲート絶縁膜を形成し、ひきつづきその上にシラン(SiH_(4))、ジシラン(Si_(2)H_(6))を原料ガスとするECR法もしくはAr+H_(2)又はH_(2)ガスを導入ガスとしSiを蒸発源とするプラズマ蒸着法によりアモルファスシリコン層を形成することを特徴とする請求項1記載のアモルファスシリコン薄膜半導体装置の製法に関する。
【0005】この結果、SiO_(2)層はゲート電極を形成する金属(例えばAl,Ta,W等)またはその酸化物(例えば、Al_(2)O_(3),Ta_(2)O_(5),WO_(3)等)と接し、他方、SiNx層はa-Si:H層と接することになるので、…(略)…また、SiO_(2)はSiNxよりも比誘電率が小さいため、SiO_(2)もしくはSiONで構成される部分の膜厚を大きくし、SiNx部の膜厚を小さくすることにより、ゲート絶縁膜の比誘電率を小さくすることが可能である。このように(金属酸化物-)SiO_(2)-SiON-SiNx連続膜をゲート絶縁膜として用いることにより、従来の金属酸化物-SiNxの二層構造のゲート絶縁膜よりも絶縁特性、ゲート遅延特性が向上し、また歩留りも向上する。さらに、ゲート電極金属の表面プラズマ酸化から、SiO_(2),SiON,SiNxの形成を真空を破ること無しに同一の真空槽内で行なえるため、各層の界面に不純物が存在する確率が従来法に比して極端に低く、工程の簡略化、歩留りの向上に大きく寄与する。また、プラズマ蒸着法を用いることにより各成膜のプロセス温度を120℃以下の低温で達成することが可能であり、従来のプラズマCVD法(PCVD法)によるSiNx,SiONの成膜温度(250℃以上)に比して大幅なプロセス温度の低減を達成できる。従って高分子フィルム基板等、耐熱性がガラス基板に劣るような素材の使用も可能となる。」

「【0007】
【実施例】ガラス基板1上に形成されたAl製ゲート電極2をもつ基板を図2に示すプラズマ蒸着装置の真空槽12中にキットし、該槽12にO_(2)6SCCM、Ar2SCCMの混合気体を導入し4×1/10^(2)?1/10Paの圧力範囲で直流電界をグリッド18と対向電極兼基板ホルダー20間に24の直流電源を用いて150?200Vの電圧を印加する。これにより発生した酸素プラズマによりAlの酸化を行ないAl_(2)O_(3)よりなる第1絶縁層3を形成した。ついで、フィラメント16には、交流電源23により熱電子発生に必要な5?10V,70?80Aの電圧、電流を印加することにより蒸発源Siのイオン化を行う。さらにSiはグリッド電極18を通過し、グリッド電極18と対向電極20との間に印加された直流電圧(350V)により発生した活性(もしくは不活性ガスArとの混合ガス)ガスによるプラズマ中で反応し、被蒸着基板21に到達し、堆積される。このとき、金属電極のプラズマ酸化に用いたのと同一のガス(O_(2):6SCCM、Ar:2SCCM)によりSiを酸化することによりSiO_(2)膜が得られる。SiO_(2)を所定の膜厚(1000Å)に堆積した後、導入ガスの組成比を(O_(2):6SCCM、Ar:2SCCM)から(N_(2):6SCCM、Ar:2SCCM)へと連続的に変化させる。(O_(2),Ar)から(N_(2),Ar)へと移行する際に、被蒸着基板上にはSiO_(2)?SiON?SiNxへと組成が連続的に変化する絶縁膜が堆積される。この時、O_(2)→N_(2)へとガスの成分比を急激に変化させるとSiO_(2)とSiNxの界面にポテンシャル障壁が形成され易くなるため好ましくない。SiON中間体の厚さが100Å程度(蒸着速度1.2Å/sec)である条件が好ましい。また最終のSiNxは約800Åの膜厚で形成されている。これによりSiO_(2)100%からSiONを経てSiNx100%にいたる組成が連続的に変化した第2のゲート絶縁膜4を得た。その後プラズマCVD(P-CVD)法によりa-Si半導体層5を積層する。この表面にオーミックコンタクトをとるためにη+a-SiをCVD法、イオン注入法により形成した後、ソース電極8、ドレイン電極6をCr,W,Al,Niなどの金属を用いてスパッタ法により形成し、最後に入射光によるリーク電流をカットオフするための遮光膜7を形成する。各工程では、TFTの設計パターンに基づき、フォトリソグラフィー法-エッチング法を用いたパターン加工が行なわれることは言うまでもない。」

b 引用例2に記載の技術
上記記載から、引用例2には、次の技術的事項が記載されている。
(a)TFTのゲート絶縁膜として、独立プロセスでSiO_(2)を堆積し、ついでその上にSiNxを堆積させてみたが、SiO_(2)とSiNxとの界面に望ましくないバリア層が形成されることがある(段落【0002】)。
(b)SiO_(2)を所定の膜厚(1000Å)に堆積した後、SiO_(2)?SiON?SiNxへと組成が連続的に変化する絶縁膜が堆積され、SiO_(2)100%からSiONを経てSiNx100%にいたる組成が連続的に変化した第2のゲート絶縁膜4を得た(段落【0004】、【0007】)。
SiON中間体の厚さは100Å程度である条件が好ましい(段落【0007】)。
(c)SiO_(2)はSiNxよりも比誘電率が小さいため、SiO_(2)もしくはSiONで構成される部分の膜厚を大きくし、SiNx部の膜厚を小さくすることにより、ゲート絶縁膜の比誘電率を小さくすることが可能である(段落【0005】)。

(ウ)周知例1:特開2008-270637号公報
「【技術分野】
【0001】
本発明は、薄膜トランジスタの製造方法及び薄膜トランジスタに関する。より詳しくは、高度化するシステムモノリシック回路の不純物注入プロセスの安定化に好適な薄膜トランジスタの製造方法及び薄膜トランジスタに関するものである。
【背景技術】
【0002】
薄膜トランジスタ(Thin Film Transistor;TFT)は、アクティブマトリクス型の液晶表示装置等の電子装置において半導体素子として備え付けられるものであり、スイッチング素子や制御回路に用いられる等、幅広い分野で利用されている。」

「【0022】
(実施例1)
図1は、実施例1で作製されるTFTを示す断面模式図である。(a)はTFTの構成を示し、(b)は不純物が注入された領域を示す。図1(a)に示すように、本実施例で作製されるTFTは、ガラスやプラスチック等でできた基板10の上に形成された構成となっている。基板10の表面には、その上に形成されるシリコン層12に基板10から不純物が入り込むことを防ぐためのベースコート膜11が形成されている。
…(略)…
【0027】
以下に、実施例1で作製されるTFTの製造方法について詳述する。
【0028】
図2-1?2-13は、実施例1のTFTの製造方法の製造フローを示す模式図であり、各図は各製造段階におけるTFTの断面模式図である。なお、本実施例においては、PチャネルTFT(左側)とNチャネルTFT(右側)との両方を一度に作製する場合を想定している。
【0029】
(1)ベースコート膜の形成工程
…(略)…
【0031】
(2)シリコン層の形成工程
図2-2に示すように、ベースコート膜11上にシリコン層12を形成する。シリコン層12としては、アモルファスシリコン、ポリシリコン、単結晶シリコン等を用いることができる。本実施例においては、PECVD法等によりアモルファスシリコン(a-Si)層をベースコート膜11上に形成した後、低温ポリシリコン(Low Temperature Poly Silicon;LPS)化処理を行い、ポリシリコン(p-Si)層で構成されるシリコン層12を形成する。」

(エ)周知例2:特開2004-40108号公報
「【0003】
TFT-LCDにおいて、TFTは主にガラス基板上に形成される。ガラス基板は、一般的に熱に弱く、LCDガラス板の上にTFTを形成するプロセスは、低温工程によらなければならない。ホットッレクトロン効果を最小とするために、LDD(Lightly Doped Drain)構造を有する低温ポリシリコン薄膜トランジスタ(LTPS-TFT)が開発された。このようなLTPS-TFTの中でも、ゲートとドレインがオーバラップしたLDD(gate-drain overlapped LDD; GO-LDD)構造が広く用いられている。」

(オ)周知例3:特開2003-347558号公報
「【0001】
【発明の属する技術分野】本発明は、液晶表示装置(LCD)用アレイ基板に関して、特にアレイ基板上に形成されたスイッチング素子(Switching device)に係り、上記スイッチング素子でゲート電極(gate electrode)とドレーン電極(drain electrode)の重なる面積部分に発生する寄生容量CGDを減らしてキックバック電圧ΔV_(P)の値を減らす方法に関する。」

「【0005】図2は、図1の構成中、アレイ基板の一部を概略的に示した拡大平面図である。前述した構成中、上記液晶層(図1の14)を駆動するために必要な要素は、走査信号(scanning signal、ゲート電圧)を伝達するゲート配線13と、映像信号(Image signal、データ電圧)を伝達するデータ配線15と、上記ゲート配線とデータ配線に各々連結して、上記ゲート配線13とデータ配線15が交差する地点に配置するスイッチング素子である薄膜トランジスタTと、上記薄膜トランジスタに連結した画素電極(pixel electrode)17である。
【0006】上記薄膜トランジスタTは、上記ゲート配線13と連結したゲート電極31と、上記ゲート電極31上部で上記ゲート電極31と所定面積重なって形成されるソース電極33及びドレーン電極35で構成され、上記ソース電極33とドレーン電極35は、半導体層(以下"アクティブ層;active layer"と称する)32を間に置いて離隔して形成される。上記アクティブ層32は、一般的に非晶質シリコン(a-Si:H)を用いて形成し、場合によってはポリシリコン(poly silicon)で形成できる。
【0007】上記ソース電極33は、データ配線15と連結して形成されて、上記ドレーン電極35は上記画素領域P上に配置した画素電極17と連結する。ここで、上記画素電極17の一部は、上記画素領域Pを定義するゲート配線13の上部まで延びて上記ゲート配線と一緒にストレージキャパシタC_(ST)(C)をなす。(場合によってストレージキャパシタの構成は多様に変形できる。)
【0008】前述した構成において、上記液晶パネルは、上記ゲート配線13に接続されたゲート電極31に走査信号(ゲート電圧)を印加してスイッチング素子をオン状態にし、上記走査信号により同期されてドレーン電極から振幅が変調された映像信号が画素に伝達されれば、上記伝えられた信号により上記画素電極上に分布した液晶(図1の14)が分極して再配列するようになる。
【0009】もし、ゲート配線13が選択されないとオフ状態になって、薄膜トランジスタTを通して画素領域Pに蓄積された電荷(データ電圧)がオフ状態において薄膜トランジスタT及び液晶(図1の14)に放電するようになる。このような現象を防止するために、上記ストレージキャパシタCは、上記画素電極17に並列で連結して用いるようになり、上記ストレージキャパシタは放電された電荷を補充してデータ電圧を維持する役割をするようになる。
【0010】前述したアレイ基板の構成中、上記ドレーン電極に入力された映像信号は、上記薄膜トランジスタTの端子間寄生容量(parastic capacitance)により影響を受けて変動する。上記薄膜トランジスタTの端子間寄生容量成分は、上記ゲート電極31とソース電極33が重なる部分と上記ゲート電極31とドレーン電極35が重なる部分で発生する。特に、上記ゲート電極31とソース電極33間のキャパシタに蓄積される容量をC_(GS)とし、上記ゲート電極31と上記ドレーン電極35が重なる部分で発生する寄生容量をC_(GD)とする。この時、上記半導体領域が飽和状態の時、上記パネルの電荷は上記ドレーン電極35側に集中するために上記寄生容量C_(GD)成分が大きくなる。
【0011】以下、上記アクティブチャンネルでの電子移動度による薄膜トランジスタの動作特性と、上記薄膜トランジスタの寄生容量C_(GD)に対して、図3を参照して説明する。図3は、図2中薄膜トランジスタが構成された領域を拡大した拡大平面図である。薄膜トランジスタTは、ゲート電極31とソース電極33及びドレーン電極35と、上記ゲート電極31とソース電極33及び上記ゲート電極31とがともに重なって構成されるアクティブ層32で構成される。
【0012】上記薄膜トランジスタTの構成において、上記ゲート電極31に入力されるゲート電圧がオン状態で、データ配線15を通して流れる信号電圧は、上記ドレーン電極35を通じて上記液晶キャパシタ(LC capacitor)及びストレージキャパシタ(storage capacitor)(図2のC_(ST))に印加される。この時、印加された信号電圧は、ゲート電圧がオフされた後にも続けて維持される。
【0013】
【発明が解決しようとする課題】しかし、上記ゲート電極31とドレーン電極33の重なる面積D部分に発生する寄生容量C_(GD)のために、画素電圧Vpは、ΔV_(P)の電圧移動(voltageshift)が発生する。これを、一般的に、レベル移動電圧(levelshift voltage)またはキックバック電圧(kickback voltage)という。このようなキックバック電圧ΔV_(P)は、寄生容量により交流駆動する画素電圧Vpに発生する直流電圧オフセット(voltage offset)ΔVである。
【0014】このようなオフセットは、下記のような式(1)により表現される。
ΔV_(P)=C_(GD)(V_(GH)-V_(GL))/(C_(LC)+C_(ST)+C_(GD)) (1)
ここで、C_(LC):液晶のキャパシタ容量、C_(ST):ストレージキャパシタンス、V_(GH):ゲートハイ電圧(T ON)、V_(GL):ゲートロー電圧(T OFF)、C_(GD):ゲート電極とドレーン電極の重なる面積部分に発生する寄生容量である。このようなオフセット電圧は、液晶ディスプレーにおいてパネルのちらつき(flicker)とイメージ固着(image sticking)と画面明るさの不均一性などを起こす。したがって、画質不良を誘発する問題がある。
【0015】このような問題点を解決するために、本発明は、上記ゲート電極とドレーン電極の形状を新しい構造に設計して、ドレーン電極とゲート電極間の寄生容量C_(GD)を最小化して高画質の液晶パネルを製作するのにその目的がある。」

(カ)周知例4:特開平9-292632号公報
「【0002】
【従来の技術】アクティブマトリックス液晶表示装置のマトリックスアレイは薄膜トランジスタのようなスイッチング素子と、これに電気的に連結されており光を透過したり反射する画素電極を基本単位とする画素子が縦横に配列された構造を有する。この際、画素の特性を向上させるために補助容量キャパシタを追加して形成する場合もある。また、この画素を互いに連結する複数本のゲ-トバスラインと複数本のデ-タバスライン及び各ゲ-トバスラインと各デ-タバスラインの終端に形成された複数のパッドなどが含まれた構造である。
【0003】図1に示したように、従来の一般のアクティブマトリックス液晶表示装置のマトリックスアレイの各画素は互いに交差するゲ-トライン1とデ-タライン2があり、ゲ-トライン1から突設されたゲ-ト電極11と、ゲ-ト電極に重畳するアイランド状の非晶質シリコン層14と、デ-タライン2から突設されたソ-ス電極16と、ソ-ス電極16に対向形成されたドレイン電極17を含む薄膜トランジスタ3と、ドレイン電極17に連結されて形成された画素電極19を有し、隣り合うゲ-トライン1の一部領域である第1補助容量キャパシタ電極と、第1電極と絶縁層を挟んで重畳する画素電極19を第2補助容量キャパシタ電極とする補助容量キャパシタ4を有する。
【0004】一方、図2に示したように、従来のアクティブマトリックス液晶表示装置のマトリックスアレイに形成される薄膜トランジスタは、絶縁基板10上に形成されたゲ-トラインの突起部のゲ-ト電極11と、ゲ-ト電極11と絶縁基板10の露出された表面上に形成された第1絶縁膜13と、第1絶縁膜13上に形成されチャネルが生成される、ド-プされていない非晶質シリコン層14とド-プされた非晶質シリコン層15があり、ド-プされた非晶質シリコン層15上に下部のゲ-ト電極11と一部重畳するように形成されたソ-ス電極16と、ソ-ス電極16に対称にゲ-ト電極11と一部重畳するように形成されたドレイン電極17と、ソ-ス/ドレイン電極16、17の上部に形成され絶縁基板を保護するパッシベ-ション層18と、パッシベ-ション層18に形成されたコンタクトホ-ルを介してドレイン電極17と連結形成された画素電極19がある。主として、ゲ-ト電極11は陽極酸化の可能な導電物質で形成してゲ-ト電極の表面に酸化絶縁膜12が形成されている。」

「【0008】しかし、ゲ-トライン上に薄膜トランジスタを形成した従来のアクティブマトリックス液晶表示装置は薄膜トランジスタの構造において、ゲ-トライン/絶縁層/ソ-ス電極及びドレイン電極のMIM(Metal-Insulator-Metal)構造により寄生容量が生ずるが、このうち画素電極と連結されたドレイン電極とゲ-トラインとの間に発生する寄生容量C_(gd)はその容量大きさが
C_(gd ) = ε(A_(gd)/d_(gd)) (1)
であって、液晶の誘電率異方性により現れる画素電圧のレベルシフト値である△V_(P)の値を決定する要素である。式(1)において、εはゲ-ト電極とドレイン電極との間に形成された誘電層、すなわち第1絶縁膜及び酸化絶縁膜の誘電率であり、A_(gd)はゲ-ト電極とドレイン電極が重なる部位の面積であり、d_(gd)はゲ-ト電極とドレイン電極との距離を意味する。」

ウ 引用発明との対比
本願補正発明と引用発明とを対比する。
(ア)引用発明の「NMOS薄膜トランジスタ」は、半導体層12bがポリシリコン膜で形成されたものなので、本願補正発明の「低温ポリシリコン薄膜トランジスタ」と引用発明の「NMOS薄膜トランジスタ」は、「ポリシリコン薄膜トランジスタ」である点で共通する。

(イ)引用発明の「シリコーン酸化膜(SiO_(2))」と「シリコーン窒化膜(SiN)」は、いずれも誘電層であるから、それぞれ本願補正発明の「第1の誘電層」と「第3の誘電層」に対応する。
また、引用発明の「ゲート絶縁膜112」は、本願補正発明の「ゲート電極絶縁層」に対応し、引用発明は、「ゲート絶縁膜112は700?900Å厚のシリコーン酸化膜(SiO_(2))と300?500Å厚のシリコーン窒化膜(SiN)が順に積層されて形成されている」ものであるから、引用発明の「ゲート絶縁膜112」も誘電層による複合絶縁層といえる。
したがって、本願補正発明と引用発明は、「少なくともゲート電極絶縁層」を備え、「前記ゲート電極絶縁層は、誘電層による複合絶縁層」であり、「前記複合ゲート電極絶縁層は、第1の誘電層及び第3の誘電層」を含み、「前記第1の誘電層の厚さは前記第3の誘電層の厚さよりも大きく」、「前記第1の誘電層はSiO_(2)であり、前記第3の誘電層はSiN_(x)であ」る点で共通する。

(ウ)以上のことから、本願補正発明と引用発明の一致点及び相違点は、次のとおりである。
<一致点>
「少なくともゲート電極絶縁層を備え、
前記ゲート電極絶縁層は、誘電層による複合絶縁層であり、
前記複合ゲート電極絶縁層は、第1の誘電層及び第3の誘電層を含み、
前記第1の誘電層の厚さは前記第3の誘電層の厚さよりも大きく、
前記第1の誘電層はSiO_(2)であり、前記第3の誘電層はSiN_(x)であるポリシリコン薄膜トランジスタ。」

<相違点>
<相違点1>
薄膜トランジスタが、本願補正発明では「低温ポリシリコン薄膜トランジスタ」であるのに対し、引用発明では、パターニングされる「ポリシリコーン膜」は低温ポリシリコンであるとの特定はなされていない点。
<相違点2>
ゲート電極絶縁層について、本願補正発明では、「少なくとも3層の誘電層による複合絶縁層」であり、「各層の誘電層の緊密度は、製造過程で形成される順に従って大きくなり」、複合ゲート電極絶縁層は、「第1の誘電層、第2の誘電層及び第3の誘電層」によって構成され、「前記第2の誘電層はSiON」であるのに対し、引用発明では、ゲート絶縁膜112は、シリコーン酸化膜(SiO_(2))とシリコーン窒化膜(SiN)が順に積層されて形成されており、「少なくとも3層」の複合絶縁層ではなく、第1の誘電層(シリコーン酸化膜)、SiONである第2の誘電膜及び第3の誘電層(シリコーン窒化膜)によって構成されるものではない点(以下「相違点2-1」という。)、また、「各層の誘電層の緊密度は、製造過程で形成される順に従って大きくなり」との特定はなされていない点(以下「相違点2-2」という。)。
<相違点3>
複合ゲート電極絶縁層の厚さについて、本願補正発明では、「前記第1の誘電層の厚さは前記第2の誘電層の厚さよりも大き」いものであるのに対し、引用発明は、「前記第2の誘電層」に相当する誘電層を備えず、本願補正発明のような特定はなされていない点(以下「相違点3-1」という。)。
また、本願補正発明では、「前記第1の誘電層のSiO_(2)膜の厚さの範囲は1000?1500オングストロームであり、前記第2の誘電層のSiON膜の厚さの範囲は100?1000オングストロームであり、前記第3の誘電層のSiN_(x)膜の厚さの範囲は100?500オングストロームである」のに対し、引用発明では、「700?900Å厚のシリコーン酸化膜(SiO_(2))と300?500Å厚のシリコーン窒化膜(SiN)」であり、本願補正発明のような特定はなされていない点(以下「相違点3-2」という。)。

エ 判断
以下、上記相違点について検討する。
(ア)相違点1について
ポリシリコン薄膜トランジスタ(ポリシリコンTFT)は、液晶表示装置のような広い面積にトランジスタを形成する場合に広く採用されているところ、そのような場合の基板としてはガラス基板などが用いられているが、ガラス基板は一般に熱に弱いため、低温ポリシリコン(LTPS)を用いた低温ポリシリコン薄膜トランジスタ(LTPS-TFT)が採用されていることは、上記の周知例1(段落【0022】、【0031】等を参照。)、周知例2(段落【0003】を参照。)に記載されているように、周知技術である。
そして、「ポリシリコン薄膜トランジスタ」である、引用発明では、ガラス基板に対してトランジスタを形成することが求められているから、引用発明において、前記周知技術に基づき、ポリシリコーン膜として「低温ポリシリコン」を採用することで、相違点1に係る本願補正発明の構成をなすことは当業者が適宜なし得たことである。

(イ)相違点2について
a 引用発明と引用例2に記載された技術は、薄膜トランジスタである点で共通しており、引用発明のNMOS薄膜トランジスタは、「ゲート絶縁膜112は700?900Å厚のシリコーン酸化膜(SiO_(2))と300?500Å厚のシリコーン窒化膜(SiN)が順に積層されて形成される」ことで製造されるから、引用例2に接した当業者であれば、引用発明において、「シリコーン酸化膜(SiO_(2))とシリコーン窒化膜(SiN)との界面に望ましくないバリア層が形成されることがある」との課題を認識するものと認められる。
したがって、引用発明において、引用例2に記載された技術に基づき、ゲート絶縁膜として、シリコーン酸化膜(SiO_(2))とシリコーン窒化膜(SiN)との間にSiON膜を形成することで、「少なくとも3層」の複合絶縁層とするとともに、「シリコーン酸化膜(SiO_(2))、SiON膜及びシリコーン窒化膜(SiN)によって構成され」るものを採用すること、すなわち、相違点2-1に係る本願補正発明の構成を採用することは当業者が容易になし得たことである。

b 次に、相違点2-2における「誘電層の緊密度」に関連して、本件特許明細書の発明の詳細な説明の段落【0029】には、「(緊密度:SiN_(x)>SiON>SiO_(2))」と記載されている。
上記aで検討したように、引用発明において、引用例2に記載された技術に基づき、ゲート絶縁膜として、シリコーン酸化膜(SiO_(2))とシリコーン窒化膜(SiN)との間にSiON膜を形成することで、「シリコーン酸化膜(SiO_(2))、SiON膜及びシリコーン窒化膜(SiN)によって構成され」るものとするならば、製造過程で、ゲート絶縁膜は、SiO_(2)、SiON、SiNの順に形成されることとなり、上記のように「緊密度:SiN_(x)>SiON>SiO_(2)」であるから、「各層の誘電層の緊密度は、製造過程で形成される順に従って大きく」なることとなる。
したがって、引用発明において、引用例2に記載の技術に基づき、相違点2-2に係る本願補正発明の構成を採用することは当業者が容易になし得たことである。

(ウ)相違点3について
a 最初に、本願補正発明における、複合ゲート電極絶縁層を構成する各層の誘電層の厚さの数値範囲の下限値及び上限値について検討する。
本願の明細書には、ゲート電極絶縁層の厚さについて、【課題を解決するための手段】の欄の段落【0011】及び【0017】に本願補正発明における数値範囲が記載されており、また、【発明を実施するための形態】の欄の段落【0032】に、「また、第1の誘電層105の厚さが第2の誘電層106の厚さ及び第3の誘電層107の厚さよりも遥かに大きいことにより、寄生容量を効果的に低下させることができる。第1の誘電層のSiO_(2)膜の厚さは1000?1500オングストロームであり、第2の誘電層のSiON膜の厚さは100?1000オングストロームであり、第3の誘電層のSiN_(x)膜の厚さは100?500オングストロームであることが好ましい。」と記載されているが、上記段落を含め、明細書、特許請求の範囲及び図面全般を精査しても、本願補正発明において、複合ゲート電極絶縁層を構成する各層の誘電層の厚さの数値範囲を、「第1の誘電層のSiO_(2)膜の厚さの範囲は1000?1500オングストロームであり、第2の誘電層のSiON膜の厚さの範囲は100?1000オングストロームであり、第3の誘電層のSiN_(x)膜の厚さの範囲は100?500オングストロームである」としたことにより格別の効果が生じているとは認められないから、第1の誘電層の「1000?1500オングストローム」という数値範囲、第2の誘電層の「100?1000オングストローム」という数値範囲、及び第3の誘電層の「100?500オングストローム」という数値範囲に臨界的意義は認められない。

一般に、複合ゲート電極絶縁層を備える薄膜トランジスタにおいて、複合ゲート電極絶縁層を構成する各層の誘電層の厚さをどのような数値範囲とするは、薄膜トランジスタに要求される応答速度から要求される寄生容量、ゲート絶縁層に要求される耐圧等に応じて決定されるものであるから、上記相違点3は、当業者が適宜選択し得る設計的事項である。

b 仮に、上記相違点3が設計的事項でないとしても、以下の理由により、当業者が適宜なし得たものである。
引用例2には、「SiO_(2)はSiNxよりも比誘電率が小さいため、SiO_(2)もしくはSiONで構成される部分の膜厚を大きくし、SiNx部の膜厚を小さくすることにより、ゲート絶縁膜の比誘電率を小さくすることが可能である。」、「SiON中間体の厚さは100Å程度である条件が好ましい。」との技術的事項が記載されている。

そして、上記イ(ア)aで摘記のように、引用発明の「NMOS薄膜トランジスタ」は、ストレージキャパシタ下部電極134aも形成される薄膜トランジスタアレイ基板の製造方法によって製造された薄膜トランジスタであるところ、上記の周知例3、周知例4に記載されているように、ストレージキャパシタを備える薄膜トランジスタアレイ基板において、寄生容量を低下させ、トランジスタの応答速度を向上させることが求められることは明らかである。

したがって、上記(イ)aで検討したように、引用発明において、引用例2に記載された技術に基づき、ゲート絶縁膜として、「シリコーン酸化膜(SiO_(2))、SiON膜及びシリコーン窒化膜(SiN)によって構成され」るものを採用するならば、引用文献2に記載の上記技術的事項「SiO_(2)はSiNxよりも比誘電率が小さいため、SiO_(2)もしくはSiONで構成される部分の膜厚を大きくし、SiNx部の膜厚を小さくする」に接した当業者であれば、引用発明において、耐圧を低下させずに寄生容量を低下させるべく、比誘電率の小さなSiO_(2)膜の部分の膜厚を大きいものとすることは容易に想到し得ることである。
そして、引用文献2に記載の上記技術的事項「SiO_(2)はSiNxよりも比誘電率が小さいため、SiO_(2)もしくはSiONで構成される部分の膜厚を大きくし、SiNx部の膜厚を小さくする」に接した当業者であれば、「ゲート絶縁膜112は700?900Å厚のシリコーン酸化膜(SiO_(2))と300?500Å厚のシリコーン窒化膜(SiN)が順に積層されて形成されて」いる引用発明において、SiONより比誘電率の小さなシリコーン酸化膜(SiO_(2))の膜厚をより厚くすべく、シリコーン酸化膜(SiO_(2))の膜厚として引用発明における「700?900Å厚」よりも大きいもの、シリコーン窒化膜(SiN)の膜厚として引用発明における「300?500Å厚」ないしそれよりも小さいもの、そして、SiON膜の膜厚として引用例2に記載の技術における厚さ「100Å程度」のものを採用すること、例えば、シリコーン酸化膜(SiO_(2))の厚さの範囲を「1000?1500オングストローム」、SiON膜の厚さの範囲を「100オングストローム程度」、シリコーン窒化膜(SiN)の厚さの範囲を「100?500オングストローム」と選択することは当業者が適宜なし得たことである。

よって、引用発明において、引用例2に記載された技術に基づき、相違点3-1及び相違点3-2に係る本願補正発明の構成を採用することは当業者が適宜なし得たことである。

(エ)判断についてのまとめ
以上検討したとおり、引用発明において、引用例2に記載された技術及び上記周知技術に基づいて、相違点1?3に係る本願補正発明の構成、それぞれを採用することは、いずれも当業者が容易になし得たことである。
また、上記相違点1?3を総合判断しても、本願補正発明は当業者が容易に発明をすることができたものと認められる。
したがって、本願補正発明は、引用発明並びに引用例2に記載された技術及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
よって、本願補正発明は、特許出願の際独立して特許を受けることができない。

オ 独立特許要件についてのまとめ
よって、本件補正は、補正後の特許請求の範囲の請求項4に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1?8に係る発明は、平成29年10月30日付けの手続補正書により補正された特許請求の範囲の請求項1?8に記載された事項により特定されるとおりのものであり、そのうちの請求項6に係る発明(以下「本願発明」という。)は、その請求項6に記載された事項により特定されるとおりのものであり、上記「第2 1 本件補正の内容」の「(補正前)」に記載したとおりである。

2 引用例の記載と引用発明
原査定の拒絶の理由で引用された、本願の優先日前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、特開2008-47903号公報(引用例1、再掲)には、上記「第2 2(2)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(2)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した本願補正発明において、「第1の誘電層」、「第2の誘電層」及び「第3の誘電層」それぞれについて、材料及び厚さの範囲についての限定事項を削除したものである。

そうすると、本願発明の特定事項を実質的に全て含み、更に他の特定事項を付加したものに相当する本願補正発明が、上記「第2 2 本件補正についての検討」において検討したとおり、引用発明並びに引用例2に記載された技術及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明並びに引用例2に記載された技術及び上記周知技術に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。

よって、結論のとおり審決する。
 
別掲
 
審理終結日 2019-08-26 
結審通知日 2019-09-05 
審決日 2019-09-20 
出願番号 特願2016-542976(P2016-542976)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 高橋 宣博竹口 泰裕  
特許庁審判長 飯田 清司
特許庁審判官 恩田 春香
鈴木 和樹
発明の名称 低温ポリシリコン薄膜トランジスタ及びその製造方法  
代理人 大槻 聡  
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